JP3209188B2

JP3209188B2 - Ｐｌｌ回路

Info

Publication number: JP3209188B2
Application number: JP29124498A
Authority: JP
Inventors: 征明早田
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-10-14
Filing date: 1998-10-14
Publication date: 2001-09-17
Anticipated expiration: 2018-10-14
Also published as: JP2000124801A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＰＬＬ回路に関し、
特に周波数位相比較器を用いて、広いプルインレンジ
（引込み周波数レンジ）を持ち、かつ、高速動作に適し
たＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路
に関する。

【０００２】

【従来の技術】ＰＬＬを用いたクロックリカバリ回路は
データ通信のなかにおいて装置の小型化に結びつく重要
な技術であり、さまざまな種類のＰＬＬに関して報告が
ある。そのなかで、プルインレンジを拡大する方法とし
て周波数比較器を備えたＰＬＬがある。このような回路
の一例が論文“ＡＰＬＬ−Ｂａｓｅｄ２．５−Ｇｂ
／ｓＧａＡｓＣｌｏｃｋａｎｄＤａｔａＲｅ
ｇｅｎｅｒａｔｏｒＩＣ” ＩＥＥＥＪｏｕｒｎａ
ｌｏｆＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔ．
ＶＯＬ．２６，Ｎｏ．１０，ｐｐ．１３４５−１３５
３，Ｏｃｔ．１９９１．に記載されている。

【０００３】図１０は同文献に記載されている従来のＰ
ＬＬを示す図である。本従来例はＤＦＦ６０、データの
半周期の遅延時間を持った遅延回路６１、排他的論理和
回路（以下、ＥＸＯＲ回路）６２、第１の位相比較器６
３、第２の位相比較器６４、電圧制御発振器（以下、Ｖ
ＣＯ）６５、微分回路６６、ローパスフィルタ６７、ミ
キサ６８から構成される。入力信号は遅延回路６１によ
り半周期だけ遅延される。

【０００４】次に、遅延された信号と遅延されなかった
信号とをＥＸＯＲ６２に入力することによりデータの変
化点に応じてパルス信号が生じる。そのパルス信号は第
１の位相比較器６３と第２の位相比較器６４に入力され
ＶＣＯ６５から発生されたクロック信号との位相比較が
行われる。その際、第１の位相比較器６３には０度の位
相を持ったクロック信号が入力され、第２の位相比較器
６４には９０度の位相を持ったクロックが夫々入力され
る。次に第１の位相比較器６３の出力は微分回路６６に
入力され、微分信号が出力される。次に微分回路６６の
信号と第２の位相比較器６４の出力はミキサ６８により
掛け算され、その出力信号はローパスフィルタ６７を通
りＶＣＯ６５に帰還される。

【０００５】この時、ローパスフィルタ６７の出力信号
には入力信号とクロック信号との周波数差に応じた直流
電圧が出力されるために、本従来例は周波数位相比較器
構成をとることになり、幅広いプルインレンジを持った
ＰＬＬが構成できる。

【０００６】ここで、０度の位相を持ったクロック信号
をＡｓｉｎ（ｗ_ｎｔ）、９０度の位相を持ったクロック
信号をＡｃｏｓ（ｗ_ｎｔ）とすると、第１の位相比較器
６３の出力は、Ｂｓｉｎ（ｄＷｔ＋ｄθ）…（１）となる。また、第２の位相比較器６４の出力は、Ｂｃｏｓ（ｄＷｔ＋ｄθ）…（２）となる。ここで、ｄＷは入力信号とクロック信号の周波
数差、ｄθは入力信号とクロック信号の位相差を表わ
す。次に第１の位相比較器６３の出力は微分回路６６に
入力されるので、微分回路６６の出力は式（１）を微分
した、ｄＷＢｃｏｓ（ｄＷｔ＋ｄθ）…（３）となる。式（２）と式（３）とで表わされた信号はミキ
サ６８で掛け算されるので、ミキサの出力は次の式で表
わされる。

【０００７】ｄＷＢ２／２＊（１＋ｃｏｓ（２＊（ｄＷｔ＋ｄθ）））…（４）式（４）は、周波数差に比例した直流成分と、周波数差
の２倍の周期を持った交流成分に分けられる。そのた
め、ローパスフィルタ６７を通して、交流成分を除去す
ることで周波数差に応じたＶＣＯの制御電圧を得ること
ができる。このように、周波数差を検出することができ
るために、フィルタの帯域によらず、プルインレンジを
ロックレンジまで拡大でき安定動作するＰＬＬ回路を構
成することができる。

【０００８】

【発明が解決しようとする課題】上述した従来技術では
周波数差をアナログ的に検出するために、各ブロックに
対して精密さが要求される。例えば、従来例では微分回
路の精度が落ち入力信号に対して正確に９０度の位相変
位ができないと仮定する。そうするとミキサの出力にオ
フセット電圧を生じてしまうため、外部からオフセット
補償を行わなければならない。また、このような精度の
良い回路は、動作帯域が高周波になるほど作成が難し
く、このため高周波における安定動作が難しくなるとい
う欠点がある。

【０００９】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は入力信号に対
し、広いプルインレンジを持ち、かつ高速動作に適した
ＰＬＬ回路を提供することである。

【００１０】

【課題を解決するための手段】本発明によるＰＬＬ回路
は、第１のクロック信号及び該信号より位相の進んでい
る第２のクロック信号を出力する電圧制御発振器に発振
周波数を制御する制御信号を与えるフィードバックルー
プを有するＰＬＬ回路であって、前記フィードバックル
ープは、入力データ信号と前記第１のクロック信号との
位相比較結果及び該入力データ信号と前記第１及び第２
のクロック信号との周波数比較結果に応じて前記制御信
号を変化制御し、前記入力データ信号と前記第１のクロ
ック信号との位相差を電圧に変換して出力する位相比較
器と、前記入力データ信号の繰返し周波数と前記第１及
び第２のクロック信号の繰返し周波数との差の高低の状
態を出力する周波数比較器と、前記位相比較器の出力信
号及び前記周波数比較器の出力信号の高周波成分を夫々
除去して加算するフィルタとを含み、前記フィルタの出
力信号を前記制御信号として前記電圧制御発振器に与え
るようにする制御回路を含み、前記周波数比較器は、前
記入力データ信号の変化点でサンプルされた前記第１の
クロック信号のレベル遷移点を検出して信号を発生する
サイクルスリップ検出回路と、前記サイクルスリップ検
出回路の出力信号に応じて前記入力データ信号と前記ク
ロック信号との繰返し周波数差の高低を判断し、前記入
力データ信号よりも前記クロック信号の繰返し周波数が
高いときにはダウン信号を出力し、前記クロック信号の
繰返し周波数が低いときにはアップ信号を出力するアッ
プダウン信号発生回路とを含み、前記フィルタにおいて
前記ダウン信号及び前記アップ信号の高周波成分を夫々
除去して加算するようにしたことを特徴とする。

【００１１】

【００１２】

【００１３】前記サイクルスリップ検出回路は、第１及
び第２のサンプルホールド回路と、第１の排他的論理和
回路とを含み、前記第１及び第２のサンプルホールド回
路のクロック入力端子には前記入力データ信号が入力さ
れ前記第１のサンプルホールド回路のデータ入力端子に
は前記第１のクロック信号が入力され、前記第２のサン
プルホールド回路のデータ入力端子には前記第１のサン
プルホールド回路の出力が入力され、前記第１及び第２
のサンプルホールド回路の両出力が夫々前記第１の排他
的論理和回路の入力端子に入力されたことを特徴とす
る。前記アップダウン信号発生回路は、第３のサンプル
ホールド回路と、第１及び第２の論理積回路と、第１及
び第２のＤ型フリップフロップとを含み、前記第３のサ
ンプルホールド回路のデータ入力端子には前記第２のク
ロック信号が入力されそのクロック入力端子には前記入
力データが入力され、前記第１の論理積回路の入力端子
には前記第１のサンプルホールド回路の出力及び前記第
３のサンプルホールド回路の出力が入力され、前記第２
の論理積回路の入力端子には前記第２のサンプルホール
ド回路の出力と前記第３のサンプルホールド回路の出力
が入力され、前記第１のＤ型フリップフロップのデータ
入力端子には前記第１の論理積回路の出力が入力され、
前記第２のＤ型フリップフロップのデータ入力端子には
前記第２の論理積回路の出力が入力され、前記第１及び
前記第２のＤ型フリップフロップのクロック入力端子に
は前記第１の排他的論理和回路の出力が入力され、前記
第１のＤ型フリップフロップから前記ダウン信号が出力
され、前記第２のＤ型フリップフロップから前記アップ
信号が出力されることを特徴とする。

【００１４】前記アップダウン信号発生回路は、第３の
サンプルホールド回路と、第３、第４及び第５の論理積
回路と、第３及び第４のＤ型フリップフロップとを含
み、前記第３のサンプルホールド回路のデータ入力端子
には前記第２のクロック信号が入力されそのクロック入
力端子には前記入力データが入力され、前記第３の論理
積回路の入力端子には前記第１のサンプルホールド回路
の出力と前記第４のＤ型フリップフロップの出力とが入
力され、前記第４の論理積回路の入力端子には前記第２
のサンプルホールド回路の出力と前記第３のＤ型フリッ
プフロップの出力とが入力され、前記第５の論理積回路
の入力端子には前記第１の排他的論理和回路の出力と前
記第３のサンプルホールド回路の出力とが入力され、前
記第３の論理積回路の出力は前記第３のＤ型フリップフ
ロップのデータ入力端子に入力され、前記第４の論理積
回路の出力は前記第４のＤ型フリップフロップのデータ
入力端子に入力され、前記第５の論理積回路の出力は前
記第３及び前記第４のＤ型フリップフロップのクロック
入力端子に入力され、前記第３のＤ型フリップフロップ
から前記ダウン信号が出力され、前記第４のＤ型フリッ
プフロップから前記アップ信号が出力されることを特徴
とする。

【００１５】要するに本ＰＬＬ回路では、入力データの
ビットレートに対するクロックの周波数の高低を、入力
データと互いに位相が異なる２つのクロック信号（ＣＬ
Ｋ１、ＣＬＫ２）とを用いて判断する。２つのクロック
信号は、夫々データの変化点でサンプリングされる。デ
ータの変化点は常にデータの１タイムスロットの境界を
示しているので、データの変化点でクロックをサンプリ
ングすることにより、クロックとデータとの位相差が分
かる。

【００１６】本ＰＬＬ回路では互いに位相の異なるクロ
ック信号の一方（例えばクロックＣＬＫ１）の極性が変
化する時点及びその時のもう一方のクロック（例えばク
ロックＣＬＫ２）の極性に注目して周波数差の高低の判
断を行う。クロックＣＬＫ１のサンプリングデータは入
力データとクロックの位相差が変化するにつれて、ある
時極性が変化する。この状態はクロックＣＬＫ１のサン
プリングデータが“０”から“１”に変化する場合と、
逆に“１”から“０”に変化する場合の２通りがある。
さらに、クロックＣＬＫ２のサンプリングデータを加え
ると上記クロックＣＬＫ１の２つの変化の夫々に対し
て、クロックＣＬＫ２のサンプリングデータが“１”の
状態と“０”の状態にある場合の計４通りの状態があ
る。

【００１７】ここで、上記の４通りの状態に関して次の
ように番号を付ける。すなわち、状態１は、クロックＣ
ＬＫ２のサンプリングデータが“０”の場合で、クロッ
クＣＬＫ１のサンプリングデータが“０”から“１”に
変化した状態とする。状態２は、クロックＣＬＫ２のサ
ンプリングデータが“０”の場合で、クロックＣＬＫ１
のサンプリングデータが“１”から“０”に変化した状
態とする。状態３は、クロックＣＬＫ２のサンプリング
データが“１”の場合で、ＣＬＫ１のサンプリングデー
タが“０”から“１”に変化した状態とする。状態４は
ＣＬＫ２のサンプリングデータが“１”の場合で、ＣＬ
Ｋ１のサンプリングデータが“１”から“０”に変化し
た状態とする。入力データとクロックとが同期している
場合は、状態１と状態２の場合の付近にあるものとす
る。

【００１８】もし、入力データのビットレートに対し
て、クロック信号の周波数が高ければ、入力データによ
るクロック信号のサンプリング点の位相が進んでいく方
向、すなわち、状態１か状態２の状態から状態３の方向
へ進んでいく。逆に、入力データのビットレートに対し
て、クロック信号の周波数が低ければ、入力データによ
るクロック信号のサンプリング点の位相が遅れていく方
向、すなわち、状態１か状態２の状態から状態４の方向
へ進んでいく。

【００１９】本ＰＬＬ回路では、サンプルホールド回路
を用いることで、クロック信号をサンプリングしてい
き、サンプリングされた一方のクロック信号（ＣＬＫ
１）の極性の変化点及び変化する方向、また、その時の
もう一方のクロック信号（ＣＬＫ２）の極性を検知し、
論理回路を用いることで、入力データに対するクロック
信号の周波数の高低を出力する。また、本ＰＬＬ回路で
は内部は完全なディジタル動作なので、Ｇｂ／ｓ（ｂｉ
ｔ／ｓｅｃｏｎｄ）クラスの高速回路にも適用しやす
い。よって、高速のＰＬＬ回路を実現することができ
る。

【００２０】

【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。なお、以下の説明におい
て参照する各図においては、他の図と同等部分には同一
符号が付されている。

【００２１】図１は本発明のＰＬＬ回路の第１の実施の
形態を示すブロック図である。図１において、本ＰＬＬ
回路は、互いに位相の異なる２つのクロック信号ＣＬＫ
１及びＣＬＫ２を生成するＶＣＯ４と、入力データ信号
とクロック信号ＣＬＫ１との位相を比較しその位相差に
応じたレベルの電圧を出力する位相比較器２と、２つの
クロック信号ＣＬＫ１及びＣＬＫ２と入力データ信号と
の繰返し周波数を比較しその周波数差の大小に応じて繰
返し周波数を高くするためのアップ信号及び低くするた
めのダウン信号を択一的に出力する周波数比較器１と、
位相比較器２及び周波数比較器１の出力の高周波成分を
除去して加算するローパスフィルタ３とを含んで構成さ
れており、フィルタ３の出力をＶＣＯ４の制御信号とし
ている。なお、入力データ信号は、ＮＲＺ（ＮｏＲｅ
ｔｕｒｎｔｏＺｅｒｏ）形式の信号であるものとす
る。

【００２２】かかる構成において、入力データ信号及び
ＶＣＯ４からのクロック信号は周波数比較器１及び位相
比較器２に入力される。その際、ＶＣＯ４で発生される
夫々位相の異なる２つのクロックの内、位相が遅れてい
る方のクロック信号ＣＬＫ１は周波数比較器１及び位相
比較器２に入力される。また、位相が進んでいる方のク
ロック信号ＣＬＫ２は周波数比較器１に入力される。そ
の際、クロック信号ＣＬＫ２の位相をφ２、クロック信
号ＣＬＫ１の位相をφ１とすると、これら２つの信号の
位相差に関して、０度＜（φ２−φ１）＜１８０度の関係がある。

【００２３】位相比較器２では、入力データとクロック
信号ＣＬＫ１との位相差を検出し、その位相差に応じた
電圧信号を出力する。また、周波数比較器１は入力デー
タとクロック信号との周波数差を検出し、クロック信号
の周波数が入力データのビットレートより高い場合はダ
ウン信号ｄｏｗｎを発生し、逆に低い場合はアップ信号
ｕｐを発生する。フィルタ３は周波数比較器１及び位相
比較器２の信号を加えてＶＣＯ４を制御するための信号
を発生させる。

【００２４】ここで、クロック信号の位相がデータに対
して進んでいることを位相比較器２の出力が示している
とき、もしくはダウン信号が発生しているときはＶＣＯ
４の発振周波数を低くするように信号を発生する。逆
に、クロック信号の位相がデータに対して遅れているこ
とを位相比較器２の出力が示しているとき、もしくはア
ップ信号が発生しているときはＶＣＯ４の発振周波数を
高くするように信号を発生する。ＶＣＯ４はフィルタ３
の出力信号に応じて発振周波数を変化させ、夫々位相の
違うクロック信号ＣＬＫ１、クロック信号ＣＬＫ２を出
力する。

【００２５】次に、周波数比較器１の構成例について詳
細に説明する。図２は図１中の周波数比較器１の構成例
を示すブロック図である。

【００２６】図２において、周波数比較器１は、サイク
ルスリップ検出回路１０と、アップダウン信号発生回路
１１とから構成されている。

【００２７】まず、サイクルスリップ検出回路１０は、
第１及び第２のサンプルホールド回路１２及び１３と、
排他的論理和回路（以下、ＥＸＯＲ回路）１４とから構
成されている。ＮＲＺ形式の入力データ信号は第１のサ
ンプルホールド回路１２及び第２のサンプルホールド回
路１３の各クロック入力端子Ｃに夫々入力される。ま
た、クロック信号ＣＬＫ１は第１のサンプルホールド回
路１２のデータ入力端子Ｄに入力される。さらに、第１
のサンプルホールド回路１２の出力端子Ｑからの出力は
第２のサンプルホールド回路１３のデータ入力端子Ｄに
入力される。第１のサンプルホールド回路１２及び第２
のサンプルホールド回路１３の夫々の出力端子Ｑからの
出力はＥＸＯＲ回路１４の入力端子に入力される。

【００２８】次に、アップダウン信号発生回路１１は、
第３のサンプルホールド回路１５と、第１及び第２の論
理積回路（以下、ＡＮＤ回路）１６及び１７と、第１及
び第２のＤ型フリップフロップ（以下、ＤＦＦ）１８及
び１９とから構成されている。第３のサンプルホールド
回路１５のデータ入力端子Ｄにはクロック信号ＣＬＫ２
が入力され、クロック入力端子Ｃには入力データ信号が
入力される。

【００２９】また、ＡＮＤ回路１６の入力端子には第１
のサンプルホールド回路１２の出力端子Ｑ及び第３のサ
ンプルホールド回路１５の出力端子Ｑからの各出力が入
力される。ＡＮＤ回路１７の入力端子には第２のサンプ
ルホールド回路１３の出力端子Ｑと第３のサンプルホー
ルド回路１５の出力端子Ｑからの各出力が入力される。
ＤＦＦ１８及びＤＦＦ１９のクロック入力端子ＣにはＥ
ＸＯＲ回路１４の出力が入力され、ＤＦＦ１８のデータ
入力端子ＤにはＡＮＤ回路１６の出力が入力される。Ｄ
ＦＦ１９のデータ入力端子ＤにはＡＮＤ回路１７の出力
が入力される。ＤＦＦ１６の出力端子Ｑからはダウン信
号ｄｏｗｎが出力され、第２のＤＦＦ１７の出力端子Ｑ
からはアップ信号ｕｐが出力される。

【００３０】次に、周波数比較器１の動作について図３
を用いて説明する。図３は周波数比較器１の各部の動作
波形を示すタイミングチャートである。図３（ａ）には
入力データのビットレートに対してＶＣＯ４の発振周波
数が高い場合、図３（ｂ）には逆に入力データのビット
レートに対してＶＣＯ４の発振周波数が低い場合が、夫
々示されている。

【００３１】図３において、ＣＬＫ１及びＣＬＫ２はＶ
ＣＯ４から出力された夫々位相がずれたクロック信号を
示している。出力ａは図２の第１のサンプルホールド回
路１２の出力信号、出力ｂは図２の第２のサンプルホー
ルド回路１３の出力信号、出力ｃは図２の第３のサンプ
ルホールド回路１５の出力信号、出力ｄは図２のＥＸＯ
Ｒ回路１４の出力信号、出力ｅは第１のＡＮＤ回路１６
の出力信号、出力ｆは第２のＡＮＤ回路１７の出力信号
を夫々示している。

【００３２】まず、図３（ａ）では、サンプリングされ
たクロック信号ＣＬＫ１のサンプリングデータ（出力
ａ）と一つ前のサンプリングデータ（出力ｂ）との極性
が不一致になったとき出力ｄに信号が現れる。図中の出
力ｄの１パルス目においては、ＣＬＫ２のサンプリング
データ（出力ｃ）の極性が“１”になっているので、繰
返し周波数の高低を感知した状態である。そのとき、出
力ａが“１”で出力ｂが“０”なので第１のＡＮＤ回路
１６の出力ｅが“１”で第２のＡＮＤ回路１７の出力ｆ
が“０”となる。それらのＡＮＤ回路１６，１７の出力
が次の第１と第２のＤＦＦ１８、１９に取込まれ、クロ
ック信号の繰返し周波数が高いことを示しているダウン
信号ｄｏｗｎのみが“１”になる。

【００３３】また、図中の出力ｄの２パルス目において
は、出力ｃの極性が“０”を示している。このために、
繰返し周波数の高低の判断とは関係ない点と判断し、Ｄ
ＦＦ１８，１９の出力を夫々“０”にセットする。

【００３４】一方、入力データに対してクロック信号の
繰返し周波数が低い図３（ｂ）では、出力ｄの極性変化
点及びその時のクロック信号ＣＬＫ２のサンプリングデ
ータ（出力ｃ）の極性は図３（ａ）の場合と同じであ
る。しかし、出力ａが“０”で出力ｂが“１”であるた
めに、第１のＡＮＤ回路１６の出力ｅが“０”で第２の
ＡＮＤ回路１７の出力ｆが“１”となる。それらの出力
により、クロック信号の繰返し周波数が低いことを示し
ているアップ信号ｕｐのみが“１”になる。

【００３５】また、図３（ａ）の場合と同じように、次
のサンプリングデータの極性の変化点では、出力ｃが
“０”を示しているために、ＤＦＦ１８，１９の出力は
夫々“０”にセットされる。以上の回路動作により、入
力データとクロック信号との周波数差の高低が検出さ
れ、フィルタ３を通してＶＣＯ４に帰還される。

【００３６】次に、周波数比較器の他の構成例について
詳細に説明する。図４は図１中の周波数比較器１の他の
構成例を示すブロック図である。

【００３７】図４において、サイクルスリップ検出回路
１０の構成は図２の場合と同じであるが、アップダウン
信号発生回路１１の構成は図２の場合と異なる。図４中
のアップダウン信号発生回路１１においては、サンプル
ホールド回路１２の出力とＤＦＦ２４の出力とがＡＮＤ
回路２０に入力されている。また、サンプルホールド回
路１３の出力とＤＦＦ２３の出力とがＡＮＤ回路２１に
入力されている。ＡＮＤ回路２０の出力はＤＦＦ２３の
データ入力端子に入力され、ＡＮＤ回路２１の出力はＤ
ＦＦ２４のデータ入力端子に入力されている。ＡＮＤ回
路２２にはＥＸＯＲ１４の出力とサンプルホールド回路
１５の出力が入力され、ＡＮＤ回路２２の出力はＤＦＦ
２３及び２４の各クロック入力端子に夫々入力される。
ＤＦＦ２３の出力端子からはダウン信号ｄｏｗｎが、ま
たＤＦＦ２４の出力端子からはアップ信号ｕｐが出力さ
れる。

【００３８】この図４の構成例においては、繰返し周波
数の高低の判断を、ＡＮＤ回路２２を用いることによ
り、クロック信号ＣＬＫ１のサンプリングデータの極性
の変化点でなおかつＣＬＫ２のサンプリングデータが
“１”の場合にのみ行う。この場合、サンプルホールド
回路１２の出力が“１”の場合は入力信号のビットレー
トに対してクロック信号の周波数が高いと判断し、逆に
サンプルホールド回路１３の出力が“１”の場合はクロ
ック信号の繰返し周波数が低いと判断する。さらに、ダ
ウン信号ｄｏｗｎを発生させるＤＦＦ２３の出力をＡＮ
Ｄ回路２１に、アップ信号ｕｐを発生させるＤＦＦ２４
の出力をＡＮＤ回路２０に、夫々帰還させる。こうする
ことで、以前の状態との比較を行い、ダウン信号ｄｏｗ
ｎ及びアップ信号ｕｐの出力状態を変化させる。

【００３９】ダウン信号が“１”の状態すなわちクロッ
ク信号の繰返し周波数が高い状態で、次回も繰返し周波
数が高いと判断された場合は出力は変化せず、逆に次回
は繰返し周波数が低くなっていると判断された場合には
ダウン信号の出力は“０”になる。

【００４０】アップ信号の場合も同様に、アップ信号が
“１”の状態すなわちクロック信号の繰返し周波数が低
い状態で、次回も繰返し周波数が低いと判断された場合
は出力は変化せず、次回は繰返し周波数が高いと判断さ
れた場合はアップ信号が“０”になる。

【００４１】上述した図２の周波数比較器を用いた場合
はアップ信号及びダウン信号がパルス状に出力される
が、図４の周波数比較器を用いた場合は、周波数の高低
差が逆転するまでアップ信号及びダウン信号が出力され
る。このため、周波数比較器のＤＣゲイン成分が大きく
なり、それだけ同期速度が速くなるのである。

【００４２】ここで、図２又は図４中のサンプルホール
ド回路の内部構成例について図５を用いて詳細に説明す
る。図５において、サンプルホールド回路１２は、ラッ
チ回路３０及び３１と、セレクタ回路３２とを含んで構
成されている。そして、サンプルホールド回路１２のデ
ータ入力端子はラッチ回路３０及びラッチ回路３１夫々
のデータ入力端子と接続されている。また、サンプルホ
ールド回路１２のクロック入力端子はラッチ回路３０及
びラッチ回路３１夫々のクロック入力端子並びにセレク
タ回路３２の選択制御端子と接続されている。なお、サ
ンプルホールド回路１２以外のサンプルホールド回路１
３，１５も同様の構成であるものとする。

【００４３】かかる構成において、ラッチ回路３０で
は、クロック入力端子に入力された信号の立上りから立
下りまで入力データを保持する。一方、逆にラッチ回路
３１では、クロック入力端子に入力された信号の立下り
から立上りまで入力データを保持する。

【００４４】ラッチ回路３０及びラッチ回路３１の出力
端子は、セレクタ３２の入力端子に接続されている。そ
して、セレクタ３２の制御端子に接続された信号すなわ
ちサンプルホールド回路１２のクロック端子の入力信号
が“１”の場合にはラッチ回路３０の出力が選択され、
“０”の場合にはラッチ回路３１の出力が選択されるも
のとする。この構成からなるサンプルホールド回路を用
いたＰＬＬ回路は、入力ＮＲＺデータの立上り時と立下
り時の両方で周波数の比較ができるようになる。

【００４５】次に、図２又は図４中のサンプルホールド
回路の他の内部構成例について図６を用いて詳細に説明
する。図６において、サンプルホールド回路１２は、単
一のＤＦＦ４０によって構成されている。

【００４６】そして、サンプルホールド回路１２のデー
タ入力端子はＤＦＦ４０のデータ入力端子と接続されて
いる。また、サンプルホールド回路１２のクロック入力
端子はＤＦＦ４０のクロック入力端子と接続されてい
る。なお、サンプルホールド回路１２以外のサンプルホ
ールド回路１３，１５も同様の構成であるものとする。

【００４７】この図６のサンプルホールド回路を用いた
場合、入力データ信号の立上り時にのみ周波数比較を行
い、立下り時には周波数比較を行わない。したがって、
図５のサンプルホールド回路に比べ周波数比較時点の数
は半分に減ることになる。しかしながら、その分回路構
成が簡単になり、低消費電力化が可能となる。

【００４８】次に、図１中のフィルタ３の構成例につい
て図７を用いて詳細に説明する。図７において、位相比
較器２に対応して設けられ位相比較器２の出力を入力と
するフィルタ５０と、周波数比較器１に対応して設けら
れ周波数比較器１の出力を入力とするフィルタ５１と、
これらフィルタ５０及び５１の出力を加算する加算回路
５２とを含んで構成されている。フィルタ５１は、周波
数比較器１の出力のうちのアップ信号ｕｐに対応して設
けられたフィルタ５１−１と、ダウン信号ｄｏｗｎに対
応して設けられたフィルタ５１−２と、これらフィルタ
５１−１及び５１−２の出力を加算する加算回路５１−
３とを含んで構成されている。

【００４９】かかる構成において、フィルタ５１の内部
で、フィルタ５１−１及び５１−２によってアップ信号
ｕｐ及びダウン信号ｄｏｗｎの高周波成分が除去され、
この除去後の信号が加算回路５１−３において加算され
る。また、フィルタ５０によって周波数比較器１の出力
信号の高周波成分が除去される。この除去後の信号とフ
ィルタ５１の出力信号とが加算回路５２で加算される。

【００５０】このようにフィルタを構成することによっ
て、位相比較ループの時定数と周波数比較ループの時定
数とを自由に設定することができる。

【００５１】ここで、図１中のＶＣＯ４の構成例につい
て図８及び図９を参照して説明する。図８は位相差が９
０度のクロック信号ＣＬＫ１及びＣＬＫ２を生成する場
合におけるＶＣＯ４の内部構成例を示すブロック図であ
る。本例のＶＣＯは、偶数個の差動インバータをループ
状に接続し、その一端及び中間点に夫々バッファを接続
した構成である。すなわち、偶数個の差動インバータ４
１〜４４がループ状に接続され、その一端にバッファ４
５が、中間位置にバッファ４６が夫々接続されている。
そして、バッファ４５からクロック信号ＣＬＫ１を導出
し、バッファ４６からクロック信号ＣＬＫ１よりも９０
度位相の進んだクロック信号ＣＬＫ２を導出している。
この場合、ループ状に接続された偶数個の差動インバー
タの一端及び中間位置からクロック信号を夫々導出して
いるので、位相差が９０度のクロック信号ＣＬＫ１及び
ＣＬＫ２を生成することができるのである。

【００５２】ここで、各差動インバータ４１〜４４は、
図示せぬ反転入力及び非反転入力に夫々対応して設けら
れた１対の差動トランジスタと、この差動トランジスタ
に対してバイアス電流を与える電流源とを含んで構成さ
れているものとする。そして、その電流源によって与え
るバイアス電流値を、ｕｐ信号及びｄｏｗｎ信号に応じ
て制御することによって、ＶＣＯ４の発振周波数を変化
制御するのである。具体的には、バイアス電流値を大き
くすれば発振周波数が高くなり、逆にバイアス電流値を
小さくすれば発振周波数が低くなる。

【００５３】一方、図９は位相差が９０度以外のクロッ
ク信号ＣＬＫ１及びＣＬＫ２を生成する場合におけるＶ
ＣＯ４の内部構成例を示すブロック図である。本例のＶ
ＣＯは、奇数個の差動インバータをループ状に接続した
構成である。すなわち、奇数個の差動インバータ４１〜
４３がループ状に接続され、その一端にバッファ４５
が、任意の位置にバッファ４６が夫々接続されている。
そして、バッファ４５からクロック信号ＣＬＫ１を導出
し、バッファ４６からクロック信号ＣＬＫ１よりも位相
の進んだクロック信号ＣＬＫ２を導出している。この場
合、図８の場合とは異なり、バッファ４６の接続する位
置によってクロック信号ＣＬＫ１とクロック信号ＣＬＫ
２との位相差を任意に設定することができるのである。
すなわち、バッファ４６の代わりに、同図中に破線で示
されているバッファ４７を接続してクロック信号ＣＬＫ
２を導出すれば、バッファ４６から導出した場合よりも
位相の進んだクロック信号ＣＬＫ２を導出することがで
きるのである。

【００５４】以上のように、ＰＬＬのプルインレンジを
拡大するための周波数比較器をディジタル回路で構成す
ることにより、広いプルインレンジ及び高速動作可能な
ＰＬＬ回路を構成できるのである。そして、かかる構成
により、２．４Ｇｂ／ｓのＮＲＺ入力信号に対して安定
に動作するＰＬＬ回路を実現できる。また、位相比較器
だけではプルインレンジが狭くなる幹線系用のＰＬＬ回
路に上述した周波数比較器を適用することでＶＣＯの可
変周波数範囲で同期することができ、温度変動及び素子
ばらつきに対して耐力を持ったＰＬＬ回路を構成するこ
とができた。さらに、図４の周波数比較器を用いること
により、図２の周波数比較器を用いた場合に比べて同期
速度が２倍以上に改善できるＰＬＬ回路を実現できる。

【００５５】

【発明の効果】以上説明したように本発明は、ＰＬＬの
プルインレンジを拡大するための周波数比較器をディジ
タル回路で構成することにより、広いプルインレンジ及
び高速動作可能なＰＬＬ回路を構成できるという効果が
ある。

【図面の簡単な説明】

【図１】本発明の実施の一形態によるＰＬＬ回路の構成
を示すブロック図である。

【図２】図１中における周波数比較器の第１の構成例を
示す回路図である。

【図３】（ａ）は図２の周波数比較器におけるクロック
信号の周波数が入力データのビットレートよりも高い場
合の主要信号の波形を示す図、（ｂ）は図２の周波数比
較器におけるクロック信号の周波数が入力データのビッ
トレートよりも低い場合の主要信号の波形を示す図であ
る。

【図４】図１中の周波数比較器の第２の構成例を示す回
路図である。

【図５】図２中のサンプルホールド回路の第１の構成例
を示す回路図である。

【図６】図２中のサンプルホールド回路の第２の構成例
を示す回路図である。

【図７】図１中のフィルタの構成例を示す回路図であ
る。

【図８】図１中のＶＣＯの構成例を示す回路図である。

【図９】図１中のＶＣＯの他の構成例を示す回路図であ
る。

【図１０】従来のＰＬＬ回路の構成を示す図である。

【符号の説明】

１周波数比較器２位相比較器３，５０，５１フィルタ４ＶＣＯ１０サイクルスリップ検出回路１１ｕｐｄｏｗｎ信号発生回路１２，１３，１５サンプルホールド回路１６，１７，２０，２１，２２ＡＮＤ回路１８，１９，２３，２４，４０ＤＦＦ４１〜４４差動インバータ４５〜４７バッファ１４ＥＸＯＲ回路３０，３１ラッチ回路３２セレクタ５２加算器

Claims

(57)【特許請求の範囲】

【請求項１】第１のクロック信号及び該信号より位相
の進んでいる第２のクロック信号を出力する電圧制御発
振器に発振周波数を制御する制御信号を与えるフィード
バックループを有するＰＬＬ回路であって、前記フィードバックループは、入力データ信号と前記第
１のクロック信号との位相比較結果及び該入力データ信
号と前記第１及び第２のクロック信号との周波数比較結
果に応じて前記制御信号を変化制御し、前記入力データ
信号と前記第１のクロック信号との位相差を電圧に変換
して出力する位相比較器と、前記入力データ信号の繰返
し周波数と前記第１及び第２のクロック信号の繰返し周
波数との差の高低の状態を出力する周波数比較器と、前
記位相比較器の出力信号及び前記周波数比較器の出力信
号の高周波成分を夫々除去して加算するフィルタとを含
み、前記フィルタの出力信号を前記制御信号として前記
電圧制御発振器に与えるようにする制御回路を含み、前記周波数比較器は、前記入力データ信号の変化点でサ
ンプルされた前記第１のクロック信号のレベル遷移点を
検出して信号を発生するサイクルスリップ検出回路と、
前記サイクルスリップ検出回路の出力信号に応じて前記
入力データ信号と前記クロック信号との繰返し周波数差
の高低を判断し、前記入力データ信号よりも前記クロッ
ク信号の繰返し周波数が高いときにはダウン信号を出力
し、前記クロック信号の繰返し周波数が低いときにはア
ップ信号を出力するアップダウン信号発生回路とを含
み、前記フィルタにおいて前記ダウン信号及び前記アッ
プ信号の高周波成分を夫々除去して加算するようにした
ことを特徴とするＰＬＬ回路。
【請求項２】前記サイクルスリップ検出回路は、第１
及び第２のサンプルホールド回路と、第１の排他的論理
和回路とを含み、前記第１及び第２のサンプルホールド
回路のクロック入力端子には前記入力データ信号が入力
され前記第１のサンプルホールド回路のデータ入力端子
には前記第１のクロック信号が入力され、前記第２のサ
ンプルホールド回路のデータ入力端子には前記第１のサ
ンプルホールド回路の出力が入力され、前記第１及び第
２のサンプルホールド回路の両出力が夫々前記第１の排
他的論理和回路の入力端子に入力されたことを特徴とす
る請求項１記載のＰＬＬ回路。
【請求項３】前記アップダウン信号発生回路は、第３
のサンプルホールド回路と、第１及び第２の論理積回路
と、第１及び第２のＤ型フリップフロップとを含み、前
記第３のサンプルホールド回路のデータ入力端子には前
記第２のクロック信号が入力されそのクロック入力端子
には前記入力データが入力され、前記第１の論理積回路
の入力端子には前記第１のサンプルホールド回路の出力
及び前記第３のサンプルホールド回路の出力が入力さ
れ、前記第２の論理積回路の入力端子には前記第２のサ
ンプルホールド回路の出力と前記第３のサンプルホール
ド回路の出力が入力され、前記第１のＤ型フリップフロ
ップのデータ入力端子には前記第１の論理積回路の出力
が入力され、前記第２のＤ型フリップフロップのデータ
入力端子には前記第２の論理積回路の出力が入力され、
前記第１及び前記第２のＤ型フリップフロップのクロッ
ク入力端子には前記第１の排他的論理和回路の出力が入
力され、前記第１のＤ型フリップフロップから前記ダウ
ン信号が出力され、前記第２のＤ型フリップフロップか
ら前記アップ信号が出力されることを特徴とする請求項
２記載のＰＬＬ回路。
【請求項４】前記アップダウン信号発生回路は、第３
のサンプルホールド回路と、第３、第４及び第５の論理
積回路と、第３及び第４のＤ型フリップフロップとを含
み、前記第３のサンプルホールド回路のデータ入力端子
には前記第２のクロック信号が入力されそのクロック入
力端子には前記入力データが入力され、前記第３の論理
積回路の入力端子には前記第１のサンプルホールド回路
の出力と前記第４のＤ型フリップフロップの出力とが入
力され、前記第４の論理積回路の入力端子には前記第２
のサンプルホールド回路の出力と前記第３のＤ型フリッ
プフロップの出力とが入力され、前記第５の論理積回路
の入力端子には前記第１の排他的論理和回路の出力と前
記第３のサンプルホールド回路の出力とが入力され、前
記第３の論理積回路の出力は前記第３のＤ型フリップフ
ロップのデータ入力端子に入力され、前記第４の論理積
回路の出力は前記第４のＤ型フリップフロップのデータ
入力端子に入力され、前記第５の論理積回路の出力は前
記第３及び前記第４のＤ型フリップフロップのクロック
入力端子に入力され、前記第３のＤ型フリップフロップ
から前記ダウン信号が出力され、前記第４のＤ型フリッ
プフロップから前記アップ信号が出力されることを特徴
とする請求項２記載のＰＬＬ回路。
【請求項５】前記第１及び第２のサンプルホールド回
路は第１及び第２のラッチ回路と、第１のセレクタ回路
とを夫々含み、前記第１のラッチ回路及び前記第２のラ
ッチ回路のデータ入力端子には自サンプルホールド回路
への入力データが入力されそのクロック入力端子には自
サンプルホールド回路への入力クロックが入力され、前
記第１のラッチ回路は入力クロックの立上りから立下り
まで入力データを保持し、前記第２のラッチ回路は入力
クロックの立下りから立上りまで入力データを保持し、
前記第１及び前記第２のラッチ回路の両出力は前記第１
のセレクタ回路に入力され該セレクタ回路の選択制御端
子には自サンプルホールド回路への入力クロックが入力
されこの入力クロックの論理レベルに応じて前記第１及
び第２のラッチ回路の出力が択一的に送出されることを
特徴とする請求項２記載のサンプルホールド回路。
【請求項６】前記第１のセレクタ回路は前記選択制御
端子の論理が“１”の場合には前記第１のラッチ回路の
出力を選択し、該選択制御端子の論理が“０”の場合に
は前記第２のラッチ回路の出力を選択することを特徴と
する請求項５記載のサンプルホールド回路。
【請求項７】前記第１及び第２のサンプルホールド回
路は第５のＤ型フリップフロップを含み、そのデータ入
力端子には自サンプルホールド回路への入力データが入
力されそのクロック入力端子には自サンプルホールド回
路への入力クロックが入力されることを特徴とする請求
項２記載のＰＬＬ回路。