JP3327256B2 - クロックリカバリ回路及び位相比較方法 - Google Patents

クロックリカバリ回路及び位相比較方法

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    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、入力したランダム
データの伝送レートの１／ｎの周波数のクロックでクロ
ックリカバリを可能とする高速で低ジッタなクロックリ
カバリ回路及びそれを実現可能とする位相比較方法に関
する。
【０００２】
【従来の技術】図８に、従来のクロックリカバリ回路の
構成を示す。図８に示されたクロックリカバリ回路は、
ｆ［ｂｐｓ］（bit per second）の伝送速度を持つシリ
アル入力ランダムデータを受け、ｆ［Ｈｚ］近辺で発振
する電圧制御発振器の発生するクロックとの間で位相比
較を行う位相比較器〔以下、ＰＤ（Phase Detector）と
略記する〕１０１と、ＰＤ１０１による位相比較結果を
表すＵＰパルス、ＤＯＷＮパルスを受け、後段のループ
フィルタ〔以下、ＬＰＦ（Loop filter ）と略記する〕
へＵＰパルス、ＤＯＷＮパルスに応じた充放電電流を供
給するチャージポンプ（以下、ＣＰと略記する）１０
２、その後段の、ＰＤ出力に含まれる不要な成分や雑音
を取り除くＬＰＦ１０３、ＣＰ１０２により出力され、
ＬＰＦ１０３により雑音成分を取り除かれた充放電電流
に従って発振周波数を変化させる電圧制御発振器〔以
下、ＶＣＯ（Voltage Controlled Oscillator ）と略記
する〕１０４から構成される。
【０００３】ｆ［ｂｐｓ］のランダムなシリアルデータ
と、ｆ［Ｈｚ］のクロック信号との間の位相比較には、
通常、ホッジ型の位相比較器が用いられる。
【０００４】図９を参照しながらホッジ型の位相比較器
の構成及び動作について説明する。図９には、ホッジ型
の位相比較器の構成と、入力データに対しクロック信号
の位相が遅れている時、同期している時、進んでいる時
の各々の場合の各部の信号出力タイミングが示されてい
る。
【０００５】図９に示されるようにホッジ型の位相比較
器は、シリアル入力ランダムデータをデータ入力、図示
しない電圧制御発振器からのクロック（以下、ＣＬＫと
略記する）Ａをクロック入力とするディレイフリップフ
ロップ（以下、Ｆ／Ｆと略記する）１０５と、ＣＬＫ
（Ａ）の出力を反転させるインバータ１１０と、Ｆ／Ｆ
１０５からの出力をデータ入力とし、インバータ１１０
によりＣＬＫ（Ａ）の出力を反転させたＣＬＫ（Ｂ）を
クロック入力とするＦ／Ｆ１０６と、ランダム入力デー
タと、Ｆ／Ｆ１０５からの出力とを入力とする排他的論
理和回路（以下、ＥＸ−ＯＲと略記する）１０７と、Ｆ
／Ｆ１０５の出力とＦ／Ｆ１０６の出力とを入力とする
ＥＸ−ＯＲ回路１０８と、ＥＸ−ＯＲ回路１０７の出力
を反転させるインバータ１０９とを有して構成される。
【０００６】上記構成のホッジ型位相比較器は、入力デ
ータそのものの波形と、それをＦ／Ｆ１０５で受け、Ｃ
ＬＫ（Ａ）で叩いた波形（図中、Ｆ／Ｆ１０５の波形）
との排他的論理和をＥＸ−ＯＲ回路１０７で取る。その
ＥＸ−ＯＲ回路１０７の出力をインバータ１０９で反転
させた出力をＵＰパルス（図中、ＥＸ−ＯＲ１０７の波
形）と称する。
【０００７】また、Ｆ／Ｆ１０５の出力と、それをさら
にＦ／Ｆ１０６で受け、反転ＣＬＫ〔ＣＬＫ（Ｂ）〕で
叩いた波形（図中、Ｆ／Ｆ１０６の波形）との排他的論
理和をＥＸ−ＯＲ回路１０８で取る。その出力をＤＯＷ
Ｎパルス（図中、ＥＸ−ＯＲ１０８の波形）と称する。
【０００８】以下、図９に示されたパルス波形を参照し
ながら、入力データに対して、クロック信号の位相が遅
れているとき、同期しているとき、進んでいるときと追
って、上述したＵＰパルス、ＤＯＷＮパルスを考察す
る。ここでは、ＣＬＫ（Ａ）の立ち上がりエッジがデー
タの中央にある時を同期しているものとする。
【０００９】図９に示されるように入力データに対し
て、クロック信号の位相が遅れているとき、同期してい
るとき、進んでいるときとで常にＤＯＷＮパルスの幅は
一定であることが判る。その幅は、入力データのパルス
幅の１／２のパルス幅を持つ。
【００１０】一方、ＵＰパルスは、位相が遅れている場
合はパルス幅が広く、同期している場合はＤＯＷＮパル
スと等しいパルス幅、そして、進んでいる時には狭いパ
ルス幅となる（ここでは、下に凸のパルスを考えてい
る）。
【００１１】そして、ＵＰパルスの幅と、ＤＯＷＮパル
スの幅とを差し引いたものが次段のチャージポンプを通
してＬＰＦの充放電に使用される。つまり、位相が遅れ
ている時には、正味でＵＰパルスの幅が大きくなり、位
相が進んでいる時には、正味でＤＯＷＮパルスの幅がの
方が大きくなる。そして、同期がとれている時には、Ｕ
ＰパルスとＤＯＷＮパルスの正味の幅は０となる。
【００１２】
【発明が解決しようとする課題】しかしながら、上述し
たホッジ型の位相検出器においては、図９に示されるよ
うに位相が同期している時にも、ＵＰパルス、ＤＯＷＮ
パルスに応じた大きな貫通電流がチャージポンプに流れ
るため、同期時のジッタ特性を悪化させるという不具合
を生じることになる。
【００１３】本発明は上記事情に鑑みてなされたもので
あり、クロックリカバリ回路が同期した時にチャージポ
ンプを流れる貫通電流を０に抑え、クロックリカバリ同
期時のジッタ特性を改善したクロックリカバリ回路及び
位相比較方法を提供することを目的とする。
【００１４】また、本発明の他の目的は、電圧制御発振
器の発振周波数に制御されない高速なクロックリカバリ
が可能なクロックリカバリ回路及び位相比較方法を提供
することを目的とする。
【００１５】
【課題を解決するための手段】かかる目的を達成するた
めに本発明のクロックリカバリ回路は、入力したｆ［ｂ
ｐｓ］の伝送速度を持つランダムデータに対してｆ／２
［Ｈｚ］近辺の周波数となるように制御された基準クロ
ックを発生すると共に、基準クロックに対して位相の異
なる複数のクロックパルス列を発生する多相クロック発
生手段と、ランダムデータの立ち上がりエッジ、及び立
ち下がりエッジを検出するエッジ検出手段と、検出され
たランダムデータのエッジを、基準クロックの立ち上が
りエッジと位相比較を行うべきか、立ち下がりエッジと
位相比較を行うべきかを選択し、立ち上がりエッジに対
して位相比較を行うべきと判断されたエッジに同期した
第１のエッジパルスと、立ち下がりエッジに対して位相
比較を行うべきと判断されたエッジに同期した第２のエ
ッジパルスとを出力する検出エッジ選択手段と、基準ク
ロックの立ち上がりエッジとの位相比較の際に使用する
第１のクロックパルスのエッジのうち、第１のエッジパ
ルスとの位相比較を行うエッジのみを選択することによ
り第１のクロックパルスの周波数が第１のエッジパルス
の周波数と等しくなるように変換すると共に、第１のエ
ッジパルスのエッジを、基準クロックと第１のクロック
パルスの位相差分遅延させる第１の比較エッジ位置補正
手段と、基準クロックの立ち下がりエッジとの位相比較
の際に使用する第２のクロックパルスのエッジのうち、
第２のエッジパルスとの位相比較を行うエッジのみを選
択することにより第２のクロックパルスの周波数が第２
のエッジパルスの周波数と等しくなるように変換すると
共に、第２のエッジパルスのエッジを、基準クロックと
第２のクロックパルスの位相差分遅延させる第２の比較
エッジ位置補正手段と、第１の比較エッジ位置補正手段
から出力される、第１のエッジパルスの周波数と等しい
周波数の第１のクロックパルスと、位相差分遅延させた
第１のエッジパルスとの位相を比較し、両パルスの位相
差に比例したパルス幅のパルスを出力する第１の位相周
波数比較手段と、第２の比較エッジ位置補正手段から出
力される、第２のエッジパルスの周波数と等しい周波数
の第２のクロックパルスと、位相差分遅延させた第２の
エッジパルスとの位相を比較し、両パルスの位相差に比
例したパルス幅のパルスを出力する第２の位相周波数比
較手段とを有することを特徴とする。
【００１６】上記の基準クロックに対して位相の異なる
複数のクロックパルス列は、基準クロックに対してπ／
２位相の遅れた第１のクロックと、基準クロックに対し
てπ／２位相の進んだ第２のクロックとからなり、エッ
ジ検出手段は、入力したランダムデータの位相を遅延さ
せる遅延回路と、ランダムデータと遅延回路により遅延
を取ったパルスとを入力とする排他的論理和回路とを有
し、検出エッジ選択手段は、排他的論理和回路より出力
されるランダムデータの立ち上がりエッジ、及び立ち下
がりエッジに同期した変化点パルスと、第２のクロック
とを入力とする第１の論理積回路と、排他的論理和回路
より出力されるランダムデータの立ち上がりエッジ、及
び立ち下がりエッジに同期した変化点パルスと、第１の
クロックとを入力とする第２の論理積回路とを有し、第
１の比較エッジ位置補正手段は、第１の論理積回路の出
力パルスをセット入力、第１のクロックをリセット入力
とする第１のセット・リセットフリップフロップと、第
１のセット・リセットフリップフロップの出力パルスを
π／２遅延させる第１の遅延回路とを有し、第２の比較
エッジ位置補正手段は、第２の論理積回路の出力パルス
をセット入力、第２のクロックをリセット入力とする第
２のセット・リセットフリップフロップと、第２のセッ
ト・リセットフリップフロップの出力パルスをπ／２遅
延させる第２の遅延回路とを有し、第１の位相周波数比
較手段は、第１の遅延回路の出力パルスと、第１のセッ
ト・リセットフリップフロップからの反転出力パルスと
の位相比較を行い、第２の位相周波数比較手段は、第２
の遅延回路の出力パルスと、第２のセット・リセットフ
リップフロップからの反転出力パルスとの位相比較を行
うことを特徴とする。
【００１７】上記の基準クロックに対して位相の異なる
複数のクロックパルス列は、基準クロックに対してπ／
２位相の遅れた第１のクロックと、基準クロックに対し
てπ／２位相の進んだ第２のクロックとからなり、エッ
ジ検出手段及び検出エッジ選択手段は、入力したランダ
ムデータと、ランダムデータを遅延させたパルスの出力
を反転させたパルスと、第２のクロックとを入力とする
第１の論理積回路と、入力したランダムデータと、ラン
ダムデータを遅延させたパルスの出力を反転させたパル
スと、第１のクロックとを入力とする第２の論理積回路
と、入力したランダムデータの出力を反転させたパルス
と、ランダムデータを遅延させたパルスと、第２のクロ
ックとを入力とする第３の論理積回路と、入力したラン
ダムデータの出力を反転させたパルスと、ランダムデー
タを遅延させたパルスと、第１のクロックとを入力とす
る第４の論理積回路と、第１の論理積回路の出力と第３
の論理積回路の出力とを入力とする第１の論理和回路
と、第２の論理積回路の出力と第４の論理積回路の出力
とを入力とする第２の論理和回路とを有し、第１の比較
エッジ位置補正手段は、第２の論理和回路の出力パルス
をセット入力、第１のクロックをリセット入力とする第
１のセット・リセットフリップフロップと、第１のセッ
ト・リセットフリップフロップの出力パルスをπ／２遅
延させる第１の遅延回路とを有し、第２の比較エッジ位
置補正手段は、第１の論理和回路の出力パルスをセット
入力、第２のクロックをリセット入力とする第２のセッ
ト・リセットフリップフロップと、第２のセット・リセ
ットフリップフロップの出力パルスをπ／２遅延させる
第２の遅延回路とを有し、第１の位相周波数比較手段
は、第１の遅延回路の出力パルスと、第１のセット・リ
セットフリップフロップの反転出力パルスとの位相比較
を行い、第２の位相周波数比較手段は、第２の遅延回路
の出力パルスと、第２のセット・リセットフリップフロ
ップの反転出力パルスとの位相比較を行うことを特徴と
する。
【００１８】本発明のクロックリカバリ回路は、入力し
たｆ［ｂｐｓ］の伝送速度を持つランダムデータに対し
てｆ／ｎ（ｎは任意の自然数）［Ｈｚ］近辺の周波数と
なるように制御された、それぞれ位相の連続的に異なる
複数の基準クロックを発生すると共に、基準クロックに
対して、それぞれの位相が所定分遅延した複数のクロッ
クパルス列を発生する多相クロック発生手段と、ランダ
ムデータの立ち上がりエッジ、及び立ち下がりエッジを
検出し、エッジに同期した変化点パルスを生成するエッ
ジ検出手段と、エッジ検出手段により検出されたランダ
ムデータのエッジを、多相クロック発生手段からのどの
基準クロックと位相比較するべきかを選択し、基準クロ
ック毎に、選択されたランダムデータのエッジに同期し
たエッジパルスを出力するエッジ選択手段と、基準クロ
ック毎に生成されたエッジパルスとの位相比較に使用す
る、基準クロック毎に設定されたクロックパルスのエッ
ジのうち、エッジパルスとの位相比較に用いるエッジの
みを選択することにより、クロックパルスの周波数とエ
ッジパルスの周波数とが等しくなるように変換すると共
に、エッジパルスのエッジを、基準クロックと、その基
準クロック毎に設定されたクロックパルスとの位相差分
遅延させる比較エッジ位置補正手段と、比較エッジ位置
補正手段から出力される、エッジパルスの周波数と等し
い周波数のクロックパルスと、位相差分遅延させたエッ
ジパルスとの位相を比較し、両パルスの位相差に比例し
たパルス幅のパルスを出力する位相周波数比較手段とを
有することを特徴とする。
【００１９】上記の基準クロックは、各々π／４ずつ位
相のずれた８相のクロックからなり、クロックパルス
は、各基準クロックに対して位相のπ／８ずつ遅れた８
相のクロックからなり、変化点パルスと、第１の基準ク
ロックから位相がπ遅れた第５の基準クロックに対し
て、位相がπ／８遅れた第５のクロックパルスと、第１
の基準クロックから位相が７π／４遅れた第８の基準ク
ロックに対して、位相がπ／８遅れた第８のクロックパ
ルスとの論理積を取る第１の論理積回路と、変化点パル
スと、第１の基準クロックに対して位相がπ／８遅れた
第１のクロックパルスと、第１の基準クロックから位相
が５π／４遅れた第６の基準クロックに対して、位相が
π／８遅れた第６のクロックパルスとの論理積を取る第
２の論理積回路と、変化点パルスと、第１の基準クロッ
クから位相がπ／４遅れた第２の基準クロックに対し
て、位相がπ／８遅れた第２のクロックパルスと、第１
の基準クロックから位相が３π／２遅れた第７の基準ク
ロックに対して、位相がπ／８遅れた第７のクロックパ
ルスとの論理積を取る第３の論理積回路と、変化点パル
スと、第１の基準クロックから位相がπ／２遅れた第３
の基準クロックに対して、位相がπ／８遅れた第３のク
ロックパルスと、第１の基準クロックから位相が７π／
４遅れた第８の基準クロックに対して、位相がπ／８遅
れた第８のクロックパルスとの論理積を取る第４の論理
積回路と、変化点パルスと、第１の基準クロックから位
相が３π／４遅れた第４の基準クロックに対して、位相
がπ／８遅れた第４のクロックパルスと、第１の基準ク
ロックに対して位相がπ／８遅れた第１のクロックパル
スとの論理積を取る第５の論理積回路と、変化点パルス
と、第１の基準クロックから位相がπ遅れた第５の基準
クロックに対して、位相がπ／８遅れた第５のクロック
パルスと、第１の基準クロックから位相がπ／４遅れた
第２の基準クロックに対して、位相がπ／８遅れた第２
のクロックパルスとの論理積を取る第６の論理積回路
と、変化点パルスと、第１の基準クロックから位相が５
π／４遅れた第６の基準クロックに対して、位相がπ／
８遅れた第６のクロックパルスと、第１の基準クロック
から位相がπ／２遅れた第３の基準クロックに対して、
位相がπ／８遅れた第３のクロックパルスとの論理積を
取る第７の論理積回路と、変化点パルスと、第１の基準
クロックから位相が３π／２遅れた第７の基準クロック
に対して、位相がπ／８遅れた第７のクロックパルス
と、第１の基準クロックから位相が３π／４遅れた第４
の基準クロックに対して、位相がπ／８遅れた第４のク
ロックパルスとの論理積を取る第８の論理積回路と、第
１の論理積回路の出力をセット入力、第１のクロックパ
ルスをリセット入力とする第１のセット・リセットフリ
ップフロップと、第２の論理積回路の出力をセット入
力、第２のクロックパルスをリセット入力とする第２の
セット・リセットフリップフロップと、第３の論理積回
路の出力をセット入力、第３のクロックパルスをリセッ
ト入力とする第３のセット・リセットフリップフロップ
と、第４の論理積回路の出力をセット入力、第４のクロ
ックパルスをリセット入力とする第４のセット・リセッ
トフリップフロップと、第５の論理積回路の出力をセッ
ト入力、第５のクロックパルスをリセット入力とする第
５のセット・リセットフリップフロップと、第６の論理
積回路の出力をセット入力、第６のクロックパルスをリ
セット入力とする第６のセット・リセットフリップフロ
ップと、第７の論理積回路の出力をセット入力、第７の
クロックパルスをリセット入力とする第７のセット・リ
セットフリップフロップと、第８の論理積回路の出力を
セット入力、第８のクロックパルスをリセット入力とす
る第８のセット・リセットフリップフロップと、第１の
セット・リセットフリップフロップの出力をπ／８遅延
させる第１の遅延回路と、第２のセット・リセットフリ
ップフロップの出力をπ／８遅延させる第２の遅延回路
と、第３のセット・リセットフリップフロップの出力を
π／８遅延させる第３の遅延回路と、第４のセット・リ
セットフリップフロップの出力をπ／８遅延させる第４
の遅延回路と、第５のセット・リセットフリップフロッ
プの出力をπ／８遅延させる第５の遅延回路と、第６の
セット・リセットフリップフロップの出力をπ／８遅延
させる第６の遅延回路と、第７のセット・リセットフリ
ップフロップの出力をπ／８遅延させる第７の遅延回路
と、第８のセット・リセットフリップフロップの出力を
π／８遅延させる第８の遅延回路と、第１の遅延回路の
出力パルスと、第１のセット・リセットフリップフロッ
プの反転出力パルスとの位相を比較し、両パルスの位相
差に比例したパルス幅のパルスを出力する第１の位相周
波数比較回路と、第２の遅延回路の出力パルスと、第２
のセット・リセットフリップフロップの反転出力パルス
との位相を比較し、両パルスの位相差に比例したパルス
幅のパルスを出力する第２の位相周波数比較回路と、第
３の遅延回路の出力パルスと、第３のセット・リセット
フリップフロップの反転出力パルスとの位相を比較し、
両パルスの位相差に比例したパルス幅のパルスを出力す
る第３の位相周波数比較回路と、第４の遅延回路の出力
パルスと、第４のセット・リセットフリップフロップの
反転出力パルスとの位相を比較し、両パルスの位相差に
比例したパルス幅のパルスを出力する第４の位相周波数
比較回路と、第５の遅延回路の出力パルスと、第５のセ
ット・リセットフリップフロップの反転出力パルスとの
位相を比較し、両パルスの位相差に比例したパルス幅の
パルスを出力する第５の位相周波数比較回路と、第６の
遅延回路の出力パルスと、第６のセット・リセットフリ
ップフロップの反転出力パルスとの位相を比較し、両パ
ルスの位相差に比例したパルス幅のパルスを出力する第
６の位相周波数比較回路と、第７の遅延回路の出力パル
スと、第７のセット・リセットフリップフロップの反転
出力パルスとの位相を比較し、両パルスの位相差に比例
したパルス幅のパルスを出力する第７の位相周波数比較
回路と、第８の遅延回路の出力パルスと、第８のセット
・リセットフリップフロップの反転出力パルスとの位相
を比較し、両パルスの位相差に比例したパルス幅のパル
スを出力する第８の位相周波数比較回路とを有すること
を特徴とする。
【００２０】本発明の位相比較方法は、入力したｆ［ｂ
ｐｓ］の伝送速度を持つランダムデータに対してｆ／２
［Ｈｚ］近辺の周波数となるように制御された基準クロ
ックと、ランダムデータとの位相比較を、入力した２つ
のパルスの位相差に対し比例したパルス幅のパルスを生
成する位相周波数比較器により行う位相比較方法であっ
て、ランダムデータに対してｆ／２［Ｈｚ］近辺の周波
数となるように制御された基準クロックを発生すると共
に、基準クロックに対して位相の異なる複数のクロック
パルス列を発生する多相クロック発生工程と、ランダム
データの立ち上がりエッジ、及び立ち下がりエッジを検
出するエッジ検出工程と、検出されたランダムデータの
エッジを、基準クロックの立ち上がりエッジと位相比較
を行うべきか、立ち下がりエッジと位相比較を行うべき
かを選択し、立ち上がりエッジに対して位相比較を行う
べきと判断されたエッジに同期した第１のエッジパルス
と、立ち下がりエッジに対して位相比較を行うべきと判
断されたエッジに同期した第２のエッジパルスとを生成
する検出エッジ選択工程と、基準クロックの立ち上がり
エッジとの位相比較の際に使用する第１のクロックパル
スのエッジのうち、第１のエッジパルスとの位相比較を
行うエッジのみを選択することにより第１のクロックパ
ルスの周波数が第１のエッジパルスの周波数と等しくな
るように変換すると共に、第１のエッジパルスのエッジ
を、基準クロックと第１のクロックパルスの位相差分遅
延させる第１の比較エッジ位置補正工程と、基準クロッ
クの立ち下がりエッジとの位相比較の際に使用する第２
のクロックパルスのエッジのうち、第２のエッジパルス
との位相比較を行うエッジのみを選択することにより第
２のクロックパルスの周波数が第２のエッジパルスの周
波数と等しくなるように変換すると共に、第２のエッジ
パルスのエッジを、基準クロックと第２のクロックパル
スの位相差分遅延させる第２の比較エッジ位置補正工程
と、第１の比較エッジ位置補正工程から出力される、第
１のエッジパルスの周波数と等しい周波数の第１のクロ
ックパルスと、位相差分遅延させた第１のエッジパルス
との位相比較を位相周波数比較器にて行い、両パルスの
位相差に比例したパルス幅のパルスを生成する第１の位
相周波数比較工程と、第２の比較エッジ位置補正工程か
ら出力される、第２のエッジパルスの周波数と等しい周
波数の第２のクロックパルスと、位相差分遅延させた第
２のエッジパルスとの位相比較を位相周波数比較器にて
行い、両パルスの位相差に比例したパルス幅のパルスを
生成する第２の位相周波数比較工程とを有することを特
徴とする。
【００２１】本発明の位相比較方法は、入力したｆ［ｂ
ｐｓ］の伝送速度を持つランダムデータに対してｆ／ｎ
（ｎは任意の自然数）［Ｈｚ］近辺の周波数となるよう
に制御された基準クロックと、ランダムデータとの位相
比較を、入力した２つのパルスの位相差に対し比例した
パルス幅のパルスを生成する位相周波数比較器により行
う位相比較方法であって、ランダムデータに対してｆ／
ｎ［Ｈｚ］近辺の周波数となるように制御された、それ
ぞれ位相の連続的に異なる複数の基準クロックを発生す
ると共に、基準クロックに対して、それぞれの位相が所
定分遅延した複数のクロックパルス列を発生する多相ク
ロック発生工程と、ランダムデータの立ち上がりエッ
ジ、及び立ち下がりエッジを検出し、エッジに同期した
変化点パルスを生成するエッジ検出工程と、エッジ検出
工程により検出されたランダムデータのエッジを、多相
クロック発生工程からのどの基準クロックと位相比較す
るべきかを選択し、基準クロック毎に、選択されたラン
ダムデータのエッジに同期したエッジパルスを出力する
エッジ選択工程と、基準クロック毎に生成されたエッジ
パルスとの位相比較に使用する、基準クロック毎に設定
されたクロックパルスのエッジのうち、エッジパルスと
の位相比較に用いるエッジのみを選択することにより、
クロックパルスの周波数とエッジパルスの周波数とが等
しくなるように変換すると共に、エッジパルスのエッジ
を、基準クロックと、その基準クロック毎に設定された
クロックパルスとの位相差分遅延させる比較エッジ位置
補正工程と、比較エッジ位置補正工程から出力される、
エッジパルスの周波数と等しい周波数のクロックパルス
と、位相差分遅延させたエッジパルスとの位相比較を位
相周波数比較器にて行い、両パルスの位相差に比例した
パルス幅のパルスを生成する位相周波数比較工程とを有
することを特徴とする。
【００２２】
【発明の実施の形態】次に、添付図面を参照しながら本
発明のクロックリカバリ回路及び位相比較方法に係る実
施の形態を詳細に説明する。図１〜図７を参照すると本
発明のクロックリカバリ回路及び位相比較方法に係る実
施形態が示されている。
【００２３】まず、図１を参照しながら本発明に係る第
１の実施形態の構成について説明する。図１には、本発
明に係る第１の実施形態が示されている。
【００２４】図１に示されるように本発明に係る第１の
実施形態は、ｆ［ｂｐｓ］（bit per second）の伝送速
度を持つシリアル入力ランダムデータを受け、そのエッ
ジの遷移した位置を検出するエッジ検出回路３０と、エ
ッジ検出回路３０により検出された入力データのエッジ
を電圧制御発振器３７からのどの多相クロックと位相比
較するべきかを選択する検出エッジ選択回路３１と、選
択された多相クロックのエッジの数を、その多相クロッ
クを用いて位相比較する入力データのエッジの数と等し
くなるように補正すると共に、入力データのエッジの位
置を位相比較するのに正しい位置に補正する比較エッジ
位置補正回路３２と、比較エッジ位置補正回路３２によ
り出力される多相クロックと、入力データのエッジ位置
を示すエッジパルスとを用いて位相比較を行い、位相差
に対応したパルス幅の位相差信号を出力する位相周波数
比較器（以下、ＰＦＤと略記する）３３、３４と、位相
差に対応した充放電電流を後段のループフィルタに供給
するチャージポンプ（以下、ＣＰと略記する）３５と、
ＰＦＤ３３、３４出力に含まれる不要な成分や雑音を取
り除くローパスフィルタ（以下、ＬＰＦと略記する）３
６と、ＣＰ３５により出力され、ＬＰＦ３６により雑音
成分を取り除かれた充放電電流に従って発振周波数を変
化させ、シリアル入力ランダムデータの伝送速度の１／
２の周波数、ｆ／２［Ｈｚ］近辺のクロック１（以下、
ＣＬＫ１）を発振する電圧制御発振器（以下、ＶＣＯと
略記する）３７とを有して構成される。電圧制御発振器
２７は、シリアル入力ランダムデータと位相、周波数と
も同期の取れた、ｆ／２［Ｈｚ］の抽出すべきＣＬＫ１
のみならず、ＣＬＫ１に対しπ／２位相の遅れたクロッ
ク（以下、ＣＬＫ２Ａという）と、ＣＬＫ１に対しπ／
２位相の進んだクロック（以下、ＣＬＫ２Ｂという）も
生成する。
【００２５】エッジ検出回路３０は、例えば、シリアル
入力ランダムデータを入力とするディレイ回路３８と、
シリアル入力ランダムデータとディレイ回路３８からの
出力パルスとを入力とするＥＸ−ＯＲ回路３９とから構
成される。
【００２６】この構成のエッジ検出回路３０は、入力し
たランダムデータと、このランダムデータをディレイ回
路３８で遅延させたパルスとをＥＸーＯＲ回路３９に入
力することにより、シリアル入力ランダムデータの立ち
上がりエッジ、及び立ち下がりエッジを検出する。検出
されたランダムデータのエッジは、エッジパルス（図
中、データＴ）として、後段の検出エッジ選択回路３１
に出力される。
【００２７】検出エッジ選択回路３１は、エッジ検出回
路３０からのエッジパルス（データＴ）と、ＶＣＯ３７
からの、ＣＬＫ１に対して位相のπ／２遅れたＣＬＫ２
Ａとを入力とするＡＮＤ回路４０と、エッジ検出回路３
０からのエッジパルス（データＴ）と、ＶＣＯ３７から
の、ＣＬＫ１に対して位相のπ／２進んだＣＬＫ２Ｂと
を入力とするＡＮＤ回路４１とを有して構成される。
【００２８】上記構成の検出エッジ選択回路３１は、エ
ッジ検出回路３０により検出された入力データのエッジ
を、ＶＣＯ３７からの基準クロック（図中、ＣＬＫ１）
の立ち上がりエッジに対し位相比較すべきか、立ち下が
りエッジに対し位相比較すべきかを、ＣＬＫ１に対しπ
／２位相の進んだクロック（図中、ＣＬＫ２Ｂ）、並び
にπ／２位相の遅れたクロック（図中、ＣＬＫ２Ａ）を
用いてそれぞれ判別する。
【００２９】実際には、ＣＬＫ２Ａとの論理積により出
力を得ることができたエッジパルス（データＴ）のエッ
ジを、ＣＬＫ１の立ち上がりエッジに対して位相比較す
べきと判断し、また、ＣＬＫ２Ｂとの論理積により出力
を得ることができたエッジパルス（データＴ）のエッジ
を、ＣＬＫ１の立ち下がりエッジに対して位相比較すべ
きと判断する。
【００３０】比較エッジ位置補正回路３２は、ＡＮＤ回
路４０からの出力パルス３をセット端子に、ＣＬＫ２Ａ
をリセット端子に入力するセット／リセットフリップフ
ロップ（以下、ＳＲ−Ｆ／Ｆと略記する）４２と、ＡＮ
Ｄ回路４１からの出力パルス４をセット端子に、ＣＬＫ
２Ｂをリセット端子に入力するＳＲ−Ｆ／Ｆ４３と、Ｓ
Ｒ−Ｆ／Ｆ４２の出力と後段のループフィルタ３６から
の出力を入力とするπ／２ＣＬＫディレイ回路４４と、
ＳＲ−Ｆ／Ｆ４３の出力と後段のループフィルタ３６か
らの出力を入力とするπ／２ＣＬＫディレイ回路４５と
を有して構成される。なお、ここで言うπ／２とは、Ｖ
ＣＯ３７で発振されるクロックの周期２πを基準とする
ものである。
【００３１】上記構成の比較エッジ位置補正回路３２
は、検出エッジ選択回路３１により出力されたパルス
と、位相比較すべきクロック（ＣＬＫ１）とのエッジの
数を等しくし、かつ、そのための処理で本来の位相差に
追加されてしまった余分な位相誤差を補正するために設
けられている。
【００３２】ＳＲ−Ｆ／Ｆ４２は、ＡＮＤ回路４０から
の出力パルス３の立ち上がりエッジで立ち上がり、ＣＬ
Ｋ２Ａの立ち上がりエッジで立ち下がるパルス５Ａを生
成する。ＳＲ−Ｆ／Ｆ４３は、ＡＮＤ回路４１からの出
力パルス４の立ち上がりエッジで立ち上がり、ＣＬＫ２
Ｂの立ち上がりエッジで立ち下がるパルス７Ａを生成す
る。π／２ＣＬＫディレイ回路４４は、ＳＲ−Ｆ／Ｆ４
２からの出力パルス５Ａの位相をπ／２遅延させたパル
ス６を生成する。π／２ＣＬＫディレイ回路４５は、Ｓ
Ｒ−Ｆ／Ｆ４３からの出力パスル７Ａの位相をπ／２遅
延させたパルス８を生成する。
【００３３】位相周波数比較器３３は、入力データのエ
ッジの位置情報を持ったパルス６と、ＳＲ−Ｆ／Ｆ４２
の反転出力端子から出力される、クロック（ＣＬＫ１）
の立ち上がりエッジの位置情報を持ったパルス５Ｂとの
位相を比較し、位相差に比例したパルス幅のＵＰパルス
９、ＤＯＷＮパルス９を生成する。
【００３４】位相周波数比較器３４は、入力データのエ
ッジの位置情報を持ったパルス８と、ＳＲ−Ｆ／Ｆ４３
の反転出力端子から出力される、クロック（ＣＬＫ１）
の立ち下がりエッジの位置情報を持ったパルス７Ｂとの
位相を比較し、位相差に比例したパルス幅のＵＰパルス
１０、ＤＯＷＮパルス１０を生成する。
【００３５】次に、上記構成のクロックリカバリ回路に
よる処理動作を、図２〜図４に示された信号出力タイミ
ング図を参照しながら説明する。なお、図２には、クロ
ック（ＣＬＫ１）の位相が入力データに対して遅れてい
る場合（最大π／２）の図１に示された各部の出力信号
が示され、図３には、クロック（ＣＬＫ１）の位相が入
力データに対して進んでいる場合（最大π／２）の各部
の出力信号が示され、図４には、クロック（ＣＬＫ１）
の位相と入力データの位相とが同期しているときの各部
の出力信号が示されている。
【００３６】シリアル入力したランダムデータに対し、
エッジ検出回路３０が、立ち上がりエッジ、立ち下がり
エッジを検出してエッジパルス（図中、データＴ）を生
成する。
【００３７】具体的には、例えば、入力したシリアル入
力ランダムデータと、このシリアル入力ランダムデータ
をディレイ回路３８で遅延させたパルスとをＥＸーＯＲ
回路３９に入力することにより、シリアル入力ランダム
データの立ち上がりエッジ、及び立ち下がりエッジを検
出する。検出されたシリアル入力ランダムデータのエッ
ジは、エッジパルス（図中、データＴ）として、後段の
検出エッジ選択回路３１に出力される。
【００３８】次に、エッジ検出回路３０により検出した
エッジパルス（図中、データＴ）を検出エッジ選択回路
３１のＡＮＤ回路４０、４１の一方の入力とし、ＣＬＫ
１の立ち上がりエッジに対して位相比較すべきか、ＣＬ
Ｋ１の立ち下がりエッジに対して位相比較すべきかを選
択する。
【００３９】ＡＮＤ回路４０は、ＣＬＫ１に対して位相
のπ／２遅れたクロック（ＣＬＫ２Ａ）をもう一方の入
力としている。また、ＡＮＤ回路４１は、ＣＬＫ１に対
して位相のπ／２進んだクロック（ＣＬＫ２Ｂ）をもう
一方の入力としている。そして、ＣＬＫ２Ａとの論理積
により出力を得ることができたエッジパルス（データ
Ｔ）のエッジ（図１中、パルス４）を、ＣＬＫ１の立ち
下がりエッジに対して位相比較すべきと判断し、また、
ＣＬＫ２Ｂとの論理積により出力を得ることができたエ
ッジパルス（データＴ）のエッジ（図１中、パルス３）
を、ＣＬＫ１の立ち上がりエッジに対して位相比較すべ
きと判断する。
【００４０】これらランダム入力データの位相情報を持
ったパルス（３、４）と、ＣＬＫ１の選択されたエッジ
との位相比較を行うのであるが、その際、位相比較を行
う２つのパルスの位相差に比例したパルス幅のパルスを
出力する位相周波数比較器３３、３４を用いた。そこ
で、比較する対象となる２つのパルスの周波数（パルス
の立ち上がりエッジの数）は同じでなければならない。
なお、位相周波数比較器を使用する理由は、位相周波数
比較器が位相比較を行う２つのパルスの位相差に比例し
たパルス幅のパルスを出力することができるからであ
り、即ち、２つのパルスの位相が同期している時には位
相差信号が出力されず、後段のチャージポンプを充放電
する電流が存在しなくなり、同期時のジッタ特性が改善
されると期待されるからである。
【００４１】そこで、比較エッジ位置補正回路３２に
て、検出エッジ選択回路３１により出力されたパルス
と、位相比較に使用するクロックとのエッジの数を等し
くすると共に、そのための処理で本来の位相差に追加さ
れてしまった余分な位相誤差を補正する。
【００４２】実際には、まず、ＳＲ−Ｆ／Ｆ４２を用い
て、選択された入力データのエッジ３と位相比較を行う
クロック（ＣＬＫ２Ａ）のエッジのみを選択し、位相比
較を行う両信号のエッジの数を等しくする。また、ＳＲ
−Ｆ／Ｆ４３を用いて、選択された入力データのエッジ
４と位相比較を行うクロック（ＣＬＫ２Ｂ）のエッジの
みを選択し、位相比較を行う両信号のエッジの数を等し
くする。
【００４３】具体的には、ＡＮＤ回路４０から出力され
たパルス３をＳＲ−Ｆ／Ｆ４２のセット入力、ＣＬＫ２
Ａをリセット入力として、図２〜図４に示されたパルス
５Ａ及び反転出力パルス５Ｂを生成する。また、パルス
４をＳＲ−Ｆ／Ｆ４３のセット入力、ＣＬＫ２Ｂをリセ
ット入力として、図２〜図４に示されたパルス７Ａ及び
反転出力パルス７Ｂを生成する。
【００４４】このパルス５Ａの立ち上がりエッジが、図
２〜図４に示されるように選択された入力データのエッ
ジの位置を表し、パルス５Ｂの立ち上がりエッジが、図
２〜図４に示されるように位相比較に使用するＣＬＫ２
Ａの立ち上がりエッジの位置を表している。また、パル
ス７Ａの立ち上がりエッジが、図２〜図４に示されるよ
うに選択された入力データのエッジの位置を表し、パル
ス７Ｂの立ち上がりエッジが、図２〜図４に示されるよ
うに位相比較に使用するＣＬＫ２Ｂの立ち上がりエッジ
の位置を表している。
【００４５】しかし、ランダムデータの選択されたエッ
ジに対し、実際に位相比較を行いたいのは、ＣＬＫ１の
立ち上がりエッジ及び立ち下がりエッジである。そこ
で、ＣＬＫ２Ａの立ち上がりエッジは、ＣＬＫ１の立ち
上がりエッジに対して位相がπ／２遅れていることに着
目し、π／２ＣＬＫディレイ回路４４にてパルス５Ａを
π／２遅延させたパルス６を生成する。このパルス６の
立ち上がりエッジは、入力データの選択されたエッジの
位相をπ／２遅らせたものであり、このパルス６の立ち
上がりエッジとパルス５Ｂの立ち上がりエッジとの位相
比較を行うことにより、選択された入力データのエッジ
とＣＬＫ１の立ち上がりエッジの位相比較を行うことが
可能となる。同様に、ＣＬＫ２Ｂの立ち上がりエッジ
は、ＣＬＫ１の立ち下がりエッジに対して位相がπ／２
遅れていることに着目し、π／２ＣＬＫディレイ回路４
５にてパルス７Ａをπ／２遅延させたパルス８を生成す
る。このパルス８の立ち上がりエッジは、入力データの
選択されたエッジの位相をπ／２遅らせたものであり、
このパルス８の立ち上がりエッジとパルス７Ｂの立ち上
がりエッジとの位相比較を行うことにより、選択された
入力データのエッジとＣＬＫ１の立ち下がりエッジの位
相比較を行うことが可能となる。
【００４６】クロック（ＣＬＫ１）の立ち上がりエッジ
の情報を持ったパルス５Ｂと、入力データのエッジの位
置情報を持ったパルス６を位相周波数比較器３３に入力
し、位相比較を行う。その結果得られたＵＰパルス、Ｄ
ＯＷＮパルスが図２〜図４に示されたＵＰ９、ＤＮ９で
ある。
【００４７】同様にして、クロックの立ち下がりエッジ
の情報を持ったパルス７Ｂと、入力データのエッジの位
置情報を持ったパルス８を位相周波数比較器３４に入力
し、位相比較を行う。その結果得られたＵＰパルス、Ｄ
ＯＷＮパルスが図２〜図４に示されたＵＰ１０、ＤＮ１
０である。
【００４８】図２に示されるようにＣＬＫ１の位相が入
力データに対して遅れている時には、この遅れに対応し
たＵＰ信号が出力され、ＤＯＷＮ信号は出力されないの
でチャージポンプを貫通する電流は存在しない。
【００４９】また、図３に示されたクロック（ＣＬＫ
１）の位相が入力データに対して進んでいる場合（最大
π／２）、図２に示された場合とは逆に、ＣＬＫ１の位
相が入力データに対し進んでいるのに対応して、ＤＯＷ
Ｎ信号（ＤＮ９，ＤＮ１０）が出力されているのが分か
る。この時、ＵＰパルス（ＵＰ９，ＵＰ１０）は全く出
力されていない。従って、チャージポンプを貫通する電
流は発生していない。
【００５０】また、図４に示されたＣＬＫ１の位相が入
力データに対して同期している場合、ＵＰ信号（ＵＰ
９，ＵＰ１０）も、ＤＯＷＮ信号（ＤＮ９，ＤＮ１０）
も全く出ていない。従ってチャージポンプを充放電する
電流がないことが分かる。
【００５１】上述した実施形態は、入力したランダムデ
ータの伝送速度ｆ［ｂｐｓ］に対し、半分の周波数ｆ／
２［Ｈｚ］のクロックでクロックリカバリが可能となる
ため、電圧制御発振器として高い発振周波数を発生させ
る必要がなく、回路的、デバイス的な負担が少なくな
る。
【００５２】また、位相差に比例したパルス幅が直接得
られる位相周波数比較器を使用できる構成としたため、
同期が取れている通常動作時にチャージポンプに余計な
貫通電流が流れず、ジッタ特性を改善させることができ
る。
【００５３】次に、図５を参照しながら、本発明に係る
第２の実施形態について説明する。図５には、本発明に
係る第２の実施形態の構成が示されている。なお、以下
の説明において、上述した第１の実施形態に用いた装置
及びパルスと同一の装置及びパルスには同一の符号を付
している。
【００５４】上述した第１の実施形態では、図１に示さ
れたエッジ検出回路２０において、入力データの立ち上
がりエッジと立ち下がりエッジを同時に発生させてい
た。そして、その後の検出エッジ選択回路３１によりエ
ッジパルスをＣＬＫ１の立ち上がりエッジと比較すべき
か、立ち下がりエッジと比較すべきかを選択していた。
しかしながら、エッジ検出回路３０は高速なシリアル入
力ランダムデータの立ち上がり、立ち下がりを同時に検
出しているので、負担が大きく、この部分で回路の動作
速度が制限される恐れがある。
【００５５】そこで、第２の実施形態では、エッジ検出
の動作をより緩和するために図５に示されたエッジ検出
及び選択回路４６を設けている。
【００５６】エッジ検出及び選択回路４６は、例えば、
図５に示されるようにシリアル入力したランダムデータ
を遅延させるディレイ回路４７と、ディレイ回路４７の
出力を反転させるインバータ４８と、ランダムデータの
出力を反転させるインバータ４９と、ランダムデータ
と、インバータ４８からの出力パルスと、ＶＣＯ３７か
らの、ＣＬＫ１に対しπ／２位相の進んだＣＬＫ２Ｂと
を入力とするＡＮＤ回路５０と、ランダムデータと、イ
ンバータ４８からの出力パルスと、ＶＣＯ３７からの、
ＣＬＫ１に対しπ／２位相の遅れたＣＬＫ２Ａとを入力
とするＡＮＤ回路５１と、インバータ４９からの出力パ
ルスと、ディレイ回路４７の出力パルスと、ＶＣＯ３７
からのＣＬＫ２Ｂとを入力とするＡＮＤ回路５２と、イ
ンバータ４９からの出力パルスと、ディレイ回路４７の
出力パルスと、ＶＣＯ３７からのＣＬＫ２Ａとを入力と
するＡＮＤ回路５３と、ＡＮＤ回路５０の出力パルスと
ＡＮＤ回路５２の出力パルスとを入力とするＯＲ回路５
４と、ＡＮＤ回路５１の出力パルスとＡＮＤ回路５３の
出力パルスとを入力とするＯＲ回路５５とを有して構成
される。
【００５７】ＡＮＤ回路５０及びＡＮＤ回路５１は、入
力したランダムデータと、ディレイ回路４７で遅延を取
ったパルスの出力を反転させたパルスとの論理積を取っ
ているので、ランダムデータの立ち上がりエッジを検出
している。ＡＮＤ回路５２及びＡＮＤ回路５３は、入力
したランダムデータの出力を反転したパルスと、ディレ
イ回路４７で遅延を取ったパルスとの論理積を取ってい
るので、ランダムデータの立ち下がりエッジを検出して
いる。また、ＡＮＤ回路５０とＡＮＤ回路５２には、Ｃ
ＬＫ２Ｂが入力されているので、ＣＬＫ１の立ち上がり
エッジに対して位相比較を行う入力データのエッジを検
出する。また、ＡＮＤ回路５１とＡＮＤ回路５３には、
ＣＬＫ２Ａが入力されているので、ＣＬＫ１の立ち下が
りエッジに対して位相比較を行う入力データのエッジを
検出する。
【００５８】このような構成とすることにより、シリア
ル入力ランダムデータの立ち上がりエッジを検出する系
（図５に示されたａ，ｃ）と、立ち下がりエッジを検出
する系（図５に示されたｂ，ｄ）とに分離することがで
き、回路動作をおよそ半分近くに軽減し、第１の実施形
態では制限されていた動作速度を２倍近くに改善するこ
とができる。
【００５９】次に、図６及び図７を参照しながら、本発
明に係る第３の実施形態について説明する。図６には、
本発明に係る第３の実施形態の構成が示され、図７に
は、図６に示された第３の実施形態の各部から出力され
るパルスの出力タイミングが示されている。なお、以下
の説明において、上述した第１の実施形態に用いた装置
及びパルスと同一の装置及びパルスには同一の符号を付
している。
【００６０】本発明に係る第３の実施形態は、図６に示
されるように、エッジ検出回路３０と、検出エッジ選択
回路５６と、比較エッジ位置補正回路５７と、位相周波
数比較器８２、８３、８４、８５、８６、８７、８８、
８９と、チャージポンプ３５と、ループフィルタ３６
と、ＶＣＯ９０とを有して構成される。ＶＣＯ９０は、
シリアル入力ランダムデータの伝送速度の１／８の周波
数、ｆ／８［Ｈｚ］近辺で発振する。また、ＶＣＯ９０
は、各々π／４ずつ位相のずれた８相の基準クロック
（ＣＬＫ１１，ＣＬＫ１２，ＣＬＫ１３，ＣＬＫ１４，
ＣＬＫ１５，ＣＬＫ１６，ＣＬＫ１７，ＣＬＫ１８）
と、この基準クロックに対して各々π／８ずつ位相のず
れたクロックパルス（ＣＬＫ１１Ａ，ＣＬＫ１２Ａ，Ｃ
ＬＫ１３Ａ，ＣＬＫ１４Ａ，ＣＬＫ１５Ａ，ＣＬＫ１６
Ａ，ＣＬＫ１７Ａ，ＣＬＫ１８Ａ）とからなる１６相の
クロックを供給する。これらのクロックを使用してエッ
ジ検出、並びに検出エッジ選択を行う。なお、ここで言
うπ／４、あるいはπ／８の位相は、ＶＣＯ９０により
発振されるクロックの一周期２πを基準としたものであ
る。
【００６１】検出エッジ選択回路５６は、エッジ検出回
路３０により検出されたエッジパルスと、基準クロック
（ＣＬＫ１５）に対して位相のπ／８遅れたＣＬＫ１５
Ａと、基準クロック（ＣＬＫ１８）に対して位相のπ／
８遅れたＣＬＫ１８Ａとの論理積を取るＡＮＤ回路５８
と、エッジパルスと、基準クロック（ＣＬＫ１１）に対
して位相のπ／８遅れたＣＬＫ１１Ａと、基準クロック
（ＣＬＫ１６）に対して位相のπ／８遅れたＣＬＫ１６
Ａとの論理積を取るＡＮＤ回路５９と、エッジパルス
と、基準クロック（ＣＬＫ１２）に対して位相のπ／８
遅れたＣＬＫ１２Ａと、基準クロック（ＣＬＫ１７）に
対して位相のπ／８遅れたＣＬＫ１７Ａとの論理積を取
るＡＮＤ回路６０と、エッジパルスと、基準クロック
（ＣＬＫ１３）に対して位相のπ／８遅れたＣＬＫ１３
Ａと、基準クロック（ＣＬＫ１８）に対して位相のπ／
８遅れたＣＬＫ１８Ａとの論理積を取るＡＮＤ回路６１
と、エッジパルスと、基準クロック（ＣＬＫ１４）に対
して位相のπ／８遅れたＣＬＫ１４Ａと、基準クロック
（ＣＬＫ１１）に対して位相のπ／８遅れたＣＬＫ１１
Ａとの論理積を取るＡＮＤ回路６２と、エッジパルス
と、基準クロック（ＣＬＫ１５）に対して位相のπ／８
遅れたＣＬＫ１５Ａと、基準クロック（ＣＬＫ１２）に
対して位相のπ／８遅れたＣＬＫ１２Ａとの論理積を取
るＡＮＤ回路６３と、エッジパルスと、基準クロック
（ＣＬＫ１６）に対して位相のπ／８遅れたＣＬＫ１６
Ａと、基準クロック（ＣＬＫ１３）に対して位相のπ／
８遅れたＣＬＫ１３Ａとの論理積を取るＡＮＤ回路６４
と、エッジパルスと、基準クロック（ＣＬＫ１７）に対
して位相のπ／８遅れたＣＬＫ１７Ａと、基準クロック
（ＣＬＫ１４）に対して位相のπ／８遅れたＣＬＫ１４
Ａとの論理積を取るＡＮＤ回路６５とを有して構成され
る。
【００６２】比較エッジ位置補正回路５７は、ＳＲ−Ｆ
／Ｆ６６，６７，６８，６９，７０，７１，７２，７３
と、π／８ＣＬＫディレイ回路７４，７５，７６，７
７，７８，７９，８０，８１とからなる。
【００６３】ＳＲ−Ｆ／Ｆ６６は、ＡＮＤ回路５８から
の出力パルスをセット入力、ＣＬＫ１１Ａをリセット入
力とする。ＳＲ−Ｆ／Ｆ６７は、ＡＮＤ回路５９からの
出力パルスをセット入力、ＣＬＫ１２Ａをリセット入力
とする。ＳＲ−Ｆ／Ｆ６８は、ＡＮＤ回路６０からの出
力パルスをセット入力、ＣＬＫ１３Ａをリセット入力と
する。ＳＲ−Ｆ／Ｆ６９は、ＡＮＤ回路６１からの出力
パルスをセット入力、ＣＬＫ１４Ａをリセット入力とす
る。ＳＲ−Ｆ／Ｆ７０は、ＡＮＤ回路６２からの出力パ
ルスをセット入力、ＣＬＫ１５Ａをリセット入力とす
る。ＳＲ−Ｆ／Ｆ７１は、ＡＮＤ回路６３からの出力パ
ルスをセット入力、ＣＬＫ１６Ａをリセット入力とす
る。ＳＲ−Ｆ／Ｆ７２は、ＡＮＤ回路６４からの出力パ
ルスをセット入力、ＣＬＫ１７Ａをリセット入力とす
る。ＳＲ−Ｆ／Ｆ７３は、ＡＮＤ回路６５からの出力パ
ルスをセット入力、ＣＬＫ１８Ａをリセット入力とす
る。
【００６４】π／８ＣＬＫディレイ回路７４は、ローパ
スフィルタ３６からの出力と、ＳＲ−Ｆ／Ｆ６６の出力
とを入力し、ＳＲ−Ｆ／Ｆ６６の出力パルスをπ／８遅
延させる。π／８ＣＬＫディレイ回路７５は、ローパス
フィルタ３６からの出力と、ＳＲ−Ｆ／Ｆ６７の出力と
を入力し、ＳＲ−Ｆ／Ｆ６７の出力パルスをπ／８遅延
させる。π／８ＣＬＫディレイ回路７６は、ローパスフ
ィルタ３６からの出力と、ＳＲ−Ｆ／Ｆ６８の出力とを
入力し、ＳＲ−Ｆ／Ｆ６８の出力パルスをπ／８遅延さ
せる。π／８ＣＬＫディレイ回路７７は、ローパスフィ
ルタ３６からの出力と、ＳＲ−Ｆ／Ｆ６９の出力とを入
力し、ＳＲ−Ｆ／Ｆ６９の出力パルスをπ／８遅延させ
る。π／８ＣＬＫディレイ回路７８は、ローパスフィル
タ３６からの出力と、ＳＲ−Ｆ／Ｆ７０の出力とを入力
し、ＳＲ−Ｆ／Ｆ７０の出力パルスをπ／８遅延させ
る。π／８ＣＬＫディレイ回路７９は、ローパスフィル
タ３６からの出力と、ＳＲ−Ｆ／Ｆ７１の出力とを入力
し、ＳＲ−Ｆ／Ｆ７１の出力パルスをπ／８遅延させ
る。π／８ＣＬＫディレイ回路８０は、ローパスフィル
タ３６からの出力と、ＳＲ−Ｆ／Ｆ７２の出力とを入力
し、ＳＲ−Ｆ／Ｆ７２の出力パルスをπ／８遅延させ
る。π／８ＣＬＫディレイ回路８１は、ローパスフィル
タ３６からの出力と、ＳＲ−Ｆ／Ｆ７３の出力とを入力
し、ＳＲ−Ｆ／Ｆ７３の出力パルスをπ／８遅延させ
る。
【００６５】位相周波数比較器８２は、π／８クロック
ディレイ回路７４によりＳＲ−Ｆ／Ｆ６６の出力をπ／
８遅延させたパルスと、ＳＲ−Ｆ／Ｆ６６の反転出力パ
ルスとの位相を比較する。位相周波数比較器８３は、π
／８クロックディレイ回路７５によりＳＲ−Ｆ／Ｆ６７
の出力をπ／８遅延させたパルスと、ＳＲ−Ｆ／Ｆ６７
の反転出力パルスとの位相を比較する。位相周波数比較
器８４は、π／８クロックディレイ回路７６によりＳＲ
−Ｆ／Ｆ６８の出力をπ／８遅延させたパルスと、ＳＲ
−Ｆ／Ｆ６８の反転出力パルスとの位相を比較する。位
相周波数比較器８５は、π／８クロックディレイ回路７
７によりＳＲ−Ｆ／Ｆ６９の出力をπ／８遅延させたパ
ルスと、ＳＲ−Ｆ／Ｆ６９の反転出力パルスとの位相を
比較する。位相周波数比較器８６は、π／８クロックデ
ィレイ回路７８によりＳＲ−Ｆ／Ｆ７０の出力をπ／８
遅延させたパルスと、ＳＲ−Ｆ／Ｆ７０の反転出力パル
スとの位相を比較する。位相周波数比較器８７は、π／
８クロックディレイ回路７９によりＳＲ−Ｆ／Ｆ７１の
出力をπ／８遅延させたパルスと、ＳＲ−Ｆ／Ｆ７１の
反転出力パルスとの位相を比較する。位相周波数比較器
８８は、π／８クロックディレイ回路８０によりＳＲ−
Ｆ／Ｆ７２の出力をπ／８遅延させたパルスと、ＳＲ−
Ｆ／Ｆ７２の反転出力パルスとの位相を比較する。位相
周波数比較器８９は、π／８クロックディレイ回路８１
によりＳＲ−Ｆ／Ｆ７３の出力をπ／８遅延させたパル
スと、ＳＲ−Ｆ／Ｆ７３の反転出力パルスとの位相を比
較する。
【００６６】上記構成の第３の実施形態による処理動作
を、図７に示されたパルス出力タイミング図を参照しな
がら説明する。
【００６７】検出エッジ選択回路５６は、エッジ検出回
路３０により検出したエッジパルスが、ＶＣＯ９０から
の各々８相の基準クロック（図中、ＣＬＫ１１，ＣＬＫ
１２，ＣＬＫ１３，ＣＬＫ１４，ＣＬＫ１５，ＣＬＫ１
６，ＣＬＫ１７，ＣＬＫ１８）のどのエッジと位相比較
するべきかを、各々８相のクロックに対し、π／８位相
の進んだクロック（図中、ＣＬＫ１８Ａ，ＣＬＫ１１
Ａ，ＣＬＫ１２Ａ，ＣＬＫ１３Ａ，ＣＬＫ１４Ａ，ＣＬ
Ｋ１５Ａ，ＣＬＫ１６Ａ，ＣＬＫ１７Ａ）、並びにπ／
８位相の遅れたクロック（図中、ＣＬＫ１１Ａ，ＣＬＫ
１２Ａ，ＣＬＫ１３Ａ，ＣＬＫ１４Ａ，ＣＬＫ１５Ａ，
ＣＬＫ１６Ａ，ＣＬＫ１７Ａ，ＣＬＫ１８Ａ）を用いて
それぞれ判別する。
【００６８】エッジ検出回路３０により入力データの立
ち上がりエッジ、立ち下がりエッジを検出し、エッジパ
ルスを生成する（図中、信号データＴ）のは、第１実施
形態と同様である。
【００６９】第３の実施形態では、例えば、図７中、左
上部に示されたように、入力データの立ち上がりエッジ
に対し、ＣＬＫ１の立ち上がりエッジが位相遅れ（π／
８以下）を生じている箇所では、まず、入力データのエ
ッジを検出したエッジパルス“データＴ”の中から、Ｃ
ＬＫ１８Ａ、ＣＬＫ１５Ａとを用い、これらの３つのパ
ルスの論理積を取ることにより、ＣＬＫ１の立ち上がり
エッジと位相比較されるべきと判定されたパルスが生じ
る（図中、２０）。なお、ＣＬＫ１８Ａと、ＣＬＫ１５
Ａとをエッジ検出に用いたのは、ＣＬＫ１８ＡとＣＬＫ
１５Ａとの位相差がデータの１ビット分の幅に相当する
からであり、図７に示されるように、ＣＬＫ１８Ａの立
ち上がりエッジと、ＣＬＫ１５Ａの立ち下がりエッジと
の間に、ＣＬＫ１１の立ち上がりエッジが納まるからで
あり、エッジ検出回路３０により検出されたパルス列の
うち、ＣＬＫ１１の立ち上がりエッジと位相比較すべき
パルスがこの間に納まるからである。
【００７０】そして、ＡＮＤ回路５８から出力されたパ
ルス２０をＳＲ−Ｆ／Ｆ６６のセット入力、ＣＬＫ１１
Ａをリセット入力として、図６及び図７に示されたパル
ス２１Ａ及び反転出力パルス２１Ｂとを生成する。この
処理により入力データの選択されたエッジの数と、位相
比較を行うクロック１１Ａのエッジの数とが等しくな
る。
【００７１】このＳＲ−Ｆ／Ｆ６６から出力されるパル
ス２１Ａの立ち上がりエッジが、図７に示されるように
ランダムデータの選択されたエッジの位置を表し、パル
ス２１Ｂの立ち上がりエッジが、位相比較に使用するＣ
ＬＫ１１Ａの立ち上がりエッジの位置を表している。
【００７２】しかし、ランダムデータの選択されたエッ
ジに対し、実際に位相比較を行いたいのは、ＣＬＫ１１
の立ち上がりエッジである。そこで、ＣＬＫ１１Ａの立
ち上がりエッジは、ＣＬＫ１１の立ち上がりエッジに対
して位相がπ／８遅れていることに着目し、π／８ＣＬ
Ｋディレイ回路７４にてパルス２１Ａをπ／８遅延させ
たパルス２２を生成する。このパルス２２の立ち上がり
エッジは、入力データの選択されたエッジの位相をπ／
８遅らせたものであり、このパルス２２の立ち上がりエ
ッジとパルス２１Ｂの立ち上がりエッジとの位相比較を
行うことにより、選択された入力データのエッジとＣＬ
Ｋ１１の立ち上がりエッジの位相比較を行うことが可能
となる。
【００７３】クロックの立ち上がりエッジの情報を持っ
たパルス２１Ｂと、入力データのエッジの位置情報を持
ったパルス２２を、位相周波数比較器８２に入力し、位
相比較を行う。その結果得られるＵＰパルス、ＤＯＷＮ
パルスが、それぞれ図７に示されたＵＰ２３Ａ，ＤＮ２
３Ｂである。
【００７４】以下同様にして、入力データの各々のエッ
ジに対応したエッジパルス“データＴ”に対して、検出
エッジの選択、比較エッジ位置の補正が行われる。な
お、図６に示された実施形態では、ＣＬＫ１２との位相
比較を行うエッジパルスのエッジの選択には、ＣＬＫ１
１ＡとＣＬＫ１６Ａが用いられ、ＣＬＫ１３との位相比
較を行うエッジパルスのエッジの選択には、ＣＬＫ１２
ＡとＣＬＫ１７Ａが用いられ、ＣＬＫ１４との位相比較
を行うエッジパルスのエッジの選択には、ＣＬＫ１３Ａ
とＣＬＫ１８Ａが用いられ、ＣＬＫ１５との位相比較を
行うエッジパルスのエッジの選択には、ＣＬＫ１３Ａと
ＣＬＫ１８Ａが用いられ、ＣＬＫ１６との位相比較を行
うエッジパルスのエッジの選択には、ＣＬＫ１２ＡとＣ
ＬＫ１５Ａが用いられ、ＣＬＫ１７との位相比較を行う
エッジパルスのエッジの選択には、ＣＬＫ１３ＡとＣＬ
Ｋ１６Ａが用いられ、ＣＬＫ１８との位相比較を行うエ
ッジパルスのエッジの選択には、ＣＬＫ１４ＡとＣＬＫ
１７Ａが用いられる。
【００７５】上述のようにＶＣＯからの各々８相の基準
クロック（図中、ＣＬＫ１１、ＣＬＫ１２、ＣＬＫ１
３、ＣＬＫ１４、ＣＬＫ１５、ＣＬＫ１６、ＣＬＫ１
７、ＣＬＫ１８）に対し、π／８位相の進んだクロック
（ＣＬＫ１８Ａ，ＣＬＫ１１Ａ，ＣＬＫ１２Ａ，ＣＬＫ
１３Ａ，ＣＬＫ１４Ａ，ＣＬＫ１５Ａ，ＣＬＫ１６Ａ，
ＣＬＫ１７Ａ）と、π／８位相の遅れたクロック（ＣＬ
Ｋ１１Ａ，ＣＬＫ１２Ａ，ＣＬＫ１３Ａ，ＣＬＫ１４
Ａ，ＣＬＫ１５Ａ，ＣＬＫ１６Ａ，ＣＬＫ１７Ａ、ＣＬ
Ｋ１８Ａ）とを用いて、ＶＣＯからの各々８相の基準ク
ロックと検出したエッジパルスのエッジとの位相比較を
行うので、入力データの伝送速度、ｆ［ｂｐｓ］に対
し、１／８の周波数、ｆ／８のクロックでクロックリカ
バリが可能となる。
【００７６】また、上述した第１の実施形態及び第２の
実施形態と同様にチャージポンプを流れる貫通電流を
（原理的に）０に抑えられるため、クロックリカバリ同
期時のジッタ特性を改善することができる。
【００７７】
【発明の効果】以上の説明より明らかなように本発明
は、入力データの伝送レートの１／ｎの周波数でクロッ
クリカバリを可能とするクロックリカバリ回路を実現し
たため、電圧制御発振器の発振周波数に制限されない、
高速なクロックリカバリ回路を得ることができる。
【００７８】また、入力データに対し、伝送レートの１
／ｎの周波数クロックを用いても位相比較可能な位相周
波数比較器を構成要素としたため、クロックリカバリ回
路が同期した時に、チャージポンプを流れる貫通電流を
０に抑えることが可能となり、クロックリカバリ回路が
同期している時のジッタ特性を改善することができる。
【図面の簡単な説明】
【図１】本発明に係る第１の実施形態の構成を表すブロ
ック図である。
【図２】図１に示された各部の信号出力タイミングを表
す図である。
【図３】図１に示された各部の信号出力タイミングを表
す図である。
【図４】図１に示された各部の信号出力タイミングを表
す図である。
【図５】本発明に係る第２の実施形態の構成を表すブロ
ック図である。
【図６】本発明に係る第３の実施形態の構成を表すブロ
ック図である。
【図７】図６に示された各部の信号出力タイミングを表
す図である。
【図８】従来のクロックリカバリ回路の構成を表すブロ
ック図である。
【図９】図８に示されたクロックリカバリ回路に用いら
れるホッジ型の位相比較器の構成と、その各部の信号出
力タイミングを表す図である。
【符号の説明】
３０ エッジ検出回路 ３１ 検出エッジ選択回路 ３２ 比較エッジ位置補正回路 ３３ 位相周波数比較器 ３４ 位相周波数比較器 ３５ チャージポンプ ３６ ローパスフィルタ ３７ 電圧制御発振器 ４６ エッジ検出及び選択回路 ５６ 検出エッジ選択回路 ５７ 比較エッジ位置補正回路 ９０ 電圧制御発振器

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 入力したｆ［ｂｐｓ］の伝送速度を持つ
    ランダムデータに対してｆ／２［Ｈｚ］近辺の周波数と
    なるように制御された基準クロックを発生すると共に、
    該基準クロックに対して位相の異なる複数のクロックパ
    ルス列を発生する多相クロック発生手段と、 前記ランダムデータの立ち上がりエッジ、及び立ち下が
    りエッジを検出するエッジ検出手段と、 検出された前記ランダムデータのエッジを、前記基準ク
    ロックの立ち上がりエッジと位相比較を行うべきか、立
    ち下がりエッジと位相比較を行うべきかを選択し、立ち
    上がりエッジに対して位相比較を行うべきと判断された
    エッジに同期した第１のエッジパルスと、立ち下がりエ
    ッジに対して位相比較を行うべきと判断されたエッジに
    同期した第２のエッジパルスとを出力する検出エッジ選
    択手段と、 前記基準クロックの立ち上がりエッジとの位相比較の際
    に使用する第１のクロックパルスのエッジのうち、前記
    第１のエッジパルスとの位相比較を行うエッジのみを選
    択することにより前記第１のクロックパルスの周波数が
    前記第１のエッジパルスの周波数と等しくなるように変
    換すると共に、前記第１のエッジパルスのエッジを、前
    記基準クロックと前記第１のクロックパルスの位相差分
    遅延させる第１の比較エッジ位置補正手段と、 前記基準クロックの立ち下がりエッジとの位相比較の際
    に使用する第２のクロックパルスのエッジのうち、前記
    第２のエッジパルスとの位相比較を行うエッジのみを選
    択することにより前記第２のクロックパルスの周波数が
    前記第２のエッジパルスの周波数と等しくなるように変
    換すると共に、前記第２のエッジパルスのエッジを、前
    記基準クロックと前記第２のクロックパルスの位相差分
    遅延させる第２の比較エッジ位置補正手段と、 前記第１の比較エッジ位置補正手段から出力される、前
    記第１のエッジパルスの周波数と等しい周波数の前記第
    １のクロックパルスと、前記位相差分遅延させた前記第
    １のエッジパルスとの位相を比較し、両パルスの位相差
    に比例したパルス幅のパルスを出力する第１の位相周波
    数比較手段と、 前記第２の比較エッジ位置補正手段から出力される、前
    記第２のエッジパルスの周波数と等しい周波数の前記第
    ２のクロックパルスと、前記位相差分遅延させた前記第
    ２のエッジパルスとの位相を比較し、両パルスの位相差
    に比例したパルス幅のパルスを出力する第２の位相周波
    数比較手段と、 を有することを特徴とするクロックリカバリ回路。
  2. 【請求項２】 前記基準クロックに対して位相の異なる
    複数のクロックパルス列は、該基準クロックに対してπ
    ／２位相の遅れた第１のクロックと、該基準クロックに
    対してπ／２位相の進んだ第２のクロックとからなり、 前記エッジ検出手段は、 入力したランダムデータの位相を遅延させる遅延回路
    と、 前記ランダムデータと前記遅延回路により遅延を取った
    パルスとを入力とする排他的論理和回路とを有し、 前記検出エッジ選択手段は、 前記排他的論理和回路より出力される前記ランダムデー
    タの立ち上がりエッジ、及び立ち下がりエッジに同期し
    た変化点パルスと、前記第２のクロックとを入力とする
    第１の論理積回路と、 前記排他的論理和回路より出力される前記ランダムデー
    タの立ち上がりエッジ、及び立ち下がりエッジに同期し
    た前記変化点パルスと、前記第１のクロックとを入力と
    する第２の論理積回路とを有し、 前記第１の比較エッジ位置補正手段は、 前記第１の論理積回路の出力パルスをセット入力、前記
    第１のクロックをリセット入力とする第１のセット・リ
    セットフリップフロップと、 前記第１のセット・リセットフリップフロップの出力パ
    ルスをπ／２遅延させる第１の遅延回路とを有し、 前記第２の比較エッジ位置補正手段は、 前記第２の論理積回路の出力パルスをセット入力、前記
    第２のクロックをリセット入力とする第２のセット・リ
    セットフリップフロップと、 前記第２のセット・リセットフリップフロップの出力パ
    ルスをπ／２遅延させる第２の遅延回路とを有し、 前記第１の位相周波数比較手段は、前記第１の遅延回路
    の出力パルスと、前記第１のセット・リセットフリップ
    フロップからの反転出力パルスとの位相比較を行い、 前記第２の位相周波数比較手段は、前記第２の遅延回路
    の出力パルスと、前記第２のセット・リセットフリップ
    フロップからの反転出力パルスとの位相比較を行うこと
    を特徴とする請求項１記載のクロックリカバリ回路。
  3. 【請求項３】 前記基準クロックに対して位相の異なる
    複数のクロックパルス列は、該基準クロックに対してπ
    ／２位相の遅れた第１のクロックと、該基準クロックに
    対してπ／２位相の進んだ第２のクロックとからなり、 前記エッジ検出手段及び検出エッジ選択手段は、 入力したランダムデータと、前記ランダムデータを遅延
    させたパルスの出力を反転させたパルスと、前記第２の
    クロックとを入力とする第１の論理積回路と、 前記入力したランダムデータと、前記ランダムデータを
    遅延させたパルスの出力を反転させたパルスと、前記第
    １のクロックとを入力とする第２の論理積回路と、 前記入力したランダムデータの出力を反転させたパルス
    と、前記ランダムデータを遅延させたパルスと、前記第
    ２のクロックとを入力とする第３の論理積回路と、 前記入力したランダムデータの出力を反転させたパルス
    と、前記ランダムデータを遅延させたパルスと、前記第
    １のクロックとを入力とする第４の論理積回路と、 前記第１の論理積回路の出力と前記第３の論理積回路の
    出力とを入力とする第１の論理和回路と、 前記第２の論理積回路の出力と前記第４の論理積回路の
    出力とを入力とする第２の論理和回路とを有し、 前記第１の比較エッジ位置補正手段は、 前記第２の論理和回路の出力パルスをセット入力、前記
    第１のクロックをリセット入力とする第１のセット・リ
    セットフリップフロップと、 前記第１のセット・リセットフリップフロップの出力パ
    ルスをπ／２遅延させる第１の遅延回路とを有し、 前記第２の比較エッジ位置補正手段は、 前記第１の論理和回路の出力パルスをセット入力、前記
    第２のクロックをリセット入力とする第２のセット・リ
    セットフリップフロップと、 前記第２のセット・リセットフリップフロップの出力パ
    ルスをπ／２遅延させる第２の遅延回路とを有し、 前記第１の位相周波数比較手段は、前記第１の遅延回路
    の出力パルスと、前記第１のセット・リセットフリップ
    フロップの反転出力パルスとの位相比較を行い、 前記第２の位相周波数比較手段は、前記第２の遅延回路
    の出力パルスと、前記第２のセット・リセットフリップ
    フロップの反転出力パルスとの位相比較を行うことを特
    徴とする請求項１記載のクロックリカバリ回路。
  4. 【請求項４】 入力したｆ［ｂｐｓ］の伝送速度を持つ
    ランダムデータに対してｆ／ｎ（ｎは任意の自然数）
    ［Ｈｚ］近辺の周波数となるように制御された、それぞ
    れ位相の連続的に異なる複数の基準クロックを発生する
    と共に、該基準クロックに対して、それぞれの位相が所
    定分遅延した複数のクロックパルス列を発生する多相ク
    ロック発生手段と、 前記ランダムデータの立ち上がりエッジ、及び立ち下が
    りエッジを検出し、前記エッジに同期した変化点パルス
    を生成するエッジ検出手段と、 前記エッジ検出手段により検出された前記ランダムデー
    タのエッジを、前記多相クロック発生手段からのどの基
    準クロックと位相比較するべきかを選択し、基準クロッ
    ク毎に、選択されたランダムデータのエッジに同期した
    エッジパルスを出力するエッジ選択手段と、 基準クロック毎に生成されたエッジパルスとの位相比較
    に使用する、基準クロック毎に設定されたクロックパル
    スのエッジのうち、前記エッジパルスとの位相比較に用
    いるエッジのみを選択することにより、前記クロックパ
    ルスの周波数と前記エッジパルスの周波数とが等しくな
    るように変換すると共に、前記エッジパルスのエッジ
    を、前記基準クロックと、その基準クロック毎に設定さ
    れた前記クロックパルスとの位相差分遅延させる比較エ
    ッジ位置補正手段と、 前記比較エッジ位置補正手段から出力される、前記エッ
    ジパルスの周波数と等しい周波数の前記クロックパルス
    と、前記位相差分遅延させた前記エッジパルスとの位相
    を比較し、両パルスの位相差に比例したパルス幅のパル
    スを出力する位相周波数比較手段と、 を有することを特徴とするクロックリカバリ回路。
  5. 【請求項５】 前記基準クロックは、各々π／４ずつ位
    相のずれた８相のクロックからなり、前記クロックパル
    スは、各基準クロックに対して位相のπ／８ずつ遅れた
    ８相のクロックからなり、 前記変化点パルスと、第１の基準クロックから位相がπ
    遅れた第５の基準クロックに対して、位相がπ／８遅れ
    た第５のクロックパルスと、前記第１の基準クロックか
    ら位相が７π／４遅れた第８の基準クロックに対して、
    位相がπ／８遅れた第８のクロックパルスとの論理積を
    取る第１の論理積回路と、 前記変化点パルスと、前記第１の基準クロックに対して
    位相がπ／８遅れた第１のクロックパルスと、前記第１
    の基準クロックから位相が５π／４遅れた第６の基準ク
    ロックに対して、位相がπ／８遅れた第６のクロックパ
    ルスとの論理積を取る第２の論理積回路と、 前記変化点パルスと、前記第１の基準クロックから位相
    がπ／４遅れた第２の基準クロックに対して、位相がπ
    ／８遅れた第２のクロックパルスと、前記第１の基準ク
    ロックから位相が３π／２遅れた第７の基準クロックに
    対して、位相がπ／８遅れた第７のクロックパルスとの
    論理積を取る第３の論理積回路と、 前記変化点パルスと、前記第１の基準クロックから位相
    がπ／２遅れた第３の基準クロックに対して、位相がπ
    ／８遅れた第３のクロックパルスと、前記第１の基準ク
    ロックから位相が７π／４遅れた前記第８の基準クロッ
    クに対して、位相がπ／８遅れた前記第８のクロックパ
    ルスとの論理積を取る第４の論理積回路と、 前記変化点パルスと、前記第１の基準クロックから位相
    が３π／４遅れた第４の基準クロックに対して、位相が
    π／８遅れた第４のクロックパルスと、前記第１の基準
    クロックに対して位相がπ／８遅れた前記第１のクロッ
    クパルスとの論理積を取る第５の論理積回路と、 前記変化点パルスと、前記第１の基準クロックから位相
    がπ遅れた前記第５の基準クロックに対して、位相がπ
    ／８遅れた前記第５のクロックパルスと、前記第１の基
    準クロックから位相がπ／４遅れた前記第２の基準クロ
    ックに対して、位相がπ／８遅れた前記第２のクロック
    パルスとの論理積を取る第６の論理積回路と、 前記変化点パルスと、前記第１の基準クロックから位相
    が５π／４遅れた前記第６の基準クロックに対して、位
    相がπ／８遅れた前記第６のクロックパルスと、前記第
    １の基準クロックから位相がπ／２遅れた前記第３の基
    準クロックに対して、位相がπ／８遅れた前記第３のク
    ロックパルスとの論理積を取る前記第７の論理積回路
    と、 前記変化点パルスと、前記第１の基準クロックから位相
    が３π／２遅れた前記第７の基準クロックに対して、位
    相がπ／８遅れた前記第７のクロックパルスと、前記第
    １の基準クロックから位相が３π／４遅れた前記第４の
    基準クロックに対して、位相がπ／８遅れた前記第４の
    クロックパルスとの論理積を取る第８の論理積回路と、 前記第１の論理積回路の出力をセット入力、前記第１の
    クロックパルスをリセット入力とする第１のセット・リ
    セットフリップフロップと、 前記第２の論理積回路の出力をセット入力、前記第２の
    クロックパルスをリセット入力とする第２のセット・リ
    セットフリップフロップと、 前記第３の論理積回路の出力をセット入力、前記第３の
    クロックパルスをリセット入力とする第３のセット・リ
    セットフリップフロップと、 前記第４の論理積回路の出力をセット入力、前記第４の
    クロックパルスをリセット入力とする第４のセット・リ
    セットフリップフロップと、 前記第５の論理積回路の出力をセット入力、前記第５の
    クロックパルスをリセット入力とする第５のセット・リ
    セットフリップフロップと、 前記第６の論理積回路の出力をセット入力、前記第６の
    クロックパルスをリセット入力とする第６のセット・リ
    セットフリップフロップと、 前記第７の論理積回路の出力をセット入力、前記第７の
    クロックパルスをリセット入力とする第７のセット・リ
    セットフリップフロップと、 前記第８の論理積回路の出力をセット入力、前記第８の
    クロックパルスをリセット入力とする第８のセット・リ
    セットフリップフロップと、 前記第１のセット・リセットフリップフロップの出力を
    π／８遅延させる第１の遅延回路と、 前記第２のセット・リセットフリップフロップの出力を
    π／８遅延させる第２の遅延回路と、 前記第３のセット・リセットフリップフロップの出力を
    π／８遅延させる第３の遅延回路と、 前記第４のセット・リセットフリップフロップの出力を
    π／８遅延させる第４の遅延回路と、 前記第５のセット・リセットフリップフロップの出力を
    π／８遅延させる第５の遅延回路と、 前記第６のセット・リセットフリップフロップの出力を
    π／８遅延させる第６の遅延回路と、 前記第７のセット・リセットフリップフロップの出力を
    π／８遅延させる第７の遅延回路と、 前記第８のセット・リセットフリップフロップの出力を
    π／８遅延させる第８の遅延回路と、 前記第１の遅延回路の出力パルスと、前記第１のセット
    ・リセットフリップフロップの反転出力パルスとの位相
    を比較し、両パルスの位相差に比例したパルス幅のパル
    スを出力する第１の位相周波数比較回路と、 前記第２の遅延回路の出力パルスと、前記第２のセット
    ・リセットフリップフロップの反転出力パルスとの位相
    を比較し、両パルスの位相差に比例したパルス幅のパル
    スを出力する第２の位相周波数比較回路と、 前記第３の遅延回路の出力パルスと、前記第３のセット
    ・リセットフリップフロップの反転出力パルスとの位相
    を比較し、両パルスの位相差に比例したパルス幅のパル
    スを出力する第３の位相周波数比較回路と、 前記第４の遅延回路の出力パルスと、前記第４のセット
    ・リセットフリップフロップの反転出力パルスとの位相
    を比較し、両パルスの位相差に比例したパルス幅のパル
    スを出力する第４の位相周波数比較回路と、 前記第５の遅延回路の出力パルスと、前記第５のセット
    ・リセットフリップフロップの反転出力パルスとの位相
    を比較し、両パルスの位相差に比例したパルス幅のパル
    スを出力する第５の位相周波数比較回路と、 前記第６の遅延回路の出力パルスと、前記第６のセット
    ・リセットフリップフロップの反転出力パルスとの位相
    を比較し、両パルスの位相差に比例したパルス幅のパル
    スを出力する第６の位相周波数比較回路と、 前記第７の遅延回路の出力パルスと、前記第７のセット
    ・リセットフリップフロップの反転出力パルスとの位相
    を比較し、両パルスの位相差に比例したパルス幅のパル
    スを出力する第７の位相周波数比較回路と、 前記第８の遅延回路の出力パルスと、前記第８のセット
    ・リセットフリップフロップの反転出力パルスとの位相
    を比較し、両パルスの位相差に比例したパルス幅のパル
    スを出力する第８の位相周波数比較回路と、 を有することを特徴とする請求項４記載のクロックリカ
    バリ回路。
  6. 【請求項６】 入力したｆ［ｂｐｓ］の伝送速度を持つ
    ランダムデータに対してｆ／２［Ｈｚ］近辺の周波数と
    なるように制御された基準クロックと、前記ランダムデ
    ータとの位相比較を、入力した２つのパルスの位相差に
    対し比例したパルス幅のパルスを生成する位相周波数比
    較器により行う位相比較方法であって、 前記ランダムデータに対してｆ／２［Ｈｚ］近辺の周波
    数となるように制御された前記基準クロックを発生する
    と共に、該基準クロックに対して位相の異なる複数のク
    ロックパルス列を発生する多相クロック発生工程と、 前記ランダムデータの立ち上がりエッジ、及び立ち下が
    りエッジを検出するエッジ検出工程と、 検出された前記ランダムデータのエッジを、前記基準ク
    ロックの立ち上がりエッジと位相比較を行うべきか、立
    ち下がりエッジと位相比較を行うべきかを選択し、立ち
    上がりエッジに対して位相比較を行うべきと判断された
    エッジに同期した第１のエッジパルスと、立ち下がりエ
    ッジに対して位相比較を行うべきと判断されたエッジに
    同期した第２のエッジパルスとを生成する検出エッジ選
    択工程と、 前記基準クロックの立ち上がりエッジとの位相比較の際
    に使用する第１のクロックパルスのエッジのうち、前記
    第１のエッジパルスとの位相比較を行うエッジのみを選
    択することにより前記第１クロックパルスの周波数が前
    記第１のエッジパルスの周波数と等しくなるように変換
    すると共に、前記第１のエッジパルスのエッジを、前記
    基準クロックと前記第１のクロックパルスの位相差分遅
    延させる第１の比較エッジ位置補正工程と、 前記基準クロックの立ち下がりエッジとの位相比較の際
    に使用する第２のクロックパルスのエッジのうち、前記
    第２のエッジパルスとの位相比較を行うエッジのみを選
    択することにより前記第２のクロックパルスの周波数が
    前記第２のエッジパルスの周波数と等しくなるように変
    換すると共に、前記第２のエッジパルスのエッジを、前
    記基準クロックと前記第２のクロックパルスの位相差分
    遅延させる第２の比較エッジ位置補正工程と、 前記第１の比較エッジ位置補正工程から出力される、前
    記第１のエッジパルスの周波数と等しい周波数の前記第
    １のクロックパルスと、前記位相差分遅延させた前記第
    １のエッジパルスとの位相比較を前記位相周波数比較器
    にて行い、両パルスの位相差に比例したパルス幅のパル
    スを生成する第１の位相周波数比較工程と、 前記第２の比較エッジ位置補正工程から出力される、前
    記第２のエッジパルスの周波数と等しい周波数の前記第
    ２のクロックパルスと、前記位相差分遅延させた前記第
    ２のエッジパルスとの位相比較を前記位相周波数比較器
    にて行い、両パルスの位相差に比例したパルス幅のパル
    スを生成する第２の位相周波数比較工程と、 を有することを特徴とする位相比較方法。
  7. 【請求項７】 入力したｆ［ｂｐｓ］の伝送速度を持つ
    ランダムデータに対してｆ／ｎ（ｎは任意の自然数）
    ［Ｈｚ］近辺の周波数となるように制御された基準クロ
    ックと、前記ランダムデータとの位相比較を、入力した
    ２つのパルスの位相差に対し比例したパルス幅のパルス
    を生成する位相周波数比較器により行う位相比較方法で
    あって、 前記ランダムデータに対してｆ／ｎ［Ｈｚ］近辺の周波
    数となるように制御された、それぞれ位相の連続的に異
    なる複数の前記基準クロックを発生すると共に、該基準
    クロックに対して、それぞれの位相が所定分遅延した複
    数のクロックパルス列を発生する多相クロック発生工程
    と、 前記ランダムデータの立ち上がりエッジ、及び立ち下が
    りエッジを検出し、前記エッジに同期した変化点パルス
    を生成するエッジ検出工程と、 前記エッジ検出工程により検出された前記ランダムデー
    タのエッジを、前記多相クロック発生工程からのどの基
    準クロックと位相比較するべきかを選択し、基準クロッ
    ク毎に、選択されたランダムデータのエッジに同期した
    エッジパルスを出力するエッジ選択工程と、 基準クロック毎に生成されたエッジパルスとの位相比較
    に使用する、基準クロック毎に設定されたクロックパル
    スのエッジのうち、前記エッジパルスとの位相比較に用
    いるエッジのみを選択することにより、前記クロックパ
    ルスの周波数と前記エッジパルスの周波数とが等しくな
    るように変換すると共に、前記エッジパルスのエッジ
    を、前記基準クロックと、その基準クロック毎に設定さ
    れた前記クロックパルスとの位相差分遅延させる比較エ
    ッジ位置補正工程と、 前記比較エッジ位置補正工程から出力される、前記エッ
    ジパルスの周波数と等しい周波数の前記クロックパルス
    と、前記位相差分遅延させた前記エッジパルスとの位相
    比較を位相周波数比較器にて行い、両パルスの位相差に
    比例したパルス幅のパルスを生成する位相周波数比較工
    程と、 を有することを特徴とする位相比較方法。
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