JPH11122232A - 位相検出回路及び位相検出回路を用いたタイミング抽出回路 - Google Patents
位相検出回路及び位相検出回路を用いたタイミング抽出回路Info
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- JPH11122232A JPH11122232A JP28513997A JP28513997A JPH11122232A JP H11122232 A JPH11122232 A JP H11122232A JP 28513997 A JP28513997 A JP 28513997A JP 28513997 A JP28513997 A JP 28513997A JP H11122232 A JPH11122232 A JP H11122232A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
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- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
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- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】
【課題】 データ信号のデューティが変動してもデータ
信号とクロック信号の位相関係を最適にする。 【解決手段】 データ信号DATAとクロック信号CLK間の
位相差を検出する位相検出回路３１において、エッジ検
出回路３３はデータ信号DATAの立ち上がり及び立ち下が
りでエッジ信号EGSを発生し、Ｄ型フリップフロップ(D-
FF)３４はエッジ信号発生時におけるクロック信号の論
理値を記憶して出力すると共に、該論理値を次のエッジ
信号が発生するまで保持し、これにより、D-FFよりデー
タ信号DATAの立ち上がりと立ち下がりにおけるクロック
信号位相の平均位相を出力する。ＰＬＬ構成のタイミン
グ抽出回路３０のクロック信号発生部３２は平均位相が
零となるように、すなわち、データ信号とクロック信号
の位相関係が最適となるようにクロックCLKを発生す
る。
信号とクロック信号の位相関係を最適にする。 【解決手段】 データ信号DATAとクロック信号CLK間の
位相差を検出する位相検出回路３１において、エッジ検
出回路３３はデータ信号DATAの立ち上がり及び立ち下が
りでエッジ信号EGSを発生し、Ｄ型フリップフロップ(D-
FF)３４はエッジ信号発生時におけるクロック信号の論
理値を記憶して出力すると共に、該論理値を次のエッジ
信号が発生するまで保持し、これにより、D-FFよりデー
タ信号DATAの立ち上がりと立ち下がりにおけるクロック
信号位相の平均位相を出力する。ＰＬＬ構成のタイミン
グ抽出回路３０のクロック信号発生部３２は平均位相が
零となるように、すなわち、データ信号とクロック信号
の位相関係が最適となるようにクロックCLKを発生す
る。
Description
【０００１】
【発明の属する技術分野】本発明は高速光通信システム
の光受信回路においてデータ識別のタイミングを抽出す
るタイミング抽出回路、及び該タイミング抽出回路にお
いて使用される位相検出回路に係わり、特に、データ識
別タイミングを与えるクロック信号とデータ信号の位相
関係が最適になるように制御するタイミング抽出回路及
びデータ信号とクロック信号間の位相差を検出する位相
検出回路に関する。
の光受信回路においてデータ識別のタイミングを抽出す
るタイミング抽出回路、及び該タイミング抽出回路にお
いて使用される位相検出回路に係わり、特に、データ識
別タイミングを与えるクロック信号とデータ信号の位相
関係が最適になるように制御するタイミング抽出回路及
びデータ信号とクロック信号間の位相差を検出する位相
検出回路に関する。
【０００２】
【従来の技術】高速光通信システムの光受信回路は、伝
送により波形が歪んだり、あるいは、雑音がのったデー
タ信号をきれいなデジタル信号に変換するもので、いわ
ゆるデータ再生を行うものである。かかるデータ再生に
際して、光受信回路は受信したデータ信号からクロック
信号を抽出し、このクロック信号を用いて識別部でデー
タを再生する。ところで、データ信号は歪みや雑音によ
り識別余裕が非常に小さい状態になっている。このた
め、識別部へ入力されるデータ信号とデータ識別タイミ
ングを与えるクロック信号の位相関係は、正確に最適識
別点に合わせる必要があり、しかも、変動のないものに
する必要がある。例えば、データ信号の中央でデータ識
別用のクロック信号が立ち上がるようにデータ信号とク
ロック信号の位相関係を制御する必要がある。
送により波形が歪んだり、あるいは、雑音がのったデー
タ信号をきれいなデジタル信号に変換するもので、いわ
ゆるデータ再生を行うものである。かかるデータ再生に
際して、光受信回路は受信したデータ信号からクロック
信号を抽出し、このクロック信号を用いて識別部でデー
タを再生する。ところで、データ信号は歪みや雑音によ
り識別余裕が非常に小さい状態になっている。このた
め、識別部へ入力されるデータ信号とデータ識別タイミ
ングを与えるクロック信号の位相関係は、正確に最適識
別点に合わせる必要があり、しかも、変動のないものに
する必要がある。例えば、データ信号の中央でデータ識
別用のクロック信号が立ち上がるようにデータ信号とク
ロック信号の位相関係を制御する必要がある。
【０００３】図２０は光通信システムに用いる光受信機
の構成例であり、１は光電変換回路で、入力光信号（デ
ジタル信号）を電気信号に変換するもの、２は光電変換
回路から出力される例えば10Gbpsのデータ信号を増幅す
る高周波増幅器、３はタイミング抽出回路で、受信した
データ信号からそのビットレートと同じ周波数のクロッ
ク信号を抽出するもの、４はデータ信号波形の整形を行
う等化回路、５は識別回路で、タイミング抽出回路から
のクロック信号を用いてデータ信号を識別するものであ
る。かかる光受信機では、識別回路５に入力されるデー
タ信号とクロック信号との位相関係を最適点に保つ必要
がある。図２１はデータ信号とクロック信号の位相関係
説明図であり、(a)はデータ信号、(b)はクロック信号で
ある。図に示すように、信号線上にデータＤ０，Ｄ１，
・・・が確立された時点で(b)に示すようにデータの中
央でクロック信号を発生させ、データを取り込むように
する。このようにすれば、正確にデータの識別/再生動
作が可能になる。
の構成例であり、１は光電変換回路で、入力光信号（デ
ジタル信号）を電気信号に変換するもの、２は光電変換
回路から出力される例えば10Gbpsのデータ信号を増幅す
る高周波増幅器、３はタイミング抽出回路で、受信した
データ信号からそのビットレートと同じ周波数のクロッ
ク信号を抽出するもの、４はデータ信号波形の整形を行
う等化回路、５は識別回路で、タイミング抽出回路から
のクロック信号を用いてデータ信号を識別するものであ
る。かかる光受信機では、識別回路５に入力されるデー
タ信号とクロック信号との位相関係を最適点に保つ必要
がある。図２１はデータ信号とクロック信号の位相関係
説明図であり、(a)はデータ信号、(b)はクロック信号で
ある。図に示すように、信号線上にデータＤ０，Ｄ１，
・・・が確立された時点で(b)に示すようにデータの中
央でクロック信号を発生させ、データを取り込むように
する。このようにすれば、正確にデータの識別/再生動
作が可能になる。
【０００４】ところで、実際のシステムでは、周囲の温
度変化や電源電圧等の変動により、各回路の特性が微妙
に変化し、データ信号とクロック信号との位相関係が最
適点からずれてしまい、正確な識別動作ができなくなる
という状況が発生する。特に、取り扱う信号速度が高速
になる程、そのタイムスロットは短くなり、わずかな位
相変動が発生しても、正確な識別ができなくなる可能性
が高くなってくる。
度変化や電源電圧等の変動により、各回路の特性が微妙
に変化し、データ信号とクロック信号との位相関係が最
適点からずれてしまい、正確な識別動作ができなくなる
という状況が発生する。特に、取り扱う信号速度が高速
になる程、そのタイムスロットは短くなり、わずかな位
相変動が発生しても、正確な識別ができなくなる可能性
が高くなってくる。
【０００５】そこで、データ信号とクロック信号間の位
相関係を検出して、最適な位相関係を保つように位相制
御する回路がいくつか考案されている。図２２は２個の
Ｄ型フリップフロップ（Ｄ−ＦＦ）と２個のイクスクル
ーシブオアゲート(ＥＸＯＲ回路)を用いた自動位相制御
回路の回路例である(IEEE Transactions on Electron D
evicesVOL.ED-32, No.12 Dec.1985 "A Self Correctin
g Clock Recovery Circuit",Hogge, pp.2704-2706)。図
中、Ｕ１，Ｕ４はＤ型フリップフロップ（Ｄ−ＦＦ）で
あり、第１の信号が入力されるクロック入力端子
（Ｃ）、第２の信号が入力されるデータ入力端子（Ｄ）
及び記憶した論理値を出力する出力端子（Ｑ，＊Ｑ）を
備え、第１信号（Ｃ入力）の立ち上がりエッジの瞬間に
おける第２信号（Ｄ入力）の論理値を記憶して出力する
と共に、該論理値を次の第１信号（Ｃ入力）の立ち上が
りエッジが発生するまで保持する。Ｕ２，Ｕ３はＥＸＯ
Ｒ回路で、それぞれＵ１，Ｕ４のＤ入力、Ｑ出力の排他
的論理和演算を行うもの、Ｕ５はコンパレータで、Ｕ
２，Ｕ３の出力信号の平均値（Ｒ，Ｃ構成の低域フィル
タ出力）を比較し、差に応じた電圧信号を出力するも
の、Ｕ６は電圧制御発振器であり、差信号に応じた周波
数のクロック信号ＣＬＫを出力するもの、Ｕ７はクロッ
クＣＬＫの正転及び反転信号を出力するゲートである。
相関係を検出して、最適な位相関係を保つように位相制
御する回路がいくつか考案されている。図２２は２個の
Ｄ型フリップフロップ（Ｄ−ＦＦ）と２個のイクスクル
ーシブオアゲート(ＥＸＯＲ回路)を用いた自動位相制御
回路の回路例である(IEEE Transactions on Electron D
evicesVOL.ED-32, No.12 Dec.1985 "A Self Correctin
g Clock Recovery Circuit",Hogge, pp.2704-2706)。図
中、Ｕ１，Ｕ４はＤ型フリップフロップ（Ｄ−ＦＦ）で
あり、第１の信号が入力されるクロック入力端子
（Ｃ）、第２の信号が入力されるデータ入力端子（Ｄ）
及び記憶した論理値を出力する出力端子（Ｑ，＊Ｑ）を
備え、第１信号（Ｃ入力）の立ち上がりエッジの瞬間に
おける第２信号（Ｄ入力）の論理値を記憶して出力する
と共に、該論理値を次の第１信号（Ｃ入力）の立ち上が
りエッジが発生するまで保持する。Ｕ２，Ｕ３はＥＸＯ
Ｒ回路で、それぞれＵ１，Ｕ４のＤ入力、Ｑ出力の排他
的論理和演算を行うもの、Ｕ５はコンパレータで、Ｕ
２，Ｕ３の出力信号の平均値（Ｒ，Ｃ構成の低域フィル
タ出力）を比較し、差に応じた電圧信号を出力するも
の、Ｕ６は電圧制御発振器であり、差信号に応じた周波
数のクロック信号ＣＬＫを出力するもの、Ｕ７はクロッ
クＣＬＫの正転及び反転信号を出力するゲートである。
【０００６】２個のＤ型フリップフロップＵ１，Ｕ４
（Ｄ−ＦＦ)のクロック信号の位相を反転することによ
りＵ１，Ｕ４(Ｄ−ＦＦ)の入力信号及び出力信号ａ，
ｂ，ｃはそれぞれ図２３の波形図で示すようになる。Ｕ
２，Ｕ３（ＥＸＯＲ回路）はそれぞれＵ１，Ｕ４（Ｄ−
ＦＦ)の入力信号/出力信号ａ，ｂ及びｂ，ｃの位相情報
をそれぞれ検出し、検出信号ｄ，ｅの平均値を低域フィ
ルタを介してコンパレータＵ５に入力する。コンパレー
タＵ５はＵ２，Ｕ３（ＥＸＯＲ回路）の出力信号ｄ，ｅ
の平均値の差を出力し、電圧制御発振器Ｕ６は該差に応
じた周波数/位相のクロック信号を出力する。ゲートＵ
７はクロック信号をＵ１(Ｄ−ＦＦ)のクロック入力端子
(Ｃ端子)に入力し、クロック信号の反転信号をＵ４（Ｄ
−ＦＦ)のクロック入力端子(Ｃ端子)に入力する。以
後、新たなクロック信号に基づいて上記動作が繰り返さ
れる。かかるフィードバック制御により、コンパレータ
Ｕ５の２つの入力、すなわち、Ｕ２（ＥＸＯＲ回路)，
Ｕ３(ＥＸＯＲ回路)の出力が等しくなり、この時、デー
タの中央でクロック信号が発生するようになる。な
お、、図２３ではデータ信号ａのセンターでクロック信
号ｇが発生するようになっているが、最初はクロック信
号ｇの位相がセンターより進みまたは遅れている。かか
るクロック信号ｇの位相進み/遅れによりＵ２(ＥＸＯＲ
回路)の出力信号のパルス幅が減小/増大する。しかし、
Ｕ３（ＥＸＯＲ回路)の出力信号のパルス幅は位相の進
み/遅れに関係なく一定である。このため、コンパレー
タＵ５より位相進み／遅れに応じた差信号が出力する。
しかし、上記フィードバック制御で最終的にＵ２（ＥＸ
ＯＲ回路)，Ｕ３(ＥＸＯＲ回路)の出力が等しくなり、
クロック信号ｇがデータのセンターで発生するようにな
る。
（Ｄ−ＦＦ)のクロック信号の位相を反転することによ
りＵ１，Ｕ４(Ｄ−ＦＦ)の入力信号及び出力信号ａ，
ｂ，ｃはそれぞれ図２３の波形図で示すようになる。Ｕ
２，Ｕ３（ＥＸＯＲ回路）はそれぞれＵ１，Ｕ４（Ｄ−
ＦＦ)の入力信号/出力信号ａ，ｂ及びｂ，ｃの位相情報
をそれぞれ検出し、検出信号ｄ，ｅの平均値を低域フィ
ルタを介してコンパレータＵ５に入力する。コンパレー
タＵ５はＵ２，Ｕ３（ＥＸＯＲ回路）の出力信号ｄ，ｅ
の平均値の差を出力し、電圧制御発振器Ｕ６は該差に応
じた周波数/位相のクロック信号を出力する。ゲートＵ
７はクロック信号をＵ１(Ｄ−ＦＦ)のクロック入力端子
(Ｃ端子)に入力し、クロック信号の反転信号をＵ４（Ｄ
−ＦＦ)のクロック入力端子(Ｃ端子)に入力する。以
後、新たなクロック信号に基づいて上記動作が繰り返さ
れる。かかるフィードバック制御により、コンパレータ
Ｕ５の２つの入力、すなわち、Ｕ２（ＥＸＯＲ回路)，
Ｕ３(ＥＸＯＲ回路)の出力が等しくなり、この時、デー
タの中央でクロック信号が発生するようになる。な
お、、図２３ではデータ信号ａのセンターでクロック信
号ｇが発生するようになっているが、最初はクロック信
号ｇの位相がセンターより進みまたは遅れている。かか
るクロック信号ｇの位相進み/遅れによりＵ２(ＥＸＯＲ
回路)の出力信号のパルス幅が減小/増大する。しかし、
Ｕ３（ＥＸＯＲ回路)の出力信号のパルス幅は位相の進
み/遅れに関係なく一定である。このため、コンパレー
タＵ５より位相進み／遅れに応じた差信号が出力する。
しかし、上記フィードバック制御で最終的にＵ２（ＥＸ
ＯＲ回路)，Ｕ３(ＥＸＯＲ回路)の出力が等しくなり、
クロック信号ｇがデータのセンターで発生するようにな
る。
【０００７】データ信号ａとクロック信号ｇの位相関係
が最適の場合、ＥＸＯＲ回路出力のパルス幅はタイムス
ロットの半分である(データのビットレート程度の動作
速度が要求される)。しかし、引込み時等のようにクロ
ック信号の位相がデータ信号に対して進んでいる場合に
は、さらに狭いパルスとなる。このため、ＥＸＯＲ回路
にはより高速動作が要求される問題があり、特に、デバ
イスの高速性能に十分な余裕の無いシステムでは、動作
不良に陥る可能性がある。
が最適の場合、ＥＸＯＲ回路出力のパルス幅はタイムス
ロットの半分である(データのビットレート程度の動作
速度が要求される)。しかし、引込み時等のようにクロ
ック信号の位相がデータ信号に対して進んでいる場合に
は、さらに狭いパルスとなる。このため、ＥＸＯＲ回路
にはより高速動作が要求される問題があり、特に、デバ
イスの高速性能に十分な余裕の無いシステムでは、動作
不良に陥る可能性がある。
【０００８】図２４は図２２の問題点を解決するための
タイミング抽出回路の構成図であり、３はタイミング信
号抽出回路、４は等化回路、５は識別回路でＤ型フリッ
プフロップ（Ｄ−ＦＦ)５ａを有している。フリップフ
ロップ５ａのデータ入力端子Ｄにデータを、クロック入
力端子ＣにクロックＣＬＫを入力することにより、デー
タをクロック信号の立ち上がりでラッチすると共に次の
立ち上がりまで保持するようになっている。タイミング
抽出回路３において、３ａはクロック信号とデータ信号
の位相差に応じた電圧信号を出力する位相検出回路、３
ｂは入力電圧に応じた周波数で発振する電圧制御発振器
（ＶＣＯ）、３ｃはクロック位相を１８０0遅延する遅
延部で、該遅延部の出力が第１フリップフロップ５ａの
Ｃ端子にクロックとして入力されている。位相検出回路
３ａにおいて、3a-1はＤ型フリップフロップ（Ｄ−Ｆ
Ｆ)、3a-2はローパスフィルタ（ＬＰＦ）ある。電圧制
御発振器３ｂから出力されるクロック信号がＤ型フリッ
プフロップ（Ｄ−ＦＦ)3a-1のデータ入力端子（Ｄ端
子）に入力され、データ信号がクロック入力端子（Ｃ端
子）に入力され、Ｄ型フリップフロップ（Ｄ−ＦＦ)3a-
1の出力がローパスフィルタ3a-2で平均化されて電圧制
御発振器３ｂに入力するようになっている。
タイミング抽出回路の構成図であり、３はタイミング信
号抽出回路、４は等化回路、５は識別回路でＤ型フリッ
プフロップ（Ｄ−ＦＦ)５ａを有している。フリップフ
ロップ５ａのデータ入力端子Ｄにデータを、クロック入
力端子ＣにクロックＣＬＫを入力することにより、デー
タをクロック信号の立ち上がりでラッチすると共に次の
立ち上がりまで保持するようになっている。タイミング
抽出回路３において、３ａはクロック信号とデータ信号
の位相差に応じた電圧信号を出力する位相検出回路、３
ｂは入力電圧に応じた周波数で発振する電圧制御発振器
（ＶＣＯ）、３ｃはクロック位相を１８０0遅延する遅
延部で、該遅延部の出力が第１フリップフロップ５ａの
Ｃ端子にクロックとして入力されている。位相検出回路
３ａにおいて、3a-1はＤ型フリップフロップ（Ｄ−Ｆ
Ｆ)、3a-2はローパスフィルタ（ＬＰＦ）ある。電圧制
御発振器３ｂから出力されるクロック信号がＤ型フリッ
プフロップ（Ｄ−ＦＦ)3a-1のデータ入力端子（Ｄ端
子）に入力され、データ信号がクロック入力端子（Ｃ端
子）に入力され、Ｄ型フリップフロップ（Ｄ−ＦＦ)3a-
1の出力がローパスフィルタ3a-2で平均化されて電圧制
御発振器３ｂに入力するようになっている。
【０００９】Ｄ−ＦＦはクロック入力端子（Ｃ端子）に
入力された信号(データ信号ＤＡＴＡ)の立ち上がりで、
データ入力端子（Ｄ端子）に入力された信号(クロック
信号CLOCK)の論理値("1"または"0")を記憶して出力する
と共に、該論理値を次のデータ信号の立ち上がりまで保
持する。従って、図２５の(1)に示すようにクロック信
号CLOCKの位相がデータ信号ＤＡＴＡより遅れている場
合には、Ｄ−ＦＦよりローレベル（＝ＥL）の信号Ｄ−
ＦＦ OUTが出力する。また、図２５の(2)に示すように
クロック信号CLOCKの位相がデータ信号ＤＡＴＡより進
んでいる場合には、Ｄ−ＦＦよりハイレベル（＝ＥH）
の信号Ｄ−ＦＦ OUTが出力する。
入力された信号(データ信号ＤＡＴＡ)の立ち上がりで、
データ入力端子（Ｄ端子）に入力された信号(クロック
信号CLOCK)の論理値("1"または"0")を記憶して出力する
と共に、該論理値を次のデータ信号の立ち上がりまで保
持する。従って、図２５の(1)に示すようにクロック信
号CLOCKの位相がデータ信号ＤＡＴＡより遅れている場
合には、Ｄ−ＦＦよりローレベル（＝ＥL）の信号Ｄ−
ＦＦ OUTが出力する。また、図２５の(2)に示すように
クロック信号CLOCKの位相がデータ信号ＤＡＴＡより進
んでいる場合には、Ｄ−ＦＦよりハイレベル（＝ＥH）
の信号Ｄ−ＦＦ OUTが出力する。
【００１０】この結果、ローパスフィルタ3a-2からはク
ロック信号CLOCKとデータ信号ＤＡＴＡの位相差に比例
した電圧信号が発生し、電圧制御発振器３ｂは位相差が
零となるように該電圧信号に応じた周波数で発振してク
ロック信号CLOCKを出力する。以後、上記フィードバッ
ク制御が行われ、クロック信号とデータ信号の位相が一
致するようになる。遅延部３ｃはクロック信号CLOCKの
位相を1800遅延し、データ信号ＤＡＴＡのセンターで立
ち上がるクロックＣＬＫを出力する。この結果、識別回
路５はマージンの一番大きいデータのセンターでデータ
識別をすることができる。すなわち、データ信号ＤＡＴ
Ａとクロック信号ＣＬＫの位相関係を最適にできる。
ロック信号CLOCKとデータ信号ＤＡＴＡの位相差に比例
した電圧信号が発生し、電圧制御発振器３ｂは位相差が
零となるように該電圧信号に応じた周波数で発振してク
ロック信号CLOCKを出力する。以後、上記フィードバッ
ク制御が行われ、クロック信号とデータ信号の位相が一
致するようになる。遅延部３ｃはクロック信号CLOCKの
位相を1800遅延し、データ信号ＤＡＴＡのセンターで立
ち上がるクロックＣＬＫを出力する。この結果、識別回
路５はマージンの一番大きいデータのセンターでデータ
識別をすることができる。すなわち、データ信号ＤＡＴ
Ａとクロック信号ＣＬＫの位相関係を最適にできる。
【００１１】ところで、図２４の位相検出回路３ａにお
いてＤ−ＦＦのラッチ制御のためにデータ信号ＤＡＴＡ
の立ち上がりだけが用いられている。かかる方法でも、
立ち上がりと立ち下がりのタイミングが一致している場
合(デューティが100%の場合)は何ら問題は無い。しか
し、タイミングがずれた場合は(デューティが100%でな
い場合)、データ信号ＤＡＴＡのセンターでクロック信
号ＣＬＫを発生できなくなり、識別回路５においてデー
タのセンターでデータ識別するができなくなってしま
う。以上の様子を図２６に示す。デューティに関係無
く、位相検出回路３ａはデータ信号ＤＡＴＡの立ち上が
りとクロック信号CLOCKの立ち上がりが一致するように
制御する。この結果、デューティが100%ならば、図２６
の(1)に示すように立ち上がり一致から180°遅れたクロ
ックＣＬＫはデータ信号ＤＡＴＡの中央で立ち上がる。
しかし、デューティが100%より小さい場合には、図２６
の(2)に示すように立ち上がり一致から180°遅れたクロ
ックＣＬＫはデータ信号ＤＡＴＡの中央で立ち上がら
ず、デューティが100%からずれた分だけデータ信号ＤＡ
ＴＡの中央からずれる。
いてＤ−ＦＦのラッチ制御のためにデータ信号ＤＡＴＡ
の立ち上がりだけが用いられている。かかる方法でも、
立ち上がりと立ち下がりのタイミングが一致している場
合(デューティが100%の場合)は何ら問題は無い。しか
し、タイミングがずれた場合は(デューティが100%でな
い場合)、データ信号ＤＡＴＡのセンターでクロック信
号ＣＬＫを発生できなくなり、識別回路５においてデー
タのセンターでデータ識別するができなくなってしま
う。以上の様子を図２６に示す。デューティに関係無
く、位相検出回路３ａはデータ信号ＤＡＴＡの立ち上が
りとクロック信号CLOCKの立ち上がりが一致するように
制御する。この結果、デューティが100%ならば、図２６
の(1)に示すように立ち上がり一致から180°遅れたクロ
ックＣＬＫはデータ信号ＤＡＴＡの中央で立ち上がる。
しかし、デューティが100%より小さい場合には、図２６
の(2)に示すように立ち上がり一致から180°遅れたクロ
ックＣＬＫはデータ信号ＤＡＴＡの中央で立ち上がら
ず、デューティが100%からずれた分だけデータ信号ＤＡ
ＴＡの中央からずれる。
【００１２】図２７は図２４の問題点を解決するための
従来のタイミング抽出回路の構成図であり、図２４と同
一部分には同一符号を付している。タイミング抽出回路
３において、３ａはクロック信号CLOCKとデータ信号Ｄ
ＡＴＡの位相差に応じた電圧信号を出力する第１の位相
検出回路、３ｄはクロック信号CLOCKとデータ信号の反
転信号*ＤＡＴＡの位相差に応じた電圧信号を出力する
第２の位相検出回路、３ｅは入力されたクロックCLOCK
INの位相を制御してクロック信号CLOCKを出力する位相
制御回路、３ｆは第１、第２の位相検出回路３ａ，３ｂ
の出力信号の差に応じた電圧信号を位相制御回路３ｅに
入力する差動アンプ、３ｇは入力データ信号ＤＡＴＡ-I
Nを反転する反転ゲート、３ｃはクロック位相を１８０0
遅延する遅延部で、該遅延部の出力が識別回路５にクロ
ックＣＬＫとして入力されている。
従来のタイミング抽出回路の構成図であり、図２４と同
一部分には同一符号を付している。タイミング抽出回路
３において、３ａはクロック信号CLOCKとデータ信号Ｄ
ＡＴＡの位相差に応じた電圧信号を出力する第１の位相
検出回路、３ｄはクロック信号CLOCKとデータ信号の反
転信号*ＤＡＴＡの位相差に応じた電圧信号を出力する
第２の位相検出回路、３ｅは入力されたクロックCLOCK
INの位相を制御してクロック信号CLOCKを出力する位相
制御回路、３ｆは第１、第２の位相検出回路３ａ，３ｂ
の出力信号の差に応じた電圧信号を位相制御回路３ｅに
入力する差動アンプ、３ｇは入力データ信号ＤＡＴＡ-I
Nを反転する反転ゲート、３ｃはクロック位相を１８０0
遅延する遅延部で、該遅延部の出力が識別回路５にクロ
ックＣＬＫとして入力されている。
【００１３】位相検出回路３ａにおいて、3a-1はＤ型フ
リップフロップ（Ｄ−ＦＦ)、3a-2はローパスフィルタ
ある。位相制御回路３ｅから出力されるクロック信号CL
OCKがＤ型フリップフロップ（Ｄ−ＦＦ)3a-1のデータ入
力端子（Ｄ端子）に入力され、データ信号ＤＡＴＡがク
ロック入力端子（Ｃ端子）に入力され、Ｄ型フリップフ
ロップ（Ｄ−ＦＦ)3a-1のＱ出力がローパスフィルタ3a-
2で平均化されて差動増幅器３ｆの正転入力端子に入力
される。位相検出回路３ｄにおいて、3d-1はＤ型フリッ
プフロップ（Ｄ−ＦＦ)、3d-2はローパスフィルタあ
る。位相制御回路３ｅから出力されるクロック信号CLOC
KがＤ型フリップフロップ（Ｄ−ＦＦ)3d-1のデータ入力
端子（Ｄ端子）に入力され、データ信号を反転した反転
データ信号*ＤＡＴＡがクロック入力端子（Ｃ端子）に
入力され、Ｄ型フリップフロップ（Ｄ−ＦＦ)3d-1の＊
Ｑ出力がローパスフィルタ3d-2で平均化されて差動増幅
器３ｆの反転入力端子に入力される。＊は論理値（”
１”、”０”）の反転を意味する。
リップフロップ（Ｄ−ＦＦ)、3a-2はローパスフィルタ
ある。位相制御回路３ｅから出力されるクロック信号CL
OCKがＤ型フリップフロップ（Ｄ−ＦＦ)3a-1のデータ入
力端子（Ｄ端子）に入力され、データ信号ＤＡＴＡがク
ロック入力端子（Ｃ端子）に入力され、Ｄ型フリップフ
ロップ（Ｄ−ＦＦ)3a-1のＱ出力がローパスフィルタ3a-
2で平均化されて差動増幅器３ｆの正転入力端子に入力
される。位相検出回路３ｄにおいて、3d-1はＤ型フリッ
プフロップ（Ｄ−ＦＦ)、3d-2はローパスフィルタあ
る。位相制御回路３ｅから出力されるクロック信号CLOC
KがＤ型フリップフロップ（Ｄ−ＦＦ)3d-1のデータ入力
端子（Ｄ端子）に入力され、データ信号を反転した反転
データ信号*ＤＡＴＡがクロック入力端子（Ｃ端子）に
入力され、Ｄ型フリップフロップ（Ｄ−ＦＦ)3d-1の＊
Ｑ出力がローパスフィルタ3d-2で平均化されて差動増幅
器３ｆの反転入力端子に入力される。＊は論理値（”
１”、”０”）の反転を意味する。
【００１４】この図２７のタイミング抽出回路３は、Ｄ
−ＦＦを1個追加して、データの立ち上がりだけでな
く、立ち下がりにおいてもクロックの位相関係を検出
し、２つの位相検出回路３ａ，３ｄの出力の平均をとる
ことにより、データのデューティ変動に対応できるよう
にしたものである。すなわち、データ信号の立ち上がり
点と立ち下がり点の両方でそれぞれクロック位相を検出
し、位相検出回路３ａのＱ出力と位相検出回路３ｂの反
転出力（＊Ｑ出力）が等しくなるように位相制御回路３
ｅでクロックの位相制御を行う。この結果、クロックCL
OCKの位相を遅延部３ｃで1800遅延するとデータのセン
ターでクロックＣＬＫが発生するようになる。
−ＦＦを1個追加して、データの立ち上がりだけでな
く、立ち下がりにおいてもクロックの位相関係を検出
し、２つの位相検出回路３ａ，３ｄの出力の平均をとる
ことにより、データのデューティ変動に対応できるよう
にしたものである。すなわち、データ信号の立ち上がり
点と立ち下がり点の両方でそれぞれクロック位相を検出
し、位相検出回路３ａのＱ出力と位相検出回路３ｂの反
転出力（＊Ｑ出力）が等しくなるように位相制御回路３
ｅでクロックの位相制御を行う。この結果、クロックCL
OCKの位相を遅延部３ｃで1800遅延するとデータのセン
ターでクロックＣＬＫが発生するようになる。
【００１５】
【発明が解決しようとする課題】図２７のタイミング抽
出回路によれば、デューティ変動があってもデータのセ
ンターでクロック信号を発生することができる。しか
し、かかるタイミング抽出回路は、図２４の構成に比べ
て、Ｄ−ＦＦが追加されることによって回路規模が増加
するという問題がある。また位相検出回路を２個必要と
するため、これら両者間の位相調整を行わなければなら
ないという問題がある。
出回路によれば、デューティ変動があってもデータのセ
ンターでクロック信号を発生することができる。しか
し、かかるタイミング抽出回路は、図２４の構成に比べ
て、Ｄ−ＦＦが追加されることによって回路規模が増加
するという問題がある。また位相検出回路を２個必要と
するため、これら両者間の位相調整を行わなければなら
ないという問題がある。
【００１６】以上から、本発明の目的は、高速動作が可
能であり、また、データ信号のデューティが変動しても
該データ信号とクロック信号の位相関係を最適に制御で
きるタイミング抽出回路を提供することである。本発明
の別の目的は、回路規模を小さくでき、しかも、位相調
整箇所を削減することができるタイミング抽出回路を提
供することである。本発明の別の目的は、高速動作が可
能であり、しかも、回路規模を小さくでき、更には、位
相調整箇所を削減することができる位相検出回路を提供
することである。
能であり、また、データ信号のデューティが変動しても
該データ信号とクロック信号の位相関係を最適に制御で
きるタイミング抽出回路を提供することである。本発明
の別の目的は、回路規模を小さくでき、しかも、位相調
整箇所を削減することができるタイミング抽出回路を提
供することである。本発明の別の目的は、高速動作が可
能であり、しかも、回路規模を小さくでき、更には、位
相調整箇所を削減することができる位相検出回路を提供
することである。
【００１７】
【課題を解決するための手段】図１及び図２は本発明の
原理説明図である。図１において、３０はタイミング抽
出回路としてのＰＬＬ回路であり、３１はクロック信号
ＣＬＫとデータ信号ＤＡＴＡ間の位相差を検出する位相
検出回路、３２は該位相差が最適となるようにクロック
信号を発生するクロック信号発生部である。位相検出回
路３１において、３３はデータ信号ＤＡＴＡの立ち上が
りエッジ及び立ち下がりエッジをそれぞれ検出してエッ
ジ信号ＥＧＳを出力するエッジ検出回路、３４は第１の
信号が入力されるクロック入力端子（Ｃ端子）、第２の
信号が入力されるデータ入力端子（Ｄ端子）及び記憶し
た論理値を出力する出力端子（Ｑ端子）を備え、第１信
号の立ち上がりエッジの瞬間における第２信号の論理値
を記憶して出力すると共に、該論理値を次の第１信号の
立ち上がりエッジが発生するまで保持するＤ型フリップ
フロップ（Ｄ−ＦＦ）である。エッジ信号ＥＧＳを前記
第１信号としてＤ−ＦＦのクロック入力端子（Ｃ端子）
に入力し、クロック信号ＣＬＫを前記第２信号としてＤ
−ＦＦのデータ入力端子に入力し、Ｄ−ＦＦの出力端子
よりデータ信号ＤＡＴＡとクロック信号ＣＬＫ間の位相
差に応じた信号を出力する。図２において、ＤＡＴＡは
データ信号波形、ＥＧＳはエッジ信号波形、ＣＬＫはク
ロック信号波形である。
原理説明図である。図１において、３０はタイミング抽
出回路としてのＰＬＬ回路であり、３１はクロック信号
ＣＬＫとデータ信号ＤＡＴＡ間の位相差を検出する位相
検出回路、３２は該位相差が最適となるようにクロック
信号を発生するクロック信号発生部である。位相検出回
路３１において、３３はデータ信号ＤＡＴＡの立ち上が
りエッジ及び立ち下がりエッジをそれぞれ検出してエッ
ジ信号ＥＧＳを出力するエッジ検出回路、３４は第１の
信号が入力されるクロック入力端子（Ｃ端子）、第２の
信号が入力されるデータ入力端子（Ｄ端子）及び記憶し
た論理値を出力する出力端子（Ｑ端子）を備え、第１信
号の立ち上がりエッジの瞬間における第２信号の論理値
を記憶して出力すると共に、該論理値を次の第１信号の
立ち上がりエッジが発生するまで保持するＤ型フリップ
フロップ（Ｄ−ＦＦ）である。エッジ信号ＥＧＳを前記
第１信号としてＤ−ＦＦのクロック入力端子（Ｃ端子）
に入力し、クロック信号ＣＬＫを前記第２信号としてＤ
−ＦＦのデータ入力端子に入力し、Ｄ−ＦＦの出力端子
よりデータ信号ＤＡＴＡとクロック信号ＣＬＫ間の位相
差に応じた信号を出力する。図２において、ＤＡＴＡは
データ信号波形、ＥＧＳはエッジ信号波形、ＣＬＫはク
ロック信号波形である。
【００１８】データ信号ＤＡＴＡのデューティが100%で
あれば、データ信号ＤＡＴＡの立ち上がりエッジと立ち
下がりエッジのクロック信号ＣＬＫに対する位置が同じ
になる。このため、エッジ検出回路３３が無い場合（図
２４参照）と同じ動作をする。一方、デューティが100%
より小さく、しかも、データ信号ＤＡＴＡの立ち上がり
がクロック信号ＣＬＫの立ち上がりと一致しているとす
れば、データ信号ＤＡＴＡの立ち下がりに対してクロッ
ク信号ＣＬＫの位相が遅れて見える（図２(a)参照）。
Ｄ−ＦＦの出力からは、両者（立ち上がり、立ち下が
り）のクロック信号ＣＬＫに対する位相差の平均が出力
されるから、全体としてクロック信号ＣＬＫの位相が遅
れているように見える。そこで、この状態よりもクロッ
ク信号の位相を進めるようにクロック信号発生部３２は
クロック信号ＣＬＫを発生する。
あれば、データ信号ＤＡＴＡの立ち上がりエッジと立ち
下がりエッジのクロック信号ＣＬＫに対する位置が同じ
になる。このため、エッジ検出回路３３が無い場合（図
２４参照）と同じ動作をする。一方、デューティが100%
より小さく、しかも、データ信号ＤＡＴＡの立ち上がり
がクロック信号ＣＬＫの立ち上がりと一致しているとす
れば、データ信号ＤＡＴＡの立ち下がりに対してクロッ
ク信号ＣＬＫの位相が遅れて見える（図２(a)参照）。
Ｄ−ＦＦの出力からは、両者（立ち上がり、立ち下が
り）のクロック信号ＣＬＫに対する位相差の平均が出力
されるから、全体としてクロック信号ＣＬＫの位相が遅
れているように見える。そこで、この状態よりもクロッ
ク信号の位相を進めるようにクロック信号発生部３２は
クロック信号ＣＬＫを発生する。
【００１９】クロック信号ＣＬＫの位相が進むと、デー
タ信号ＤＡＴＡの立ち上がりよりクロック信号ＣＬＫの
位相が進み、また、データ信号の立ち下がりからクロッ
ク信号の位相の遅れが小さくなる。このデータ信号ＤＡ
ＴＡの立ち上がりからのクロック信号ＣＬＫの位相の進
み量とデータ信号ＤＡＴＡの立ち下がりからのクロック
信号ＣＬＫの位相の遅れ量が一致すると(図２(b)参
照)、Ｄ−ＦＦの出力の平均値は目標値(位相が一致した
ことを示す値)になる。このときのクロック信号ＣＬＫ
の位相を180°遅らせると、遅延クロックの立ち上がり
は丁度データのセンターと一致する。以上は、デューテ
ィが100%以下になった場合であるが、100%以上になって
も位相の進み、遅れが逆になるだけで動作は同様であ
る。すなわち、デューティが100%でなくてもクロックを
データのセンターで発生することができ、識別回路にお
けるデータ識別を正確に行うことができる。また、１つ
のＤ−ＦＦとエッジ検出回路により位相検出回路を構成
できるため、高速動作が可能であり、しかも、回路規模
を小さくでき、更には、位相調整する必要がない。
タ信号ＤＡＴＡの立ち上がりよりクロック信号ＣＬＫの
位相が進み、また、データ信号の立ち下がりからクロッ
ク信号の位相の遅れが小さくなる。このデータ信号ＤＡ
ＴＡの立ち上がりからのクロック信号ＣＬＫの位相の進
み量とデータ信号ＤＡＴＡの立ち下がりからのクロック
信号ＣＬＫの位相の遅れ量が一致すると(図２(b)参
照)、Ｄ−ＦＦの出力の平均値は目標値(位相が一致した
ことを示す値)になる。このときのクロック信号ＣＬＫ
の位相を180°遅らせると、遅延クロックの立ち上がり
は丁度データのセンターと一致する。以上は、デューテ
ィが100%以下になった場合であるが、100%以上になって
も位相の進み、遅れが逆になるだけで動作は同様であ
る。すなわち、デューティが100%でなくてもクロックを
データのセンターで発生することができ、識別回路にお
けるデータ識別を正確に行うことができる。また、１つ
のＤ−ＦＦとエッジ検出回路により位相検出回路を構成
できるため、高速動作が可能であり、しかも、回路規模
を小さくでき、更には、位相調整する必要がない。
【００２０】エッジ検出回路３３は、種々の構成が可能
である。第１のエッジ検出回路は、データ信号を所定時
間遅延する遅延回路と、データ信号と遅延回路の出力信
号を乗算してデータ信号の立ち上がり及び立ち下がりで
パルスを有するエッジ信号を発生する乗算器を備えてい
る。第２のエッジ検出回路は、データ信号を所定時間遅
延する遅延回路と、データ信号と遅延回路の出力信号と
の排他的論理和演算を行ってデータ信号の立ち上がり及
び立ち下がりでパルスを有するエッジ信号を発生するＥ
ＸＯＲ回路を備えている。第３のエッジ検出回路は、デ
ータ信号を所定時間遅延する遅延回路と、データ信号と
遅延回路の出力信号をミキシングしてこれらデータ信号
と遅延回路の出力信号を乗算し、データ信号の立ち上が
り及び立ち下がりでパルスを有するエッジ信号を発生す
るミキサを備えている。第４のエッジ検出回路は、デー
タ信号を微分する微分回路と、微分回路の出力信号を全
波整流してデータ信号の立ち上がり及び立ち下がりでパ
ルスを有するエッジ信号を発生する全波整流回路を備え
ている。この場合、微分回路をスタブを用いて構成でき
る。
である。第１のエッジ検出回路は、データ信号を所定時
間遅延する遅延回路と、データ信号と遅延回路の出力信
号を乗算してデータ信号の立ち上がり及び立ち下がりで
パルスを有するエッジ信号を発生する乗算器を備えてい
る。第２のエッジ検出回路は、データ信号を所定時間遅
延する遅延回路と、データ信号と遅延回路の出力信号と
の排他的論理和演算を行ってデータ信号の立ち上がり及
び立ち下がりでパルスを有するエッジ信号を発生するＥ
ＸＯＲ回路を備えている。第３のエッジ検出回路は、デ
ータ信号を所定時間遅延する遅延回路と、データ信号と
遅延回路の出力信号をミキシングしてこれらデータ信号
と遅延回路の出力信号を乗算し、データ信号の立ち上が
り及び立ち下がりでパルスを有するエッジ信号を発生す
るミキサを備えている。第４のエッジ検出回路は、デー
タ信号を微分する微分回路と、微分回路の出力信号を全
波整流してデータ信号の立ち上がり及び立ち下がりでパ
ルスを有するエッジ信号を発生する全波整流回路を備え
ている。この場合、微分回路をスタブを用いて構成でき
る。
【００２１】
（Ａ）位相検出回路 （ａ）構成 図３は本発明の位相検出回路の構成図である。位相検出
回路は、受信したデータ信号ＤＡＴＡとクロック信号CL
OCK間の位相差を検出するものであり、エッジ検出回路
３３とＤ型フリップフロップ(Ｄ−ＦＦ)３４で構成され
ている。エッジ検出回路３３は、データ信号ＤＡＴＡの
立ち上がりエッジ及び立ち下がりエッジをそれぞれ検出
してエッジ信号ＥＧＳを出力する。Ｄ型フリップフロッ
プ（Ｄ−ＦＦ）３４は、第１の信号が入力されるクロッ
ク入力端子(Ｃ端子）、第２の信号が入力されるデータ
入力端子（Ｄ端子）及び記憶した論理値を出力する出力
端子（Ｑ端子）を備え、第１信号の立ち上がりの瞬間に
おける第２信号の論理値を記憶して出力すると共に、該
論理値を次の第１信号の立ち上がりまで保持する。
回路は、受信したデータ信号ＤＡＴＡとクロック信号CL
OCK間の位相差を検出するものであり、エッジ検出回路
３３とＤ型フリップフロップ(Ｄ−ＦＦ)３４で構成され
ている。エッジ検出回路３３は、データ信号ＤＡＴＡの
立ち上がりエッジ及び立ち下がりエッジをそれぞれ検出
してエッジ信号ＥＧＳを出力する。Ｄ型フリップフロッ
プ（Ｄ−ＦＦ）３４は、第１の信号が入力されるクロッ
ク入力端子(Ｃ端子）、第２の信号が入力されるデータ
入力端子（Ｄ端子）及び記憶した論理値を出力する出力
端子（Ｑ端子）を備え、第１信号の立ち上がりの瞬間に
おける第２信号の論理値を記憶して出力すると共に、該
論理値を次の第１信号の立ち上がりまで保持する。
【００２２】実施例では、エッジ信号ＥＧＳを前記第１
信号としてＤ−ＦＦのクロック入力端子（Ｃ端子）に入
力し、クロック信号CLOCKを前記第２信号としてＤ−Ｆ
Ｆのデータ入力端子（Ｄ端子）に入力し、データ信号Ｄ
ＡＴＡの立ち上がり、立ち下がり（エッジ信号ＥＧＳ)
でクロック信号の論理値（”０”または”１”）を記憶
し、該記憶した論理値に応じたレベルを位相検出信号Ｐ
ＤＳとして出力するようになっている。エッジ信号ＥＧ
Ｓの位相がクロック信号CLOCKの位相より進んでいる場
合には、図２５で説明したように、Ｄ−ＦＦよりローレ
ベル（＝ＥL）の位相検出信号が出力し、エッジ信号Ｅ
ＧＳの位相がクロック信号CLOCKの位相より遅れている
場合には、Ｄ−ＦＦよりハイレベル（ＥH）の位相検出
信号が出力する。
信号としてＤ−ＦＦのクロック入力端子（Ｃ端子）に入
力し、クロック信号CLOCKを前記第２信号としてＤ−Ｆ
Ｆのデータ入力端子（Ｄ端子）に入力し、データ信号Ｄ
ＡＴＡの立ち上がり、立ち下がり（エッジ信号ＥＧＳ)
でクロック信号の論理値（”０”または”１”）を記憶
し、該記憶した論理値に応じたレベルを位相検出信号Ｐ
ＤＳとして出力するようになっている。エッジ信号ＥＧ
Ｓの位相がクロック信号CLOCKの位相より進んでいる場
合には、図２５で説明したように、Ｄ−ＦＦよりローレ
ベル（＝ＥL）の位相検出信号が出力し、エッジ信号Ｅ
ＧＳの位相がクロック信号CLOCKの位相より遅れている
場合には、Ｄ−ＦＦよりハイレベル（ＥH）の位相検出
信号が出力する。
【００２３】（ｂ）デューティが100%以下の場合の位相
検出 デューティが100%より小さく、しかも、データ信号ＤＡ
ＴＡの立ち上がりがクロック信号ＣＬＫの立ち上がりと
一致しているとすれば、データ信号ＤＡＴＡの立ち下が
りに対してクロック信号ＣＬＫの位相が遅れる。かかる
状況において、データ信号の立ち上がりによるＤ−ＦＦ
出力の平均値は所定値（例えばＥ0）となるが、立ち下
がりによるＤ−ＦＦ出力はローレベル（例えばＥLボル
ト）となる。このローレベル期間は位相遅れ量に依存
し、位相検出信号PDSの平均レベルは遅れ位相に応じた
値になる。
検出 デューティが100%より小さく、しかも、データ信号ＤＡ
ＴＡの立ち上がりがクロック信号ＣＬＫの立ち上がりと
一致しているとすれば、データ信号ＤＡＴＡの立ち下が
りに対してクロック信号ＣＬＫの位相が遅れる。かかる
状況において、データ信号の立ち上がりによるＤ−ＦＦ
出力の平均値は所定値（例えばＥ0）となるが、立ち下
がりによるＤ−ＦＦ出力はローレベル（例えばＥLボル
ト）となる。このローレベル期間は位相遅れ量に依存
し、位相検出信号PDSの平均レベルは遅れ位相に応じた
値になる。
【００２４】上記の状態よりもクロック信号ＣＬＫの位
相が進むと、データ信号ＤＡＴＡの立ち上がりよりクロ
ック信号ＣＬＫの位相が進み、また、データ信号の立ち
下がりからのクロック信号の位相の遅れが小さくなる。
このため、データ信号の立ち上がりによるＤ−ＦＦ出力
はハイレベル（例えばＥHボルト）となり、ハイレベル
期間は位相進み量に依存する。また、データ立ち下がり
によるＤ−ＦＦ出力はローレベルとなり、ローレベル期
間は位相遅れ量に依存する。従って、位相検出信号PDS
の平均レベルはハイレベル期間とローレベル期間の差に
応じた値、換言すれば、データ立ち上がりにおけるクロ
ック信号の位相進み量とデータ立ち下がりにおけるクロ
ック信号の位相遅れ量の差に応じた値になる。そして、
データ信号ＤＡＴＡの立ち上がりからのクロック信号Ｃ
ＬＫの位相の進み量とデータ信号ＤＡＴＡの立ち下がり
からのクロック信号ＣＬＫの位相の遅れ量が等しくなる
と、位相検出信号PDSの平均レベルはＥ0となる。
相が進むと、データ信号ＤＡＴＡの立ち上がりよりクロ
ック信号ＣＬＫの位相が進み、また、データ信号の立ち
下がりからのクロック信号の位相の遅れが小さくなる。
このため、データ信号の立ち上がりによるＤ−ＦＦ出力
はハイレベル（例えばＥHボルト）となり、ハイレベル
期間は位相進み量に依存する。また、データ立ち下がり
によるＤ−ＦＦ出力はローレベルとなり、ローレベル期
間は位相遅れ量に依存する。従って、位相検出信号PDS
の平均レベルはハイレベル期間とローレベル期間の差に
応じた値、換言すれば、データ立ち上がりにおけるクロ
ック信号の位相進み量とデータ立ち下がりにおけるクロ
ック信号の位相遅れ量の差に応じた値になる。そして、
データ信号ＤＡＴＡの立ち上がりからのクロック信号Ｃ
ＬＫの位相の進み量とデータ信号ＤＡＴＡの立ち下がり
からのクロック信号ＣＬＫの位相の遅れ量が等しくなる
と、位相検出信号PDSの平均レベルはＥ0となる。
【００２５】（ｃ）デューティが100%以上の場合の位相
検出 デューティが100%より大きく、しかも、データ信号ＤＡ
ＴＡの立ち上がりがクロック信号ＣＬＫの立ち上がりと
一致しているとすれば、データ信号ＤＡＴＡの立ち下が
りに対してクロック信号ＣＬＫの位相が進む。かかる状
況において、データ信号の立ち上がりによるＤ−ＦＦ出
力の平均値は所定値（例えばＥ0）となるが、立ち下が
りによるＤ−ＦＦ出力はハイレベル（例えばＥHボル
ト）となる。このハイレベル期間は位相進み量に依存
し、位相検出信号PDSの平均レベルは進み位相に応じた
値になる。
検出 デューティが100%より大きく、しかも、データ信号ＤＡ
ＴＡの立ち上がりがクロック信号ＣＬＫの立ち上がりと
一致しているとすれば、データ信号ＤＡＴＡの立ち下が
りに対してクロック信号ＣＬＫの位相が進む。かかる状
況において、データ信号の立ち上がりによるＤ−ＦＦ出
力の平均値は所定値（例えばＥ0）となるが、立ち下が
りによるＤ−ＦＦ出力はハイレベル（例えばＥHボル
ト）となる。このハイレベル期間は位相進み量に依存
し、位相検出信号PDSの平均レベルは進み位相に応じた
値になる。
【００２６】上記の状態よりもクロック信号の位相が遅
れると、データ信号ＤＡＴＡの立ち上がりよりクロック
信号ＣＬＫの位相が遅れ、また、データ信号の立ち下が
りからのクロック信号の位相の進み量が小さくなる。こ
のため、データ信号の立ち上がりによるＤ−ＦＦ出力は
ローレベル（例えばＥLボルト）となり、ローレベル期
間は位相遅れ量に依存する。また、データ立ち下がりに
よるＤ−ＦＦ出力はハイレベルとなり、ハイレベル期間
は位相進み量に依存する。従って、位相検出信号PDSの
平均レベルはハイレベル期間とローレベル期間の差に応
じた値、換言すれば、データ立ち上がりにおけるクロッ
ク信号の位相遅れ量とデータ立ち下がりにおけるクロッ
ク信号の位相進み量の差に応じた値になる。
れると、データ信号ＤＡＴＡの立ち上がりよりクロック
信号ＣＬＫの位相が遅れ、また、データ信号の立ち下が
りからのクロック信号の位相の進み量が小さくなる。こ
のため、データ信号の立ち上がりによるＤ−ＦＦ出力は
ローレベル（例えばＥLボルト）となり、ローレベル期
間は位相遅れ量に依存する。また、データ立ち下がりに
よるＤ−ＦＦ出力はハイレベルとなり、ハイレベル期間
は位相進み量に依存する。従って、位相検出信号PDSの
平均レベルはハイレベル期間とローレベル期間の差に応
じた値、換言すれば、データ立ち上がりにおけるクロッ
ク信号の位相遅れ量とデータ立ち下がりにおけるクロッ
ク信号の位相進み量の差に応じた値になる。
【００２７】そして、データ信号ＤＡＴＡの立ち上がり
からのクロック信号ＣＬＫの位相の遅れ量とデータ信号
ＤＡＴＡの立ち下がりからのクロック信号ＣＬＫの位相
の進み量が等しくなると、位相検出信号PDSの平均レベ
ルはＥ0となる。以上より、図３の位相検出回路によれ
ば、１つのＤ−ＦＦでデータ信号の立ち上がりと立ち下
がりの両方の時点におけるクロック位相を検出し、それ
ぞれの位相の平均値に応じた値を有する信号を出力する
ことができる。尚、立ち上がりからの位相の進み量と立
ち下がりからの位相の遅れ量の平均がデータの位相と一
致するためには、立ち上がりと立ち下がりの生起確率が
等しくなければならない。光通信システムにおいては、
伝送される信号にスクランブルがかけられているため、
ほとんどランダムでマーク率１／２の信号であると考え
られる。このとき、ビットの境目で立ち上がりが発生す
る確率と立ち下がりが発生する確率は共に１／４とな
る。また、マーク率をｍとした場合においても、それぞ
れの発生する確率は共にｍ（１−ｍ）となる。従って、
それぞれの位相の偏差量の平均値を用いれば、データと
の位相関係を一定に保つことができる。
からのクロック信号ＣＬＫの位相の遅れ量とデータ信号
ＤＡＴＡの立ち下がりからのクロック信号ＣＬＫの位相
の進み量が等しくなると、位相検出信号PDSの平均レベ
ルはＥ0となる。以上より、図３の位相検出回路によれ
ば、１つのＤ−ＦＦでデータ信号の立ち上がりと立ち下
がりの両方の時点におけるクロック位相を検出し、それ
ぞれの位相の平均値に応じた値を有する信号を出力する
ことができる。尚、立ち上がりからの位相の進み量と立
ち下がりからの位相の遅れ量の平均がデータの位相と一
致するためには、立ち上がりと立ち下がりの生起確率が
等しくなければならない。光通信システムにおいては、
伝送される信号にスクランブルがかけられているため、
ほとんどランダムでマーク率１／２の信号であると考え
られる。このとき、ビットの境目で立ち上がりが発生す
る確率と立ち下がりが発生する確率は共に１／４とな
る。また、マーク率をｍとした場合においても、それぞ
れの発生する確率は共にｍ（１−ｍ）となる。従って、
それぞれの位相の偏差量の平均値を用いれば、データと
の位相関係を一定に保つことができる。
【００２８】（ｄ）エッジ検出検出回路の第１実施例 図４はエッジ検出回路の第１実施例の構成図、図５は動
作波形図であり、３３はエッジ検出回路、３４はＤ型フ
リップフロップ（Ｄ−ＦＦ）である。尚、データ信号Ｄ
ＡＴＡの波形は矩形波で示しているが実際には伝送によ
り、あるいは、雑音の影響でゆがんだ波形になってい
る。エッジ検出回路３３において、４１はデータ信号Ｄ
ＡＴＡを所定時間遅延する遅延回路、４２はデータ信号
ＤＡＴＡと遅延回路の出力信号ＤＡＴＡ′を乗算してデ
ータ信号の立ち上がり及び立ち下がりでパルスを有する
エッジ信号ＥＧＳを発生する乗算器である。図５に示す
ように、"0"のレベルを＋、"1"のレベルを−とすれば、
ＤＡＴＡ, ＤＡＴＡ′の論理値が同じ場合には積は＋、
論理値が異なれば積は−となる。データ信号ＤＡＴＡの
立ち上がりと立ち下がりのみで論理値が異なるため、図
５に示すように該部分で立ち上がるパルスを有するエッ
ジ信号ＥＧＳが得られる。
作波形図であり、３３はエッジ検出回路、３４はＤ型フ
リップフロップ（Ｄ−ＦＦ）である。尚、データ信号Ｄ
ＡＴＡの波形は矩形波で示しているが実際には伝送によ
り、あるいは、雑音の影響でゆがんだ波形になってい
る。エッジ検出回路３３において、４１はデータ信号Ｄ
ＡＴＡを所定時間遅延する遅延回路、４２はデータ信号
ＤＡＴＡと遅延回路の出力信号ＤＡＴＡ′を乗算してデ
ータ信号の立ち上がり及び立ち下がりでパルスを有する
エッジ信号ＥＧＳを発生する乗算器である。図５に示す
ように、"0"のレベルを＋、"1"のレベルを−とすれば、
ＤＡＴＡ, ＤＡＴＡ′の論理値が同じ場合には積は＋、
論理値が異なれば積は−となる。データ信号ＤＡＴＡの
立ち上がりと立ち下がりのみで論理値が異なるため、図
５に示すように該部分で立ち上がるパルスを有するエッ
ジ信号ＥＧＳが得られる。
【００２９】（ｅ）エッジ検出検出回路の第２実施例 図６はエッジ検出回路の第１実施例の構成図、図７は動
作波形図であり、３３はエッジ検出回路、３４はＤ型フ
リップフロップ（Ｄ−ＦＦ）である。エッジ検出回路３
３において、４１はデータ信号ＤＡＴＡを所定時間遅延
する遅延回路、４３はデータ信号ＤＡＴＡと遅延回路の
出力信号ＤＡＴＡ′の排他的論理和演算を行ってデータ
信号の立ち上がり及び立ち下がりでパルスを有するエッ
ジ信号ＥＧＳを発生するＥＸＯＲ回路（イクスクルーシ
ブオアゲート）である。図７に示すようにデータ信号Ｄ
ＡＴＡの立ち上がりと立ち下がりのみで論理値が異なる
ため、該部分で立ち上がるエッジ信号ＥＧＳがＥＸＯＲ
回路４３から出力される。
作波形図であり、３３はエッジ検出回路、３４はＤ型フ
リップフロップ（Ｄ−ＦＦ）である。エッジ検出回路３
３において、４１はデータ信号ＤＡＴＡを所定時間遅延
する遅延回路、４３はデータ信号ＤＡＴＡと遅延回路の
出力信号ＤＡＴＡ′の排他的論理和演算を行ってデータ
信号の立ち上がり及び立ち下がりでパルスを有するエッ
ジ信号ＥＧＳを発生するＥＸＯＲ回路（イクスクルーシ
ブオアゲート）である。図７に示すようにデータ信号Ｄ
ＡＴＡの立ち上がりと立ち下がりのみで論理値が異なる
ため、該部分で立ち上がるエッジ信号ＥＧＳがＥＸＯＲ
回路４３から出力される。
【００３０】（ｆ）エッジ検出検出回路の第３実施例 図８はエッジ検出回路の第３実施例の構成図、図９はミ
キサの論理表であり、３３はエッジ検出回路、３４はＤ
型フリップフロップ（Ｄ−ＦＦ）である。エッジ検出回
路３３において、４１はデータ信号ＤＡＴＡを所定時間
遅延する遅延回路、４４はＤＢＭ（ダブルバランスドミ
キサ）であり、２つの入力信号ＤＡＴＡ, ＤＡＴＡ′を
乗算して出力する乗算器の機能を有している。ダブルバ
ランスドミキサ４４は、第１の信号ＩＮ１(例えばデー
タ信号ＤＡＴＡ)が一次側コイルに入力され、二次側コ
イルの中間タップがアースされた第１の結合用トランス
Ｔ１と、第２の信号ＩＮ２(例えば遅延データ信号ＤＡ
ＴＡ′)が一次側コイルに入力され、二次側コイルの中
間タップより出力信号を取り出す第２の結合用トランス
Ｔ２と、４つのダイオードが図示の極性でループ接続さ
れ、その第１の対角位置に第１の結合トランスＴ１の二
次側コイルが接続され、第２の対角位置に第２の結合ト
ランスＴ２の二次側コイルが接続されたダイオード部Ｄ
Ｍを有している。
キサの論理表であり、３３はエッジ検出回路、３４はＤ
型フリップフロップ（Ｄ−ＦＦ）である。エッジ検出回
路３３において、４１はデータ信号ＤＡＴＡを所定時間
遅延する遅延回路、４４はＤＢＭ（ダブルバランスドミ
キサ）であり、２つの入力信号ＤＡＴＡ, ＤＡＴＡ′を
乗算して出力する乗算器の機能を有している。ダブルバ
ランスドミキサ４４は、第１の信号ＩＮ１(例えばデー
タ信号ＤＡＴＡ)が一次側コイルに入力され、二次側コ
イルの中間タップがアースされた第１の結合用トランス
Ｔ１と、第２の信号ＩＮ２(例えば遅延データ信号ＤＡ
ＴＡ′)が一次側コイルに入力され、二次側コイルの中
間タップより出力信号を取り出す第２の結合用トランス
Ｔ２と、４つのダイオードが図示の極性でループ接続さ
れ、その第１の対角位置に第１の結合トランスＴ１の二
次側コイルが接続され、第２の対角位置に第２の結合ト
ランスＴ２の二次側コイルが接続されたダイオード部Ｄ
Ｍを有している。
【００３１】ＤＢＭ（ダブルバランスドミキサ）は、第
１、第２信号ＩＮ１, ＩＮ２の極性の組み合わせに応じ
て各部が図９の論理表で示すような極性を示し、出力端
子より第１、第２信号ＩＮ１,ＩＮ２を乗算した極性の
信号OUTが出力する。このように、ＤＢＭ（ダブルバラ
ンスドミキサ）は乗算機能を備えているため、第１、第
２信号ＩＮ１,ＩＮ２としてデータ信号ＤＡＴＡ、遅延
データ信号ＤＡＴＡ′を入力すると、図４と同様にデー
タ信号ＤＡＴＡの立ち上がり、立ち下がりでパルスを有
するエッジ信号ＥＧＳが得られる。
１、第２信号ＩＮ１, ＩＮ２の極性の組み合わせに応じ
て各部が図９の論理表で示すような極性を示し、出力端
子より第１、第２信号ＩＮ１,ＩＮ２を乗算した極性の
信号OUTが出力する。このように、ＤＢＭ（ダブルバラ
ンスドミキサ）は乗算機能を備えているため、第１、第
２信号ＩＮ１,ＩＮ２としてデータ信号ＤＡＴＡ、遅延
データ信号ＤＡＴＡ′を入力すると、図４と同様にデー
タ信号ＤＡＴＡの立ち上がり、立ち下がりでパルスを有
するエッジ信号ＥＧＳが得られる。
【００３２】（ｇ）エッジ検出検出回路の第４実施例 図１０はエッジ検出回路の第４実施例の構成図、図１１
は動作波形図であり、３３はエッジ検出回路、３４はＤ
型フリップフロップ（Ｄ−ＦＦ）である。エッジ検出回
路３３において、４５はデータ信号ＤＡＴＡを微分し、
その立ち上がりで正パルス、立ち下がり負パルスを発生
する微分回路、４６は微分回路の出力を全波整流してデ
ータ信号ＤＡＴＡの立ち上がりと立ち下がりで立ち上が
るパルスを有するエッジ信号ＥＧＳを出力する全波整流
回路である。全波整流回路４６は、入力信号の正転信号
と反転信号を出力するゲート４６ａと、抵抗とダイオー
ドで構成された第１、第２の半波整流器４６ｂ，４６ｃ
と、第１、第２の半波整流器の出力を合成するオアゲー
ト４６ｄで構成される。
は動作波形図であり、３３はエッジ検出回路、３４はＤ
型フリップフロップ（Ｄ−ＦＦ）である。エッジ検出回
路３３において、４５はデータ信号ＤＡＴＡを微分し、
その立ち上がりで正パルス、立ち下がり負パルスを発生
する微分回路、４６は微分回路の出力を全波整流してデ
ータ信号ＤＡＴＡの立ち上がりと立ち下がりで立ち上が
るパルスを有するエッジ信号ＥＧＳを出力する全波整流
回路である。全波整流回路４６は、入力信号の正転信号
と反転信号を出力するゲート４６ａと、抵抗とダイオー
ドで構成された第１、第２の半波整流器４６ｂ，４６ｃ
と、第１、第２の半波整流器の出力を合成するオアゲー
ト４６ｄで構成される。
【００３３】微分回路４５の入出力信号ａ，ｂ及び全波
整流回路４６の各部の信号ｃ〜ｆ及び出力信号ｇは図１
１の動作波形図で示すようになる。すなわち、出力信号
ｇは入力信号ａの立ち上がり、立ち下がりで立ち上がる
パルスを有するエッジ信号を示す。従って、図１０のエ
ッジ検出回路３３より、データ信号ＤＡＴＡの立ち上が
り、立ち下がりで立ち上がるパルスを有するエッジ信号
ＥＧＳがえられる。図１２は微分回路４５をスタブ(stu
b)で構成した第４実施例の変形例であり、４５ａはスタ
ブである。スタブ４５ａは終端が短絡された分岐線路を
有する線路で、図示のように接続することにより微分回
路を構成する。すなわち、10Gbpsのデータ信号ａは一端
よりスタブ４５ａを伝搬し、他端で反射して遅延データ
信号ｂとして戻っくる。信号ｂの遅延時間はスタブ４５
ａの長さにより調整でき、従って、図１３に示すような
遅延時間τが得られるようにその長さを設定すれば、信
号ａ，ｂの合成信号はｃのようになり、微分信号を得る
ことができる。
整流回路４６の各部の信号ｃ〜ｆ及び出力信号ｇは図１
１の動作波形図で示すようになる。すなわち、出力信号
ｇは入力信号ａの立ち上がり、立ち下がりで立ち上がる
パルスを有するエッジ信号を示す。従って、図１０のエ
ッジ検出回路３３より、データ信号ＤＡＴＡの立ち上が
り、立ち下がりで立ち上がるパルスを有するエッジ信号
ＥＧＳがえられる。図１２は微分回路４５をスタブ(stu
b)で構成した第４実施例の変形例であり、４５ａはスタ
ブである。スタブ４５ａは終端が短絡された分岐線路を
有する線路で、図示のように接続することにより微分回
路を構成する。すなわち、10Gbpsのデータ信号ａは一端
よりスタブ４５ａを伝搬し、他端で反射して遅延データ
信号ｂとして戻っくる。信号ｂの遅延時間はスタブ４５
ａの長さにより調整でき、従って、図１３に示すような
遅延時間τが得られるようにその長さを設定すれば、信
号ａ，ｂの合成信号はｃのようになり、微分信号を得る
ことができる。
【００３４】（Ｂ）タイミング抽出回路 （ａ）構成 図１４は光受信機等に使用可能なタイミング抽出回路の
構成図であり、３０はタイミング抽出回路、５０は識別
回路である。タイミング抽出回路３０は、等化回路（図
示せず）から出力する等化波形を有するデータ信号ＤＡ
ＴＡを入力され、データ識別タイミングとなるクロック
信号ＣＬＫを発生するものであり、ＰＬＬで構成され、
位相検出回路３１、クロック信号発生器３２を有してい
る。識別回路５０はクロックＣＬＫの発生タイミングで
データ信号ＤＡＴＡを識別して出力する。位相検出回路
３１は図３に示す位相検出回路と同一の構成を備えてい
る。すなわち、位相検出回路３１はエッジ検出回路３３
とＤ型フリップフロップ（Ｄ−ＦＦ）３４を備え、デー
タ信号ＤＡＴＡの立ち上がりにおけるクロック信号の位
相と立ち下がりにおけるクロック信号の位相を平均した
位相に応じた位相検出信号ＰＤＳを出力する。従って、
平均位相が進み位相であれば、レベルＥHの位相検出信
号ＰＤＳを出力し、平均位相が遅れ位相であればレベル
ＥLの位相検出信号ＰＤＳを出力する。
構成図であり、３０はタイミング抽出回路、５０は識別
回路である。タイミング抽出回路３０は、等化回路（図
示せず）から出力する等化波形を有するデータ信号ＤＡ
ＴＡを入力され、データ識別タイミングとなるクロック
信号ＣＬＫを発生するものであり、ＰＬＬで構成され、
位相検出回路３１、クロック信号発生器３２を有してい
る。識別回路５０はクロックＣＬＫの発生タイミングで
データ信号ＤＡＴＡを識別して出力する。位相検出回路
３１は図３に示す位相検出回路と同一の構成を備えてい
る。すなわち、位相検出回路３１はエッジ検出回路３３
とＤ型フリップフロップ（Ｄ−ＦＦ）３４を備え、デー
タ信号ＤＡＴＡの立ち上がりにおけるクロック信号の位
相と立ち下がりにおけるクロック信号の位相を平均した
位相に応じた位相検出信号ＰＤＳを出力する。従って、
平均位相が進み位相であれば、レベルＥHの位相検出信
号ＰＤＳを出力し、平均位相が遅れ位相であればレベル
ＥLの位相検出信号ＰＤＳを出力する。
【００３５】クロック信号発生部３２は、位相検出信号
ＰＤＳを入力され、そのレベルを変換するレベル変換器
６１と、レベル変換器の出力信号を平滑化するループフ
ィルタ６２と、ループフィルタ出力に応じた周波数のク
ロック信号ＣＬＫ及び該クロック信号位相を1800遅延し
たクロック信号ＣＬＫ′を発生する電圧制御発振器（Ｖ
ＣＯ）６３を有し、クロック信号ＣＬＫ′を位相検出回
路３１のＤ−ＦＦのデータ入力端子にフィードバックし
ている。
ＰＤＳを入力され、そのレベルを変換するレベル変換器
６１と、レベル変換器の出力信号を平滑化するループフ
ィルタ６２と、ループフィルタ出力に応じた周波数のク
ロック信号ＣＬＫ及び該クロック信号位相を1800遅延し
たクロック信号ＣＬＫ′を発生する電圧制御発振器（Ｖ
ＣＯ）６３を有し、クロック信号ＣＬＫ′を位相検出回
路３１のＤ−ＦＦのデータ入力端子にフィードバックし
ている。
【００３６】(b)動作 位相検出回路３１はデータ信号ＤＡＴＡの立ち上がりに
おけるクロック信号ＣＬＫ′の位相と立ち下がりにおけ
るクロック信号ＣＬＫ′の位相の平均位相に応じた位相
検出信号ＰＤＳを出力し、クロック信号発生部３２は平
均位相が零となるようにクロック信号を発生し、該クロ
ックを位相検出回路にフィードバックする。以後、上記
フィードバック制御が行われ、最終的に、データ信号Ｄ
ＡＴＡの立ち上がりにおけるクロック信号ＣＬＫ′の遅
れ位相量(あるいは進み位相量)とデータ信号ＤＡＴＡの
立ち下がりにおけるクロック信号ＣＬＫ′の進み位相量
(あるいは遅れ位相量)が等しくなり、位相検出信号PDS
の平均レベルはＥ0となる。このとき、クロックＣＬＫ
はデータのセンターで発生している。すなわち、データ
信号ＤＡＴＡのデューティが100%でなくてもクロックＣ
ＬＫをデータの中心で発生することができ、識別回路５
０におけるデータ識別を正確に行うことができる。
おけるクロック信号ＣＬＫ′の位相と立ち下がりにおけ
るクロック信号ＣＬＫ′の位相の平均位相に応じた位相
検出信号ＰＤＳを出力し、クロック信号発生部３２は平
均位相が零となるようにクロック信号を発生し、該クロ
ックを位相検出回路にフィードバックする。以後、上記
フィードバック制御が行われ、最終的に、データ信号Ｄ
ＡＴＡの立ち上がりにおけるクロック信号ＣＬＫ′の遅
れ位相量(あるいは進み位相量)とデータ信号ＤＡＴＡの
立ち下がりにおけるクロック信号ＣＬＫ′の進み位相量
(あるいは遅れ位相量)が等しくなり、位相検出信号PDS
の平均レベルはＥ0となる。このとき、クロックＣＬＫ
はデータのセンターで発生している。すなわち、データ
信号ＤＡＴＡのデューティが100%でなくてもクロックＣ
ＬＫをデータの中心で発生することができ、識別回路５
０におけるデータ識別を正確に行うことができる。
【００３７】（ｃ）第１変形例 図１５はタイミング抽出回路の第１変形例であり、図１
４の実施例と同一部分には同一符号を付している。第１
変形例はエッジ検出回路３３を図４に示すエッジ検出回
路で構成した例であり、４１はデータ信号ＤＡＴＡを所
定時間遅延する遅延回路、４２は乗算器であり、データ
信号ＤＡＴＡと遅延回路出力を乗算してデータ信号の立
ち上がり及び立ち下がりでパルスを有するエッジ信号Ｅ
ＧＳを発生する。
４の実施例と同一部分には同一符号を付している。第１
変形例はエッジ検出回路３３を図４に示すエッジ検出回
路で構成した例であり、４１はデータ信号ＤＡＴＡを所
定時間遅延する遅延回路、４２は乗算器であり、データ
信号ＤＡＴＡと遅延回路出力を乗算してデータ信号の立
ち上がり及び立ち下がりでパルスを有するエッジ信号Ｅ
ＧＳを発生する。
【００３８】（ｄ）第２変形例 図１６はタイミング抽出回路の第２変形例であり、図１
４の実施例と同一部分には同一符号を付している。第２
変形例はエッジ検出回路３３を図６に示すエッジ検出回
路で構成した例であり、４１はデータ信号ＤＡＴＡを所
定時間遅延する遅延回路、４３はＥＸＯＲ回路であり、
データ信号ＤＡＴＡと遅延回路出力との排他的論理和演
算を行ってデータ信号の立ち上がり及び立ち下がりでパ
ルスを有するエッジ信号ＥＧＳを発生する。
４の実施例と同一部分には同一符号を付している。第２
変形例はエッジ検出回路３３を図６に示すエッジ検出回
路で構成した例であり、４１はデータ信号ＤＡＴＡを所
定時間遅延する遅延回路、４３はＥＸＯＲ回路であり、
データ信号ＤＡＴＡと遅延回路出力との排他的論理和演
算を行ってデータ信号の立ち上がり及び立ち下がりでパ
ルスを有するエッジ信号ＥＧＳを発生する。
【００３９】（ｅ）第３変形例 図１７はタイミング抽出回路の第３変形例であり、図１
４の実施例と同一部分には同一符号を付している。第３
変形例はエッジ検出回路３３を図８に示すエッジ検出回
路で構成した例であり、４１はデータ信号ＤＡＴＡを所
定時間遅延する遅延回路、４４はミキサであり、データ
信号ＤＡＴＡと遅延回路出力信号をミキシングし、これ
らデータ信号と遅延回路出力信号を乗算し、データ信号
の立ち上がり及び立ち下がりでパルスを有するエッジ信
号ＥＧＳを発生する。
４の実施例と同一部分には同一符号を付している。第３
変形例はエッジ検出回路３３を図８に示すエッジ検出回
路で構成した例であり、４１はデータ信号ＤＡＴＡを所
定時間遅延する遅延回路、４４はミキサであり、データ
信号ＤＡＴＡと遅延回路出力信号をミキシングし、これ
らデータ信号と遅延回路出力信号を乗算し、データ信号
の立ち上がり及び立ち下がりでパルスを有するエッジ信
号ＥＧＳを発生する。
【００４０】（ｆ）第４変形例 図１８はタイミング抽出回路の第４変形例であり、図１
４の実施例と同一部分には同一符号を付している。第４
変形例はエッジ検出回路３３を図１０に示すエッジ検出
回路で構成した例であり、４５はデータ信号ＤＡＴＡを
微分する微分回路、４６は全波整流回路で、微分回路の
出力信号を全波整流してデータ信号の立ち上がり及び立
ち下がりでパルスを有するエッジ信号ＥＧＳを発生す
る。
４の実施例と同一部分には同一符号を付している。第４
変形例はエッジ検出回路３３を図１０に示すエッジ検出
回路で構成した例であり、４５はデータ信号ＤＡＴＡを
微分する微分回路、４６は全波整流回路で、微分回路の
出力信号を全波整流してデータ信号の立ち上がり及び立
ち下がりでパルスを有するエッジ信号ＥＧＳを発生す
る。
【００４１】（ｇ）第５変形例 図１９はタイミング抽出回路の第５変形例であり、図１
４の実施例と同一部分には同一符号を付している。第５
変形例はエッジ検出回路３３を図１２に示すエッジ検出
回路で構成した例であり、４５ａはデータ信号ＤＡＴＡ
を微分する微分回路を構成するスタブ(stub)、４６は全
波整流回路で、微分回路の出力信号を全波整流してデー
タ信号の立ち上がり及び立ち下がりでパルスを有するエ
ッジ信号ＥＧＳを発生する。以上、本発明を実施例によ
り説明したが、本発明は請求の範囲に記載した本発明の
主旨に従い種々の変形が可能であり、本発明はこれらを
排除するものではない。
４の実施例と同一部分には同一符号を付している。第５
変形例はエッジ検出回路３３を図１２に示すエッジ検出
回路で構成した例であり、４５ａはデータ信号ＤＡＴＡ
を微分する微分回路を構成するスタブ(stub)、４６は全
波整流回路で、微分回路の出力信号を全波整流してデー
タ信号の立ち上がり及び立ち下がりでパルスを有するエ
ッジ信号ＥＧＳを発生する。以上、本発明を実施例によ
り説明したが、本発明は請求の範囲に記載した本発明の
主旨に従い種々の変形が可能であり、本発明はこれらを
排除するものではない。
【００４２】
【発明の効果】以上本発明によれば、データ信号のエッ
ジを検出するエッジ検出回路と１つのＤ型フリップフロ
ップ（Ｄ−ＦＦ）で位相検出回路を構成し、該位相検出
回路はデータ信号の立ち上がりと立ち下がりの両方にお
ける各クロック位相の平均位相を検出して出力するよう
にしたから、従来のように２つのＤ−ＦＦ間での位相調
整が不要であり、しかも、簡単な回路構成で位相を検出
することができる。特に、エッジ検出回路は、(1) 遅延
回路と乗算器で、あるいは、(2) 遅延回路とＥＸＯＲ回
路で、あるいは、(3) 遅延回路とミキサで、あるいは、
(4) 微分回路と全波整流回路で、あるいは、(5) スタブ
構成の微分回路と全波整流回路で、簡単に実現でき、位
相検出回路の回路規模を小さくできる。
ジを検出するエッジ検出回路と１つのＤ型フリップフロ
ップ（Ｄ−ＦＦ）で位相検出回路を構成し、該位相検出
回路はデータ信号の立ち上がりと立ち下がりの両方にお
ける各クロック位相の平均位相を検出して出力するよう
にしたから、従来のように２つのＤ−ＦＦ間での位相調
整が不要であり、しかも、簡単な回路構成で位相を検出
することができる。特に、エッジ検出回路は、(1) 遅延
回路と乗算器で、あるいは、(2) 遅延回路とＥＸＯＲ回
路で、あるいは、(3) 遅延回路とミキサで、あるいは、
(4) 微分回路と全波整流回路で、あるいは、(5) スタブ
構成の微分回路と全波整流回路で、簡単に実現でき、位
相検出回路の回路規模を小さくできる。
【００４３】また、本発明によれば、上記位相検出回路
を有するＰＬＬでタイミング抽出回路を構成したから、
高速動作が可能で、しかも、データのデューティが変動
してもデータのセンターでクロック信号を発生すること
ができ、これにより、識別回路は最も識別余裕のあるデ
ータの中央で該データを識別することができる。また、
本発明によれば、位相検出回路の回路規模を小さくでき
るため、結果的にタイミング抽出回路の回路規模も小さ
くできる。
を有するＰＬＬでタイミング抽出回路を構成したから、
高速動作が可能で、しかも、データのデューティが変動
してもデータのセンターでクロック信号を発生すること
ができ、これにより、識別回路は最も識別余裕のあるデ
ータの中央で該データを識別することができる。また、
本発明によれば、位相検出回路の回路規模を小さくでき
るため、結果的にタイミング抽出回路の回路規模も小さ
くできる。
【図１】本発明の原理図（構成）である。
【図２】本発明の原理図（波形）である。
【図３】位相検出回路の構成図である。
【図４】位相検出回路におけるエッジ検出回路の第１実
施例である。
施例である。
【図５】図４の動作波形図である。
【図６】位相検出回路におけるエッジ検出回路の第２実
施例である。
施例である。
【図７】図６の動作波形図である。
【図８】位相検出回路におけるエッジ検出回路の第３実
施例である。
施例である。
【図９】ミキサの論理表である。
【図１０】位相検出回路におけるエッジ検出回路の第４
実施例である。
実施例である。
【図１１】図１０の動作波形図である。
【図１２】微分回路をスタブで構成した第４実施例の変
形例である。
形例である。
【図１３】図１２の動作波形図である。
【図１４】タイミング抽出回路の構成図である。
【図１５】タイミング抽出回路の第１変形例である。
【図１６】タイミング抽出回路の第２変形例である。
【図１７】タイミング抽出回路の第３変形例である。
【図１８】タイミング抽出回路の第４変形例である。
【図１９】タイミング抽出回路の第５変形例である。
【図２０】光受信機のブロック図である。
【図２１】データ信号とクロックとの位相関係を示す図
である。
である。
【図２２】従来の位相制御回路のブロック図である。
【図２３】図２２の動作波形図である。
【図２４】従来のタイミング抽出回路の構成図である。
【図２５】Ｄ−ＦＦによる位相検出タイムチャートであ
る。
る。
【図２６】デューティが100%の場合及び100%以外の場合
のＤ−ＦＦによる位相検出説明図である。
のＤ−ＦＦによる位相検出説明図である。
【図２７】従来の別のタイミング抽出回路の構成図であ
る。
る。
３０・・タイミング抽出回路としてのＰＬＬ回路 ３１・・位相検出回路 ３２・・クロック信号発生部 ３３・・エッジ検出回路 ３４・・Ｄ型フリップフロップ（Ｄ−ＦＦ）
Claims (12)
- 【請求項１】 データ信号とクロック信号間の位相差を
検出する位相検出回路において、 データ信号の立ち上がりエッジ及び立ち下がりエッジを
それぞれ検出してエッジ信号を出力するエッジ検出回
路、 第１の信号が入力されるクロック入力端子、第２の信号
が入力されるデータ入力端子及び記憶した論理値を出力
する出力端子を備え、第１信号の立ち上がりエッジの瞬
間における第２信号の論理値を記憶して出力すると共
に、該論理値を次の第１信号の立ち上がりエッジが発生
するまで保持するＤ型フリップフロップ（Ｄ-ＦＦ）を
備え、 エッジ信号を前記第１信号としてＤ-ＦＦのクロック入
力端子に入力し、クロック信号を前記第２信号としてＤ
-ＦＦのデータ入力端子に入力し、Ｄ-ＦＦの出力端子よ
りデータ信号とクロック信号間の位相差に応じた信号を
取り出すことを特徴とする位相検出回路。 - 【請求項２】 請求項１記載の位相検出回路において、
前記エッジ検出回路は、データ信号を所定時間遅延する
遅延回路と、データ信号と遅延回路の出力信号を乗算し
てデータ信号の立ち上がり及び立ち下がりでパルスを有
するエッジ信号を発生する乗算器を備えたことを特徴と
する位相検出回路。 - 【請求項３】 請求項１記載の位相検出回路において、
前記エッジ検出回路は、データ信号を所定時間遅延する
遅延回路と、データ信号と遅延回路の出力信号との排他
的論理和演算を行ってデータ信号の立ち上がり及び立ち
下がりでパルスを有するエッジ信号を発生するＥＸＯＲ
回路を備えたことを特徴とする位相検出回路。 - 【請求項４】 請求項１記載の位相検出回路において、
前記エッジ検出回路は、データ信号を所定時間遅延する
遅延回路と、データ信号と遅延回路の出力信号をミキシ
ングしてこれらデータ信号と遅延回路の出力信号を乗算
し、データ信号の立ち上がり及び立ち下がりでパルスを
有するエッジ信号を発生するミキサを備えたことを特徴
とする位相検出回路。 - 【請求項５】 請求項１記載の位相検出回路において、
前記エッジ検出回路は、データ信号を微分する微分回路
と、微分回路の出力信号を全波整流してデータ信号の立
ち上がり及び立ち下がりでパルスを有するエッジ信号を
発生する全波整流回路を備えたことを特徴とする位相検
出回路。 - 【請求項６】 請求項５記載の位相検出回路において、
前記微分回路をスタブを用いて構成したことを特徴とす
る位相検出回路。 - 【請求項７】 データ信号の識別タイミングを与えるク
ロック信号とデータ信号の位相関係が最適となるように
制御するタイミング抽出回路において、 前記タイミング抽出回路をＰＬＬ回路により構成し、Ｐ
ＬＬ回路は抽出したクロック信号とデータ信号間の位相
差を検出する位相検出回路と、該位相差が最適となるよ
うにクロック信号を発生するクロック信号発生部を備
え、 前記位相検出回路は、 データ信号の立ち上がりエッジ及び立ち下がりエッジを
それぞれ検出してエッジ信号を出力するエッジ検出回
路、 第１の信号が入力されるクロック入力端子、第２の信号
が入力されるデータ入力端子及び記憶した論理値を出力
する出力端子を備え、第１信号の立ち上がりエッジの瞬
間における第２信号の論理値を記憶して出力すると共
に、該論理値を次の第１信号の立ち上がりエッジが発生
するまで保持するＤ型フリップフロップ（Ｄ-ＦＦ）を
備え、 エッジ信号を前記第１信号としてＤ-ＦＦのクロック入
力端子に入力し、クロック信号を前記第２信号としてＤ
-ＦＦのデータ入力端子に入力し、Ｄ-ＦＦの出力端子よ
りデータ信号とクロック信号間の位相差に応じた信号を
出力することを特徴とするタイミング抽出回路。 - 【請求項８】 請求項７記載のタイミング抽出回路にお
いて、 前記エッジ検出回路は、データ信号を所定時間遅延する
遅延回路と、データ信号と遅延回路の出力信号を乗算し
てデータ信号の立ち上がり及び立ち下がりでパルスを有
するエッジ信号を発生する乗算器を備えたことを特徴と
する。 - 【請求項９】 請求項７記載のタイミング抽出回路にお
いて、前記エッジ検出回路は、データ信号を所定時間遅
延する遅延回路と、データ信号と遅延回路の出力信号と
の排他的論理和演算を行ってデータ信号の立ち上がり及
び立ち下がりでパルスを有するエッジ信号を発生するＥ
ＸＯＲ回路を備えたことを特徴とするタイミング抽出回
路。 - 【請求項１０】 請求項７記載のタイミング抽出回路に
おいて、前記エッジ検出回路は、データ信号を所定時間
遅延する遅延回路と、データ信号と遅延回路の出力信号
をミキシングしてこれらデータ信号と遅延回路の出力信
号を乗算し、データ信号の立ち上がり及び立ち下がりで
パルスを有するエッジ信号を発生するミキサを備えたこ
とを特徴とするタイミング抽出回路。 - 【請求項１１】 請求項７記載のタイミング抽出回路に
おいて、前記エッジ検出回路は、データ信号を微分する
微分回路と、微分回路の出力信号を全波整流してデータ
信号の立ち上がり及び立ち下がりでパルスを有するエッ
ジ信号を発生する全波整流回路を備えたことを特徴とす
るタイミング抽出回路。 - 【請求項１２】 請求項１１記載のタイミング抽出回路
において、前記微分回路をスタブを用いて構成したこと
を特徴とするタイミング抽出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28513997A JPH11122232A (ja) | 1997-10-17 | 1997-10-17 | 位相検出回路及び位相検出回路を用いたタイミング抽出回路 |
| US09/039,595 US6064236A (en) | 1997-10-17 | 1998-03-16 | Phase detector and timing extracting circuit using phase detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28513997A JPH11122232A (ja) | 1997-10-17 | 1997-10-17 | 位相検出回路及び位相検出回路を用いたタイミング抽出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11122232A true JPH11122232A (ja) | 1999-04-30 |
Family
ID=17687613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28513997A Withdrawn JPH11122232A (ja) | 1997-10-17 | 1997-10-17 | 位相検出回路及び位相検出回路を用いたタイミング抽出回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6064236A (ja) |
| JP (1) | JPH11122232A (ja) |
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| US6064236A (en) | 2000-05-16 |
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