KR0165884B1 - 에지 천이에 영향을 받지않는 지연 라인 시스템 및 방법 - Google Patents

에지 천이에 영향을 받지않는 지연 라인 시스템 및 방법 Download PDF

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존 지. 웨브
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Abstract

본 발명은 상승 (204) 및 하강 (206) 천이를 지니는 직렬 데이타 신호 (102)로 부터 클록신호를 회복시키는 시스템 (100, 50, 300)에 관한 것이다. 상기 천이 (204, 206)는 상승 (204)이나 하강 (206) 천이가 검출될 경우 제 1 논리 상태를 지니는 천이신호 (13a, 13b, 109, 111) 를 발생시키는 천이 검출기 (11, 12, 108, 110) 에 의하여 검출된다.
상기 시스템 (100, 50, 300) 은 상기 천이신호 (13a, 13b, 109, 111) 를 미리 선택된 시간 주기만큼 지연시키는 지연 디바이스 (22, 120, 122) 및 상기 천이신호 (13a, 13b, 109, 111)에 응답하는 게이트 디바이스 (13, 13, 109, 111)를 포함한다. 상기 게이트 디바이스 (24, 124, 136)는 상기 신호가 제 1 논리 상태인 경우 상기 천이 신호 (13a, 13b, 109, 111)에 의하여 이네이블됨으로써, 클록신호 (148)가 발생되는 시스템이 상기 지연된 천이신호 (23, 123, 130)와 비교하도록 위상 비교시스템 (132, 134, 176, 178, G1, G4) 에 전달할 수 있다. 상기 위상 비교 시스템 (132, 134, 176, 178, G1, G4)은 상기 발생된 클록신호 (148)의 천이가 상기 데이타 천이 (204, 206)와 동기하도록 비교 신호 (23, 25, 144, 152, 130, 154) 사이의 위상차를 나타내는 보정 신호 (30) 를 발생시킨다.

Description

에지 천이에 영향을 받지 않는 지연라인 시스템 및 방법
제1도는 전형적인 데이타 신호 및 전형적인 데이타 셀에 대한 도면.
제2a도는 종래의 PLL 시스템에 대한 블록 다이어그램.
제2b도는 종래의 클록 회복 시스템에 대한 블록 다이어그램.
제3도는 상승 및 하강 데이타 천이를 검출하도록 지연라인 및 펄스게이트를 지니는 발명의 클록 회복 시스템에 대한 블록 다이어그램.
제4도는 본 발명에 사용되는 지연라인에 대한 블록 다이어그램.
제5도는 본 발명에 사용되는 전압 제어 발진기에 대한 블록 다이어 그램.
제6a도는 상승 및 하강 천이를 지니는 데이타 신호에 대한 도면.
제6b도는 양 (+) 에지용 검출기에 의하여 발생되는 데이타 신호의 도면.
제7도는 본 발명의 또다른 클록 회복 시스템에 대한 블록 다이어 그램.
제8a도는 전압 제어 발진기 (VCO) 의 천이 신호가 위상 정렬될 경우 본 발명에 의하여 발생되는 펌프 업 (pump up) 신호 및 펌프 다운 (pump down) 신호에 대한 타이밍 다이어 그램.
제8b도는 제8a도와 유사하지만 VCO 전이 신호의 위상이 데이타 신호의 위상 보다 뒤질 경우 본 발명에 의하여 발생되는 펌프 업 신호 및 펌프 다운 신호에 대한 타이밍 다이어 그램.
제8c도는 제8a도와 유사하지만 VCO 전이 신호의 위상이 데이타 신호의 위상보다 앞선 경우 본 발명에 의하여 발생되는 펌프 업 신호 및 펌프 다운 신호에 대한 타이밍 다이어그램.
제9도는 본 발명의 또 다른 클록 회복 시스템에 대한 블록 다이어 그램.
제10도는 제9도의 클록 회복 시스템에 해당하는 타이밍 다이어 그램.
[발명의 분야]
본 발명은 지연라인에 관한 것으로 특히, 클록 회복 재동기 스킴 (scheme) 에서 데이타를 집중시키도록 직렬 데이타 시스템에 사용되는 지연라인에 관한 것이다.
[발명의 배경]
LAN 및 디스크 구동 시스템과 같은 전형적인 직렬 데이타 통신 시스템은 사용자 쌍방간에 데이타 및 클록 정보를 송.수신하도록 단일 채널을 사용한 것이다. 단일 채널내로의 내장 데이타 및 클록 정보는 배선을 최소화하거나 기록 매체 데이타 밀도를 향상시키도록 이행되는 것이 전형적이다. 제한된 가동길이 및 맨체스터 (manchester) 엔코딩과 같은 여러 상이한 스킴 (scheme) 은 상기 클록 정보를 데이타 신호내에 내장시키도록 사용된다. 이러한 스킴은 가능한 한 효율적으로 데이타를 전송시키는 반면에 부적절하게 상기 데이타를 회복시킬 가능성 (비트에러 비율 :BER) 을 최소화하는데 전념한 것이다. 그러한 데이타 링크의 수신단부에서 데이타를 회복하는 일부의 작업 (task) 은 경계부를 둘러싸거나 데이타 비트를 나타내는 국부 수신 클록을 다시 설정하는 것이다. 이러한 스킴은 데이타 상태와 / 또는 클록 (또는 데이타 셀로서 언급됨) 경계를 나타내도록 채널 정보의 상승 및 하강 (즉, 양 (+) 및 음 (-)) 전이를 많이 사용한다.
제1도를 참조하면, 상기 언급된 스킴중 한 스킴의 데이타 셀 (200) 은 데이타 신호 (102) 가 천이나 상태 변화를 고려한 최소허용 시간으로서 한정된다. 데이타 회복 과정동안, 상기 데이타 신호 (102) 는 상승 (양 (+)) 데이타 천이 (204) 나 하강 (음 (-)) 데이타 천이 (206) 의 유.무를 결정하도록 표본화된다.
이상적인 조건하에서, 상기 천이 (204, 206) 는 상기 데이타 셀 (200)의 중앙에서 발생한다. 천이 (204, 206) 가 상기 데이타 셀 (200) 내에서 발생하는 경우, 상기 천이가 양 (+) 이든 음 (-) 이든간에 발생하면 논리 하이 (high) 나 1 로서 나타나고, 어떠한 천이도 발생하지 않는 경우, 이러한 상태는 논리 로우 (low) 나 0 으로서 나타난다. 예를들면, 예시된 데이타 신호 (102)에 대하여, 상기 데이타 신호 (102) 는 7 개의 데이타 셀 (200) 의 주기보다 많은 1101011 로서 나타날 수 있다. 사용된 데이타 / 클록 엔코딩 알고리즘의 형태는 이들의 데이타 셀이 순수한 데이타 및 내장 클록을 지닌 데이타 워드 사이에서 번역 (엔코드 / 디코드)하도록 어떠한 방식으로 그룹화되는지를 결정한다.
사용된 특정 엔코딩 스킴은 상기 매체의 요구된 특성이나 필요성 (비프 시프트에 의존하는 자성 매체 플럭스 밀도) 또는 상기 회복 시스템의 제약 조건 (즉, 전송된 정보에서 어떠한 DC 평균 성분도 없는 것이 바람직함) 에 의존할 수 있다. 상기 선택된 그룹의 데이타 패턴은 상기 국부 수신 클록을 정확히 재발생시키는 작업을 용이하게 하도록 (즉, 조악한 데이타 비율로 상기 데이타를 둘러싸을 가능성을 최소화하도록) 만들어 진다. 조화 동기 상태는 데이타 천이 공백이 안정하지만 잘못된 주파수에서 상기 국부 클록을 오동작하게 하는 예이다.
FDDI 시스템에 있어서, 4 B / 5 B RLL 엔코딩 스킴이 사용된다. 상기 필요한 데이타 속도는 100 Mbit / 초 이다. 4 비트대 5 비트 엔코딩으로 인해, 상기 국부 수신 클록의 주파수는 125 MHz 이다. 1/125 MHz = 8 ns. 이므로, 각각의 데이타 셀 (200) 은 8 ns. 폭이다. 그러므로, 매 8 ns. 마다, 상기 데이타 신호 (102) 는 이 데이타 신호 (102) 가 상태변화 (즉, 천이) 하였는 지를 결정하도록 표본화 된다. 상기 데이타 천이 (204, 206) 가 상기 데이타 셀 (200) 내의 4 ns. (즉, 데이타 셀 (200) 의 중앙)에서 발생되는 것이 이상적이다. 상기 데이타 천이가 상기 데이타 셀 (200) 의 중앙에 발생되는 것이, 데이타 경로에 있는 구성 성분 (드라이버, 전송 매체, 동기 잡음) 의 열화 (劣化) 로 인해 실제 전송동안 어느 주어진 천이의 배치에 여유도 (margin) 를 허용한다.
제2도를 참조하면, 앞서 기술된 바와 같이, 분리된 클록 신호는 데이타와 관련하여 전송되지 않는데, 그 이유는 분리된 채널에 클록 신호를 전용시키는 것이 많은 비용을 들여야 하기 때문이다. 오히려, 상기 클록 정보는 상기 데이타 신호에 내장된다. 상기 클록 정보는 다중 데이타신호의 천이 속도로 국부 발진기 (또는 수신 클록) 를 작동시킴으로써 상기 데이타 신호로부터 표출된다.
본래, 상기 국부 수신 클록은 입력 채널 정보에 대한 동일 위상 및 동일 주파수로 자기 정렬하도록 주파수를 다양화 시킬 수 있어야 한다. 이러한 주파수 이동 및 위상 정렬 능력은 위상 동기 루프 (PLL) 를 사용하여 실현되는 것이 전형적이다. 종래의 PLL 시스템 (10) 은 국부 클록 발생원으로서 전압 제어 발진기 (VCO) (20) 를 사용한다. 상기 VCO 의 주파수는 상기 VCO 의 상승 위상 천이를 기준 신호 (12) 의 위상 천이와 비교함으로써 안정화된다. 상기 기준 신호 (12) 는 상기 VCO 의 천이 신호 (28) 와 함께 위상 비교기 (16) 에 입력되고, 상기 비교기 (16) 는 두 입력 신호 (12, 28) 의 위상을 비교하여 상기 두 입력 신호 (12, 28) 간의 차를 나타내는 보정 신호 (30) 를 발생시킨다. 상기 보정 신호 (30) 는 상기 두 입력 신호 (12, 28) 간의 시간차 동안 동작하며, 상기 두 입력 신호 (12, 28) 간의 시간차에 비례하고, 상기 기준 신호 (12) 의 간격 비율을 적절히 추적하도록 어느 정도로 가속해야 할지 또는 감속해야 할지를 VCO(20) 에 지시한다. 상기 기준 신호 (12) 가 상기 위상 비교기 (16) 에 우선적으로 도달하는 경우, 상기 기준 신호 (12) 는 상기 VCO천이 신호 (28) 보다 높은 주파수를 지니며 상기 보정 신호 (30) 는 상기 VCO천이 신호 (28) 의 전압을 증가시켜서 상기 VCO천이 신호 (28) 의 주파수를 증가시키도록 상기 VCO (20) 에 지시한다.
상기 VCO (20) 가 상기 기준 신호 (12) 의 주파수 보다 높은 주파수 (빠른 주파수) 를 지닐 경우, 이때 상기 VCO 천이 신호 (28) 는 우선적으로 위상 비교기 (16) 에 도달하고 상기 보정 신호 (30) 는 상기 VCO 천이 신호 (28) 의 주파수를 감소시키도록 상기VCO (20) 에 지시한다. 상기 보정 신호 (30)는 저역 RC 필터 (LPF) (18) 에 입력된다. 그러므로, 상기 VCO (20) 가 상기 기준 신호 (12) 보다 큰 주파수를 지닐 경우, 상기 발생된 보정 신호 (30) 는 상기 필터의 캐패시터를 방전시키고, 반대로, 상기 VCO (20) 가 상기 기준 신호 (12) 보다 낮은 주파수 (느린 주파수) 를 지닐 경우, 이때 상기 캐패시터는 상기 VCO (20) 의 전압을 상승시키기 까지 충전됨으로써 상기 VCO 천이 신호 (28) 의 주파수를 상승시킨다.
상기 입력 신호 (12, 28) 의 위상이 정렬되는 경우, 이때, 상기 위상 비교기 (16) 는 보정 신호 (30) 를 출력하지 않으며, 상기 두 입력 신호 (12, 28) 의 위상이 정렬되지 않는 경우, 이때, 상기 위상 비교기 (16) 는 보정 신호 (30) 를 출력한다. 상기 두 입력 신호 (12, 28) 의 위상이 모두 보다 더 동기됨에 따라, 상기 보정 펄스 (30) 의 폭은 더욱 좁아 진다. 상기 두 입력 신호 (12, 28) 가 동일한 듀티 사이클 (duty cycle) 을 지닐 필요성은 없다. 대부분의 PLL 위상 비교기에 있어서, 상기 보정 신호 (30) 는 펌프 업 (pump up) 및 펌프 다운 (pump down) 전류 펄스 발생기의 합산이다. 이는 위상 동기 정렬의 경우를 효과적으로 처리하여 상기 펌프 업 및 펌프 다운 성분이 영 (0) 이 아닌 어느 한정된 최소 펄스폭을 항상 지니도록 (유휴 대역 (dead band) 결과를 도입시키지 않도록) 하는 것을 보장하는 이러한 시스템의 통상적인 실시예이다.
상기 위상 비교기 회로가 보정 신호를 출력하지 않는 경우, 이는 상기 펌프 업 및 펌프 다운 성분의 합산이 대략 영 (0) 과 동일하다 (상기 펌프 업 및 펌프 다운 성분이 상보적인 크기인 어느 정도의 최소 펄스 폭을 지니지만) 는 것을 의미한다.
상기 종래의 PLL시스템 (10) 이 수신한 기준 신호 (12) 로부터 시스템 클록 신호를 발생시킬 수 있지만, 상기 종래의 PLL시스템 (10) 을 클록 회복 시스템으로서 사용함에 따라 관련되는 여러단점이 있다.
종래의 PLL 시스템에 있어서, 추적되는 기준 신호 천이가 연속적인 비율로 발생하는데, 직렬 데이타 시스템에 있어서, 추적되는 기준 신호로서 사용되는 데이타 천이는 상기 데이타 내용에 기인하여 불규칙적이지만 정확한 공백 간격에서 발생한다. 결과적으로, 직렬 데이타 시스템에 있어서, 데이타 천이가 다음 기대 간격에서 발생하지 않으며 상기 VCO 천이 신호가 상기 위상 비교기 (16) 에 제공되는 것을 방해하지 않는 경우를 인식하는 것이 필요하다.
상기 종래의 PLL 시스템에 있어서, 상기 위상 비교기 (16) 는 위상 천이 (204, 206) 가 상기 데이타 신호 (12) 에서 발생했는 지에 관계없이 위상을 비교한다. 직렬 데이타 응용에 있어서, 직렬 데이타 신호 (12) 는 상기 기준 신호로서 사용된다. 직렬 데이타 클록 회복 시스템에 있어서, 위상 비교는 데이타 천이가 발생하였을 경우에만 이루어질 필요성이 있다. 상기 데이타 신호 (12) 가 특정 클록 사이클 동안 천이 (204, 206) 를 지니지 않는 경우, 이때, 상기 VCO (20) 는 적절한 주파수에서 동작한다고 가정하기로 한다.
어떠한 데이타 천이도 기대되지 않는 경우에 상기 VCO 천이 신호 (28) 를 검출되게 할 수 없으므로, 상기 PLL (10) 은 상기 데이타가 단지 늦는다 (또는, 반대로 상기 VCO 주파수가 부정확하게 너무 빠른 동작을 한다) 라고 간주한다. 그와 같이, 상기 PLL (10) 은 보정 비교가 적합하지 않는 경우 상기 VCO 의 주파수를 보정하도록 시도한다 (그 이유는 비교하기 위해 어떠한 천이도 발생되지 않기 때문이다).
상기 VCO 천이 신호 (28) 를 방해하기 위하여, 기대된 데이타 천이가 발생하지 않을 경우, 상기 위상 비교기 (16) 의 기준 입력에 제공된 데이타 정보는 지연될 수 있다. 상기 종래의 PLL 을 직렬 데이타 응용에 적응 시키기에 필요한 또 다른 수정은 상기 기준 (데이타) 신호의 상승 및 하강 위상을 비교하는 것이다.
제2b도를 참조하면, 제2b도에는 종래의 클록 회복 시스템 (400) 이 예시되어 있는바, 여기서 다른 도면의 요소와 유사한 요소는 동일 명칭 / 참조 번호로 제공된다. 상기 종래의 시스템 (400) 은 VCO 를 게이트하여 데이타 천이를 검출하는 요소 (312) 및 지연라인 (22) 을 포함함으로써 상기 언급된 수정을 종래의 PLL (10) 에 합체시킨 것이다. 상기 시스템 (400) 의 성능은 펄스의 폭이 너무 좁을 경우 상기 지연라인 (22) 이 상기 펄스를 통과시킬 수 없다면 열화될 수 있다. 부가하여, 상기 시스템의 성능은 상기 지연라인 (22) 을 통한 상승 (204) 이나 하강 (206) 천이의 지연이 정합될 수 있는 경우 열화될 수 있다. 상기 종래의 시스템 (400) 이 상기 천이의 평균 위치를 추적함에 따라, 상승 및 하강 천이 지연을 정합시킴에 있어서의 에러는 주어진 데이타 천이가 공창량 (윈도우 (window) 여유도)으로 부터, 그러한 윈도우내에 발생함에 따라 검출되기 전에 변위될 수 있는 사용 가능한 량을 감소시킨다.
본 발명은 이러한 문제점을 해결하고자 한 것으로 데이타 전송 네트워크, 즉 파이버 분배용 데이타 인터페이스 (FDDI), 대형 프로토콜 집신기 설계 (백플레인 데이타 분배) 에 사용하는 클록 회복 시스템을 제공하는 것이다. 상기 파이버 분배형 데이타 인터페이스 (FDDI) 프로토콜은 광섬유 전송 매체를 사용하는 100 메가 비트 / 초 토큰 링 네트워크에 적용하는 미국 국립 표준국 (ANSI) 의 데이타 전송 표준이다. 상기 FDDI 프로토콜은 본 발명에 참고사항으로 합체된 FDDI - An Overview , Digests of papers IEEE Computer Society Int'l Conf., Compcon '87, Jan, 1987 에 기술되어 있다. 상기 FDDI 프로토콜은 본체 컴퓨터 사이와 아울러 본체 및 본체와 관련된 대용량 저장 서브 - 시스템 및 다른 주변 장치 사이의 고성능 상호 접속으로서 의도되었다.
[발명의 요약]
본 발명은 상승 및 하강 데이타 천이를 지니는 데이타 신호로 부터 클록 신호를 회복하는 시스템에 관한 것이다. 상기 천이는 상승 및 하강 데이타 천이에 민감한 검출 디바이스에 의하여 검출된다. 상기 검출 디바이스는 천이가 상기 데이타 신호에서 검출될 경우 제 1 논리 상태를 지니는 천이 신호를 발생시킨다. 상기 천이 신호는 비교기에 입력되기 전에 미리 결정된 시간 주기 동안 지연 요소에 의하여 지연된다.
또한, 상기 시스템은 클록 신호 발생기 및 비교기를 포함한다. 상기 클록 신호 발생기는 상기 비교기에 의하여 발생되는 보정 신호에 응답하여 클록 신호를 발생시킨다. 천이가 검출되었을 경우, 이때 상기 클록 신호는 상기 지연 요소를 통해 상기 비교기에 전달될 수 있으며 상기 비교기는 상기 지연된 천이 신호를 상기 클록 신호와 비교한다. 발생된 보정 신호는 아뭏든 상기 비교 신호 사이의 위상차를 나타낸다.
상기 천이 신호의 제 1 논리 상태에 응답하여 게이트 요소는 상기 클록 신호가 상기 비교기에 전달되는 것을 제어한다. 상기 천이 신호는 천이가 검출되었다는 것을 나타내도록 제 1 논리 상태를 지니는 경우, 이때 상기 클록 신호는 상기 비교기에 전달될 수 있으며, 어떠한 천이도 검출되지 않는 경우, 이때 상기 게이트 요소에 의하여 상기 클록 신호가 상기 비교기에 공급되는 것을 방해하므로 어떠한 비교도 이루어지지 않는다.
상기 클록신호 발생기는 상기 데이타 천이와 동기하여 발생하므로 상기 상승 및 하강 천이가 상기 데이타 셀 중앙에 발생하는 천이를 지니는 클록신호를 발생시킨다. 상기 클록 천이 및 데이타 천이는 상기 보정 신호가 대략 영 (0) 일 경우에 동기하여 발생한다.
상기 검출 디바이스는 양 (+) 에지용 검출기 디바이스 및 음 (-) 에지용 검출기 디바이스로 구성될 수 있고, 상기 천이 신호는 양 (+) 에지가 상기 데이타 신호에서 검출되었다는 것을 나타내는 양 (+) 천이 신호 및 음 (-) 천이 신호로 구성될 수 있다.
상기 게이트 디바이스는 상승 에지가 검출된 경우 상기 상승 천이 신호에 응답하여 상기 클록 신호를 상기 비교기에 공급하는 상승 에지용 게이트 요소를 지닐 수 있다. 유사하게, 상기 게이트 디바이스는 하강 에지가 검출될 경우 상기 음 (-) 천이 신호에 응답하여 상기 클록 신호를 상기 비교기에 공급하는 하강 에지용 게이트 요소를 지닐 수 있다. 분리된 비교기는 상기 지연된 상승 에지 신호를 상기 클록 신호와 비교하도록 전용될 수 있으며 분리된 비교기는 상기 지연된 하강 에지 신호를 상기 클록 신호와 비교하도록 전용될 수 있다.
따라서, 본 발명은 재발생된 클록 신호가 상기 데이타 셀 윈도우에 집중됨으로써 윈도우 손실을 최소화 하도록 전달 시간내에 상승 천이 및 하강 천이의 비대칭을 수용하는 시스템을 제공하는 것이다.
또한, 본 발명은 데이타 천이가 상기 데이타 신호에서 검출되는 경우 상기 데이타 신호와 비교되는 클록 신호를 비교기에 전달하는 것을 제어하는 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 동등하게 분리된 데이타 경로에 상승 천이를 나타내는 데이타 신호 및 하강 천이를 나타내는 데이타 신호를 제공하므로 상기 시스템이 천이 검출, 신호지역, 클록 신호 게이트 및 신호 비교용 분리 요소를 포함하는 것이다.
본 발명의 또다른 목적은 데이타 셀 윈도우에서 데이타 펄스의 위치나 좁은 데이타 펄스 폭에 영향을 받지 않는 에지 검출기 시스템을 제공하는 것이다.
본 발명의 잇점, 이들 목적 및 또 다른 목적은 이하 본 발명의 바람직한 실시예를 기술하는 와중에 분명해지거나 명백해진다.
[본 발명의 바람직한 실시예에 대한 상세한 설명]
제3도를 참조하면, 제3도에는 클록 회복 시스템 (100) 의 블록 다이어 그램이 예시되어 있는바, 유사한 요소는 동일 명칭 및 / 또는 참조 번호로 언급된다. 데이타 신호 (102) 는 양 (+) 에지용 검출기 논리 요소 (11) 및 음 (-) 에지용 검출기 논리요소 (12) 의 클록 신호 입력 포트 (CLK) 에 입력된다. 상기 논리 요소 (11, 12) 는 D - 플립 플롭일 수 있다. 상기 FDDI 를 적용함에 있어서, 상기 입력 데이타 신호 (102) 는 원격 스테이션 (예로, 60 마일 떨어진) 에서 전송될 수 있으며 파이버를 거쳐 상기 클록 회복 시스템에 연결될 수 있는 비제로 복귀역 (non - return to zero - inverted, NRZI) 데이타 신호이다.
또한, 제6도를 참조하면, 일정 신호 (D) 는 또한 상기 논리 요소 (11, 12) 에 입력되고, 바람직한 실시예에서는, 상기 일정 신호 (D) 가 논리 하이 (high) 또는 1 이다. 상승 (또는 양 (+)) 데이타 천이 (204) 가 특정 데이타 셀 (200) 동안 상기 데이타 신호 (102) 에서 발생하는 경우, 상기 양 (+) 에지용 검출기 (11) 는 논리 하이 나 1 인 양 (+) 에지용 검출기 출력 신호 (13a) 를 발생시킨다. D - 플립 플롭에 있어서, 상기 클록 입력 포트내로의 신호가 천이할 경우 상기 D - 플립 플롭은 상기 플립 플롭의 D 입력 포트에 수신된 신호로서 상기 동일 논리 상태를 지니는 신호를 출력한다. 하강 (또는 음 (-)) 데이타 천이 (206) 가 상기 데이타 신호 (102) 에서 발생하는 경우, 상기 음 (-) 에지용 검출기 (12) 는 음 (-) 에지용 검출기 출력 신호 (13b) 를 발생한다. 어떠한 데이타 천이 (204, 206) 도 특정 데이타 셀 동안 상기 신호 (102) 에 실재하는 경우, 상기 플립 플롭의 출력은 논리 로우 (low) 또는 열 (0) 신호로 된다. 그러므로, 천이 (204, 206) 가 발생하는 경우, 관련 에지용 검출기 출력 신호 (13a, 13b) 는 논리 하이 신호이고, 어떠한 천이도 발생하지 않는 경우, 상기 관련 에지용 검출기 출력 신호는 논리 로우 신호이다.
상기 에지용 검출기 출력 신호 (13a, 13b) 는 OR 게이트 (15) 에 입력되고 결과적으로 결합된 검출기 출력 신호 (14) 는 지연라인 (22) 과 아울러 펄스 게이트 (24) 에 입력된다. 상기 지연라인 (22) 은 상기 결합된 검출기 출력 신호 (14) 를 지연시키고, 상기 지연라인 (22) 은 바람직한 실시예에서, 상기 동기 클록 주기 (상기 지연은 또한 VCO 사이클과 동등함) 절반의 시간 주기인 미리 선택된 양 만큼 수신하여 지연된 데이타 신호 (23) 를 발생시킨다.
상기 결합된 데이타 출력 신호 (14) 를, 위상 비교기 (16) 에 입력시키기 전에 상기 지연라인 (22) 을 거쳐 지연시키는 주된 이유는 상기 데이타 천이 (204, 206) 가 상기 데이타 셀 (200) 의 전반이나 후반에 발생하지만, 충분한 시간 양에 의하여 펄스 게이트 (24) 가 VCO 천이 신호 (25) 를 상기 위상 비교기 (16) 에 게이트하도록 사용가능한 것을 보장하는 것이다. 그러므로, 지연라인을 포함함으로 인해, 상기 데이타 천이가 지정된 데이타 셀 윈도우의 후반에 발생하지만, VCO 게이트 메카니즘이 데이타 천이가 있음을 포획하거나 검출하는데 충분한 시간에 제공된다.
게이트된 VCO 구성이 사용될 경우 적합한 지연량은 대략 데이타 셀 폭의 절반이다. 절반의 데이타 셀 지연은 특정 셀내에 기대되는 어떠한 데이타천이도 절반 데이타 셀의 전반이나 절반 데이타 셀의 후반에 도달하는지에 관계 없이 포획되는 것을 보장한다. 상기 지연라인은 상기 데이타 천이가 인접한 데이타 셀 (200) 과 관련된 VCO 천이와 비교되지 않도록 대략 절반의 데이타 셀 폭보다 크게 제공하지 않는 것이 중요하다.
제4도 및 제5도를 참조하면, 상기 지연라인 (22) 은 복수개의 논리 게이트 (300) 로 구성될 수 있다. 상기 에지용 검출기 출력 신호 (13) 가 상기 논리 요소 (300) 를 통해 전달하는데 소요되는 시간양은 상기 지연라인 게이트 (300) 에 유사하여 링 (ring) 발진기로서 자체적으로 피드백하는 복수개의 반전 논리 게이트 (302) 로 구성된다.
상기 VCO 클록 사이클은 한 신호가 상기 논리 게이트 (302) 를 통해 전달하는데 소요되는 시간과 동일한 것이 필요하다. 예를들면, 상기 링 발진기 (20) 가 3 개의 반전 논리 게이트 (302) 로 구성되는 경우, 이때, 상기 VCO 클록 사이클은 상기 신호가 6 개의 게이트 (302) 를 통해 전달하는데 소요되는 시간과 동일하다. VCO 클록 사이클은 한 신호가 논리 1 상태를 발생시키도록 상기 링을 통해 일회 전달한 다음 논리 0 상태를 발생시키도록 상기 링을 통해 2 회 전달한 경우에 완성된다. 그러므로, 상기 지연라인 (22) 및 상기 VCO (20) 는 상기 지연라인 (22) 의 지연이 상기 VCO (20) 의 클록 사이클의 시간 주기와 거의 동일하도록 동등한 전달 시간을 지닌 요소로 구성된다. 상기 게이트 (300, 302) 의 전달 시간은 추적단 (140) 에 인가된 DC 전압에 의하여 제어된다.
상기 양 (+) 에지용 검출기 논리 요소 (11) 가 상승 데이타 천이 (204) 를 수신함에 따라 논리 1 펄스를 발생시키고 상기 음 (-) 에지용 검출기 논리 요소 (12) 가 하강 데이타 전이 (206) 를 수신함에 따라 논리 1 펄스를 발생시키기 때문에, 어느 한 입력 데이타 천이 (204, 206) 는 양 (+) 펄스를 발생시킨다. 상기 발생된 양 (+) 펄스는 VCO 천이 신호 (25) 와 비교되도록 상기 지연라인 (22) 에 이르기까지 전달한다.
상기 클록 회복 시스템 (100) 은 상기 상승 및 상기 하강 천이 (204, 206) 가 동기될 경우를 제외하고는 양호하게 실행된다. 상기 상승 및 하강 천이가 거의 동기될 경우, 상기 OR 게이트 (15) 는 제 2 신호를 찾을 수 없으므로 상기 제 2 발생 천이는 펄스의 중복으로 인해 상실된다.
상승 에지 (204) 및 하강 에지 (206) 신호에 대한 전달시간이 동일하다고 가정하면, 상기 지연된 데이타 신호 (23) 는 상기 위상 비교기 (16), 상기 VCO (20) 및 저역 필터 (18) 를 지니는 위상 동기 루프에 입력된다. 상기 위상 동기 루프 (14) 는 상기 지연된 데이타신호 (23) 를 상기 VCO (20) 에 의하여 발생된 게이트 클록 신호 (25) 의 위상 천이와 비교함으로써 연속적인 클록 신호 (27) (또는 VCO 천이 신호) 를 재발생시킨다. 상기 PLL (14) 가 동기되는 경우, 상기 지연된 데이타 신호는 상기 게이트된 VCO 천이 신호 (25) 가 도달함과 거의 동일한 시간에 상기 위상 비교기 (16) 에 도달한다.
상기 클록 신호 (27) 는 상기 VCO 천이 신호 (28) 를 발생시키도록 분할기 (29) 에 의하여 분할된다 (바람직한 실시예에서, 상기 클록 신호 (27) 는 상기 VCO (20) 에 의하여 발생된 클록 신호 (27) 의 어느 듀티 사이클 비대칭을 제거하도록 1/2 분할기에 의하여 분할된다). 상기 분할된 VCO 천이 신호 (28) 는 어떠한 데이타 천이 (204, 206) 도 상기 데이타 셀 (200) 에 실재하지 않는 경우 펄스 게이트 (24) 에 의하여 상기 위상 비교기 (16) 에 전달하는 것이 방지 (또는 차단) 된다.
상기 VCO 천이 신호 (28) 는 상기 펄스 게이트 (24) 의 클록 신호 포트에 입력되어 클록 신호로서 사용된다. 상기 양 (+) 에지용 검출기 출력 신호 (13a) 는 상기 음 (-) 에지용 검출기 출력 신호 (13b) 와 함께 OR 게이트 (15) 에 의하여 OR 되고 상기 결합된 검출기 출력 신호 (14) 는 양 (+) 또는 음 (-) 데이타 천이 (204, 206) 중 어느 하나가 상기 데이타 신호 (102) 에 실재하는 경우 1 을 상기 펄스 게이트 (24) 내로 래치시킨다. 상기 결합된 검출기 출력 신호 (14) 는 천이 (204, 206) 가 실재하는 경우 양 (+) 펄스이며, 천이 (204, 206) 가 실재하지 않는 경우 출력 신호는 논리 로우 이다.
상기 VCO 천이 신호 (28) 는 어떠한 데이타 천이 (204, 206) 도 상기 데이타 신호 (102) 에 실재하지 않는 경우 상기 펄스 게이트 (24) 에 의하여 상기 위상 비교기 (16) 로 부터 차단된다. 이러한 상태에서 상기 펄스 게이트 출력 신호 (25) 는 상기 VCO 천이 신호 (28) 의 상승 에지가 발생할 경우 논리 영 (0) 으로 된다. 상기 펄스 게이트 출력 신호 (25) 는 어떠한 천이 (204, 206) 도 상기 데이타 신호 (102) 에 실재하여 상기 VCO 천이 신호 (28) 가 상기 위상 비교기 (16) 에 전달하는 것이 차단되는 경우 상기 결합된 검출기 출력 신호 (14) 가 논리 로우 이기 때문에 논리 로우 이다.
앞서 기술된 바와 같이, 직렬 데이타 응용에 있어, 상기 시스템 (100) 에 의하여 수신된 기준 신호는 데이타 신호 (102) 이며 종종 상기 상승 (204) 이나 하강 (206) 데이타 천이가 특정 데이타 셀 (200) 에서 발생하는 경우가 공지되어 있지 않다. 그러나, 상기 상승 (204) 이나 하강 (206) 데이타 천이가 발생하는 경우, 상기 데이타 천이 (204, 206) 가 상기 데이타 셀의 공백이도록 한정된 간격에서 발생한다는 것이 공지되어 있다. 상기 데이타 신호 (102) 는 상기 데이타가 상기 데이타 셀의 시간 주기 동안 상태 변경되는 경우인지를 결정하도록 상기 데이타 셀 (200) 동안 표본화될 수 있다. 상기 결합된 검출기 출력 신호 (14) 를 상기 게이트된 VCO 천이 신호 (25) 와 비교하기 전에 상기 결합된 검출기 출력 신호 (14) 를 지연시킴으로써, 그리고 상기 VCO 천이 신호 (28) 를 상기 위상 비교기 (16) 에 전달되는 것을 제어하도록 상기 펄스 게이트 (24) 를 사용함으로써, 상기 시스템 (100) 은 위상을 비교하기 전에 상기 데이타 천이 (204, 206) 의 실재를 검출하는데 충분한 시간을 지닌다.
상기 결합된 검출기 출력 신호 (14) 는 이 신호 (14) 가 상기 지연 라인 (22) 에 입력됨과 거의 동일한 시간에 상기 펄스 게이트 (24) 에 입력된다. 상기 펄스 게이트 (24) 를 통한 전달 시간은 상기 피드 백 루프가 그러한 전달 시간을 탐지하기 때문에 임계적이 아니다.
이론상, 상기 데이타 천이 (204, 206) 는 앞서 기술된 바와 같이 8 ns. 폭인 데이타 셀 윈도우 (200) 의 중앙에 발생한다. 그러나, 상기 지연된 데이타 신호 (23) 의 천이 (204, 206) 는 송신기, 파이버 인터페이스, 광 수신기나 클록 회복 지연 라인과 관련된 여러 메카니즘으로 인해 상기 데이타 셀 윈도우 (200) 의 중앙에 발생하지 않을 수 있다. 이상적인 상태하에서, 상기 데이타 천이 (204, 206) 및 상기 VCO 천이 (28) 는 상기 위상 비교기 (16) 의 입력에 양립하여 동시 도달한다고 가정하기로 한다. 이러한 상태가 안정되는 경우, 이때 상기 재 동기화 회로 (310) 의 윈도우 중앙에 도달하는 데이타와 같게 된다. 상기 재 동기화 회로 (310) 는 위상 비교용으로 사용되는 VCO 천이 신호 (28) 의 반전 위상에지에서 클록되지 않는 D 플립 플롭 (310) 을 사용하여 상기 위상 비교기 (16) 에 도달하는 지연된 데이타 신호 (23) 를 표본화 한다. 상기 반전 VCO 위상 에지 (28) 를 사용함으로 인해 상기 지연된 데이타 천이가 상기 클록에지 사이의 절반에 위치하므로 최대 준비 (setup) 및 유지 시간 (상기 데이타 셀 윈도우내에 상기 데이타를 집중시킴으로써) 을 야기시킨다.
상기 분할된 VCO 신호 (28) 는 윈도우의 중앙에 집중시키기 위하여, 상기 VCO 신호 (28) 가 동기 플립 플롭 (310) 에 대한 클록 발생원이며 상기 VCO 신호 (28) 의 위상 천이가 루프 필터 (18) 로 인해 한 위상 비교로 부터 다음 위상 비교로 일시적으로 이동하지 않음에 따라 기준 포인트로서 사용될 수 있다.
데이타 천이 (204, 206) 가 상기 데이타 셀 (200) 내에서, 4 ns 및 8 ns 사이에서 발생하는 경우, 상기 데이타는 고려된 후반에 있다. 예를들면, 상기 데이타가 4 ns 후반에 있는 경우 (결과적으로 상기 데이타 셀의 에지에 있는 경우), 상기 에지용 검출기 출력 신호 (13a, 13b) 는 모두 OR 되고 상기 결합된 검출기 출력 신호 (14) 는 (1) 데이타 천이 (204, 206) 가 상기 신호 (14) 에 실재하는지 그리고 (2) 상기 VCO 천이 신호 (28) 가 상기 위상 비교기 (16) 에 전달될 수 있는지를 상기 펄스 게이트 (24) 가 검출하는데 충분한 여백시간을 지니는 펄스 게이트 (24) 에 의하여 수신된다.
상기 데이타 천이 (204, 206) 는 또한 상기 셀 윈도우 (200) 에서 거의 4 ns 전반에 발생할 수 있다.
상기 지연 라인 (22) 및 상기 펄스 게이트 (24) 모두는 상기 데이타 셀 (200) 에 내재하는 데이타 천이의 전반 및 후반 도달을 수용한다. 데이타 신호 (102) 의 천이 (204, 206) 가 상기 VCO천이 신호 (28) 의 천이로 부터 기준되는 바와 같이 4 ns 후반 (즉, 상기 셀 윈도우의 중앙 이후) 에 발생하는 경우, 상기 펄스 게이트 (24) 는 VCO 신호 (28) 가 상기 펄스 게이트 (24) 입력에 도달하기 바로 전에 상기 VCO 천이 (28) 를 이네이블하도록 신호 (14) 에 의하여 세트된다.
상기 데이타 천이가 상기 VCO 천이 신호 (28) 의 천이로 부터 기준되는 바와 같이 상기 데이타 윈도우 전반에 도달하는 경우, 이때 상기 펄스 게이트 (24) 는 VCO 천이 (28) 를 먼저 이네이블하도록 세트됨으로써, 상기 VCO 천이 신호 (28) 가 상기 게이트된 천이 신호 (25) 로서 전달될 수 있다. 상기 전반 에지용 검출기 출력 신호 (13a, 13b) 는 상기 위상 비교기 (16) 에 입력되기에 앞서 상기 지연라인 (22) 에 의하여 지연된다. 상기 결합된 에지용 검출기 출력 신호 (14) 에 도입되는 지연은 상기 지연된 데이타 신호 (23) 가 상기 게이트된 천이 신호 (25) 에 앞서 상기 위상 비교기 (16) 에 도달할 정도이다.
이상적으로, 연속 데이타 천이가 상기 데이타 셀의 중앙에 발생하는 경우, 이때 상기 데이타 펄스 폭 (8 ns) 이 나타난다. 연속 데이타 천이가 상기 데이타 셀 (200) 의 중앙 (즉, 한 전반부에 의하여 수반되는 한 후반부) 에 집중되지 않는 경우, 이때 좁은 데이타 펄스폭이 산출된다. 상기 클록 회복 시스템 (100) 은 수 나노초전반인 데이타 천이에 의하여 수반되는 수 나노초후반인 한 천이를 지니는 데이타 패턴으로 제공되었을 경우 불안정하게될 수 있다. 앞서 기술된 바와 같이, 좁은 데이타 펄스 폭으로 인해, 상기 시스템 (100) 이 OR 게이트 (15) 에서 중복된 펄스로 인해 고장날 수 있다.
제7도를 참조하면, 제7도에는 좁은 펄스 폭 및 펄스 중복을 수용하는 또다른 클록 회복 시스템 (50) 이 예시되어 있다. 상기 시스템 (50) 은 상기 데이타 신호 (102) 가 상기 지연 라인 (22) 에 직접 전달되는 것을 제외하고는 동작상 제6도의 시스템 (100) 과 유사하다. 익스클루시브 NOR 게이트 (XNOR) 는 상기 데이타 신호 (102) 및 지연 데이타 신호 (23) 를 수신하고 상기 지연라인 (22) 에 의해 전용되는 시간 후에 상기 신호내의 어느 천이라도 실재하는 경우 상승 천이 신호 (224) 를 발생시킨다. 동기된 두 천이 (204, 206) 에 의하여 야기되는 펄스 중복의 문제점은 제거되지만, 좁은 데이타 펄스 폭을 지니는 데이타 신호 (102) 를 수신할 수 있도록 상기 지연 라인 (22) 을 필요로 한다.
제3도의 시스템 (100) 과 유사한 점으로는, 상기 데이타 신호 (102) 가 D - 플립 플롭일 수 있는 양 (+) 에지용 검출기 논리 요소 (F1) (108) 의 클록 신호 입력 포트 (CLK) 에 입력된다. 일정한 논리 하이 신호는 상기 양 (+) 에지용 검출기 (108) 의 데이타 포트 (D1) 에 입력된다. 상승 에지 (204) 의 데이타 천이가 수신되는 경우, 이때 상기 양 (+) 에지용 검출기 (108) 는 논리 하이 신호인 양 (+) 에지용 검출기 출력 신호 (Q1) (109) 를 발생시키는데, 그 이유는 D - 플립 플롭이 이 D - 플립 플롭의 데이타 포트 (D1) 에 입력되는 신호와 동일한 레벨을 지니는 신호 (109) 를 출력시키기 때문이다.
상기 양 (+) 에지용 검출기 출력 신호 (109) 는 양 (+) 펄스 게이트 논리 요소 (124) (F2) 의 데이타 포트 (D2) 에 입력된다. 상기 양 (+) 펄스 게이트 (124) 는 또한 클록 입력 포트 (CLK) 에서 상기 VCO 천이 신호 (28) 를 수시하는 D - 플립 플롭일 수 있다. 상기 VCO 천이 신호 (28) 의 상승에지상에서, 상기 양 (+) 펄스 게이트 (124) 는 상기 양 (+) 에지용 검출기 출력 신호 (109) 와 동일한 논리 레벨을 지니는 게이트된 양 (+) 천이 신호 (152) (Q2) 를 발생시키는데, 그 이유는 클록 신호의 상승에지상에서, D - 플립 플롭이 수신한 데이타신호와 동일한 논리 상태를 지니는 신호를 출력시키기 때문이다. 상기 게이트된 양 (+) 천이 신호 (152) 는 이 신호 (152) 가 논리 하이 일 경우 상기 신호 (152) 를 지워버리는 상기 양 (+) 에지용 검출기 (통상적으로, D - 플립 플롭) 에 입력된다.
하강 천이를 지니는 데이타 신호 (102) 는 음 (-) 에지용 검출기 논리 요소 (110) (F4) 의 클록 신호 입력 포트 (CLK) 에 입력된다. 상기 음 (-) 에지용 검출기 (110) 는 또한 D - 플립 플롭일 수 있으며 데이타 입력 포트 (D4) 에서 일정한 논리 하이 신호를 수신한다. 상기 음 (-) 에지용 검출기 (110) 는 또한 상기 데이타 신호 (102) 의 음 (-) 에지 (206) 가 수신될 경우 논리 하이 음 (-) 에지용 검출기 출력 신호 (111) (Q4) 를 발생시킨다.
상기 음 (-) 에지용 출력 신호 (111) 는 D - 플립 플롭인 음(-) 펄스 게이트 (126) (Q5) 의 데이타 포트 (D5) 에 입력된다. 상기 VCO 천이 신호 (28)는 또한 상기 음 (-) 펄스 게이트 (126) 의 클록 포트에 입력되므로 상기 VCO 천이 신호 (28) 의 상승 에지상에서 상기 음 (-) 펄스 게이트 (126) 가 상기 음 (-) 펄스 게이트의 데이타 입력 포트 (D5) 에 입력되는 음 (-) 에지 검출기 출력 신호 (111) 와 동일한 논리 레벨을 지니는 게이트된 음 (-) 천이 신호 (154) 를 발생시킨다. 상기 게이트된 음 (-) 천이 신호 (154) (Q5) 는 이 게이트된 음 (-) 천이 신호 (154) 가 논리 하이 인 경우 상기 음 (-) 천이 신호 (154) 를 지워버리는 음 (-) 에지용 검출기 (110) 에 입력된다.
또한, 제6a도 내지 제6c도를 참조하면, 제6a도에는 상승 (204) 및 하강 (206) 천이를 지니는 데이타 신호 (102) 가 예시되어 있다. 상기 상승 에지 (204) 는 양 (+) 에지용 검출기 (108) 에 입력되며 상기 양 (+) 에지용 검출기 (108) 는 제6b도에 예시된 바와 같이 데이타신호 (D1) 가 논리 하이 신호인 경우 논리 하이 인 양 (+) 에지용 검출기 출력 신호 (109) 를 출력한다. 상기 양 (+) 에지용 검출기 (108) 는 게이트된 양 (+) 천이 신호 (152) 가 상기 양 (+) 천이용 검출기 (108) 를 지워버릴때까지 하이 로 머무르는 신호 폭 (109) 을 발생시킨다.
상기 데이타 신호 (102) 의 음 (-) 에지 (206)는 하강 데이타 천이에 민감한 음 (-) 에지용 검출기 (110) 에 의하여 수신된다. 상기 음 (-) 에지 검출기 (110) 는 논리 하이 인 음 (-) 에지 검출기 출력 신호 (111) 를 출력한다. 상기 음 (-) 에지 검출기 출력 신호 (111) 는 상기 게이트된 음 (-) 천이 신호 (154)에 의하여 지워질때까지 하이 로 된다. 그러므로, 상기 음 (-) 에지 검출기 (110) 및 상기 양 (+) 에지 검출기 (108) 는 폭넓은 펄스 신호 (111, 109) 를 발생시킨다.
다시, 제7도를 참조하면, 앞서 기술된 바와 같이, 상기 데이타 신호 (102) 는 또한 미리 결정된 양만큼 상기 데이타 신호 (102) 를 지연시키는 지연 라인 (22) 에 입력된다. 상기 지연된 데이타 신호 (23) 및 지연되지 않은 데이타 신호 (102) 는 논리 게이트 (G1) 에 입력되고 상기 논리 게이트 (G1) 는 상기 지연된 데이타 신호 (23) 를 데이타 펄스로 변환시킨다.
바람직한 실시예에 있어서, 상기 논리 요소 (G1) 는 익스클루시브 NOR 게이트 (G1) 이다. 상기 2 개의 익스클루시브 NOR 게이트 입력 (23, 102) 이 동일하지 않을 경우, 이때, 상기 익스클루시브 NOR 게이트는 영 (0) 을 출력한다. 음 (-) (206) 및 양 (+) (204) 데이타 천이를 모두 지니는 데이타 신호 (102) 는 펄스 데이타 신호 (224)로 변환되어 상기 위상 비교기(16)에 입력된다.
상기 양(+) 및 음(-)천이 신호(152, 154)는 또 다른 논리 요소에 입력되는데, 상기 또 다른 논리 요소는 바람직한 실시예에 있어서, 게이트된 천이 신호(25) 를 발생시키는 OR 게이트 (G2) 이다. 상기 OR 게이트(G2)는 상승(204)이나 하강(206) 데이타 천이중 어느 하나가 상기 데이타 신호(102)에서 발생하는 경우 논리 하이인 게이트된 천이 신호(25)를 발생시킨다. 상기 위상 비교기(16)는 펄스 데이타 신호(224) 및 상기 게이트된 천이 신호(25) 사이의 위상 불일치를 나타내는 보정 신호(30)를 발생시킨다.
상기 위상 비교기(16)는 동일한 클록 주기내에서 상기 지연된 펄스 데이타 신호(224) 및 상기 게이트된 천이 신호(25)를 수신하며 상기 두 신호(224, 25)의 위상을 비교한다. 상기 VCO (20)가 동기되었을경우, 상기 위상 비교기(16)내로 입력된 두개의 신호(224, 25)는 위상 정렬된다. 상기 두 신호의 위상차가 있는 경우, 상기 위상 비교기(16)는 상기 지연 라인 출력 신호(23) 및 상기 게이트된 천이 신호(25)사이의 위상 에러에 비례하는 폭을 지니는 보정 신호(30)를 발생시킨다.
상기 보정 신호(30)는 이 전압 보정 신호(30)를 전류 보정 신호(33)로 변환시키는 충전 펌프(31)에 입력된다. 상기 전류 보정 신호(33)는 상기 VCO (20)에 입력되기전에 저역 필터(18)에 의하여 필터링 (filtering)된다. 상기 보정 신호(30)가 발생됨에 따라, 상기 보정 신호(30)는 상기 저역 필터의 캐패시터(18)에 저장된 전하에 이르기까지 충전시키거나 상기 저역 필터의 캐패시터(18)에 저장된 전하를 방전시킨다. 상기 필터링된 신호(35)는 상기 VCO (20)에 입력되어 상기 필터링된 신호(35)의 주파수를 증가시키거나 감소시키므로, 상기 VCO (20)는 상승 위상 천이가 상기 지연된 펄스 데이타 신호(224)와 동상인 연속 클록 신호(27)를 발생시킨다.
하강 에지용 천이(206)는, 상승 에지 천이(204)가 상기 지연라인(22)을 통해 전달되는데 소요되는 시간보다는, 상기 지연 라인(22)을 통해 전달되는데 소요되는 상이한 시간양을 취할 수 있다. 상승 및 하강 데이타 천이에 대한 전달 시간 사이의 비대칭은 상기 데이타 신호의 위상 불일치로 부터라기 보다는 지연 불일치로 인해 상기 VCO 보정 신호(30)를 변화시키게 한다. 부가하여, 종래의 지연라인(22)은 어느 정도의 데이타 신호폭을 수신하도록 설계되며 보다 좁은 신호 폭을 전송하는데 난점을 지니는 것이 전형적이다. 특히, 상기 지연라인은 단일 간격 게이트중 한 게이트의 전달 시간보다 좁은 데이타 신호 폭을 전송할 수 없다. 예를들면, 어떤 신호가 상기 지연 라인 게이트중 한 게이트를 통해 전달되는데 대략 1ns 소요되는 경우, 이때 상기 전송될 수 있는 데이타 신호의 최소 폭은 대략 1 ns 이다.
제9도 및 제10도를 참조하면, 제9도에는 양(+) 및 음(-)에지용 천이와 관련된 상이한 전달 지연을 수용하며 에지 천이에 영향을 받지않는 지연 라인 클록 회복 시스템(300)이 예시되어 있으며 제10도에는 해당 타이밍 다이어 그램이 예시되어 있다. 상기 시스템(300)은 NRZI 포맷으로 상기 데이타 신호(102)를 수신하고, 동일하게 분리된 데이타 경로(104, 106)에 양(+) 데이타 천이(204)를 지닌 신호 및 음(-) 데이타 천이(206)를 지닌 신호를 제공한다. 상기 양(+) 데이타 에지용 회로(104)는 상기 양(+) 데이타 천이(204)에 전용되고 상기 음(-) 데이타 에지용 회로(106)는 상기 음(-) 데이타 천이(206)에 전용된다.
분리 회로는 음(-)에지 데이타 및 양(+) 에지 데이타와 관련된 상이한 전달 시간의 도입을 제거하도록 상기 양(+) 에지 천이(204) 및 음(-) 에지 천이(206)에 전용된다. 양(+) 에지 데이타(204)에 전용된 제 1 지연 라인(120) 및 음(-) 에지 데이타(206)에 전용된 제 2 지연 라인(122)을 지님으로써, 상기 전달시간 비대칭은, 상기 지연 라인(120, 122) 모두가 양(+)으로 되는 에지 천이로 제공되기 때문에 해결된다.
상기 분리 회로(104, 106)는 또한 상기 상승 및 하강 천이가 독자적으로 (즉, 분리 회로(104, 106)에 의하여) 포획되거나 해제되기때문에 상기 데이타 셀의 시간 윈도우에 대한 불필요한 절단을 감소시킨다. 플립플롭(108, 110)이 최소 펄스폭 제약조건에 기인하여 부정확한 기능을 할때까지 상승 및 하강 데이타 천이쌍을 서로 대항하여 밀어버리는 것이 가능하다.(천이쌍은 한 데이타 천이가 후반에 발생하고 다음 데이타 천이가 전반에 발생하는 경우 서로 밀쳐 버리는 것을 말한다.) 에지 트리거용 플립플롭은 클록 에지가 발생하기 전에 어떤 시간주기에 상기 데이타를 안정하게 할 필요성이 있다. 그러하지 않으면, 상기 플립 - 플롭은 부정확한 기능을 할 수 있다.
상기 양(+) 데이타 에지용 회로(104)는 양(+) 에지용 검출기 논리 요소 (F1) (108)로 구성되며, 상기 양(+) 에지용 검출기 논리 요소(F1)(108)는 클록 펄스 입력 포트(116)에 수신되는 데이타 신호(102)에서 상승 에지용 데이타 천이(204)에 민감하다.
바람직한 실시예에 있어서, 상기 양(+) 에지용 검출기(108)는 Q1 출력 신호(109) 및출력 신호(112)를 지닌 D - 플립플롭이다. 상기 양(+) 에지용 검출기(108)가 상기 데이타 신호(102)의 도달에 앞서 클리어(clear)되기 때문에, 상기출력에 인가된 논리 하이 나 1 은 상기 양(+) 에지용 검출기의 데이타 입력 포트(D1)내로 피드백된다. 상기 데이타 신호(102)의 상승 에지(204)상에서, 상기 양(+) 에지용 검출기(108)가 데이타 입력 포트(D1)에 수신된 신호(112) 와 동일한 논리 상태를 지니는 양(+) 에지용 검출기 출력 신호(109)를 발생시킨다.
따라서, 초기상태후에, 상기 양(+) 에지용 검출기 출력 신호(109)는 상기 데이타 신호(102)가 수신되기전에 논리 로우 상태로 된다(제10c도). 상기 양(+) 데이타 천이(204)가 상기 양(+) 에지용 검출기(108)에 의하여 수신되는 경우 (제10a도), 상기 양(+) 에지 검출기(108)는 데이타 입력 포트(D1)에 수신된 신호(112)와 동일한 레벨을 지니는 양(+) 에지용 검출기 출력 신호(112)와 동일한 레벨을 지니는 양(+) 에지용 검출기(109) (제10c도)를 출력한다(즉, 상기 출력 신호(109)는 논리 하이 신호(또는 1 로 천이한다).
양(+) 에지용 검출기 출력 신호(109) (이하, 양(+) 데이타 신호 로서 언급됨)는 미리 선택된 양만큼 상기 양(+) 데이타 신호(109)를 지연시키고 지연된 양(+) 데이타 신호(128) (제10d도)를 발생시키는 제 1 지연 라인(120)에 입력된다. 바람직한 실시예에 있어서, 상기 도입된 지연은 바람직한 실시예에서 4 ns 인 VCO클록 주기와 거의 동일하다. 상기 제 1 지연 라인(120) 의 속도는 전압 제어 발진기(VCO)(128)와 동일한데, 그 이유는 상기 VCO (128) 및 상기 지연 라인(120)이 유사한 게이트 구성 및 전달 지연 시간(제4도 및 제5도) 을 제어하는 공통입력 리드(140)를 지닌다.
상기 지연된 양(+) 데이타 신호(128)는 양(+) 에지 위상 논리 요소(F3) (132)의 클록 신호 입력 포트에 입력된다. 상기 양(+) 위상 비교기 시스템은 양(+) 위상 논리 요소(132), 양(+) 펄스 게이트 (124) 및 논리 게이트(G1)로 구성된다. 그러므로, 상기 양(+) 위상 비교기는 상기 지연된 양(+) 신호 및 VCO 천이 신호 (148)인 두개의 입력을 지닌다.
바람직한 실시예에 있어서, 상기 양(+) 위상 논리 요소(132)는 또한, 모든 특성(즉, 음(-) 에지 위상 비교기 논리 요소 (F6)(134)의 레이아웃 (layout) 방위 및 전력레벨) 에 정합되는 D - 플립 플롭이다. 상기 양(+) 위상 논리 요소(132)의 데이타 입력 포트(D3)는 입력으로서 일정한 논리 하이 나 1 데이타 포트 입력 신호(136) (제10b도)를 수신하고 상기 양(+) 위상 비교기(132)는 양(+) 위상 출력 신호(Q3)(144)를 발생시킨다. 상기 양(+) 위상 출력 신호(144)는 상기 양(+) 위상 비교기 시스템에 의하여 발생된 출력 신호중 한 출력신호이다.
상기 지연된 위상 데이타신호(128)가 상승 에지(204) (제10d도)를 지니는 경우, 이때 상기 발생된 양(+) 비교기 출력 신호(144)(제10d도)는 또한 상기 데이타 포트(D3)에 입력된 신호(136)와 동일한 논리 레벨을 지닌다. 그러므로, 상기 지연된 양(+) 에지 신호(128)가 상승 에지를 지니지 않는 경우, 이는 양(+) 데이타 천이(204)가 특정 데이타 셀(200)에서 발생하지 않는다는 것을 의미한다. 그러므로, 상기 양(+) 비교기 출력 신호(144)도 논리 하이 신호이다. 상기 양(+) 위상 논리 요소(132)는 상기 양(+) 위상 출력 신호(144)를 발생시킴으로서 도달하는 지연된 데이타 신호(128)의 발생을 기록한다.
상기 양(+) 비교기 출력 신호(144)는 음(-) 위상 출력 신호(144)는 음(-) 위상 출력 신호(146)와 함께 제 1 논리 OR (G2)(172)에 입력된다(상기 음(-) 위상 출력 신호(146)는 상기 음(-) 위상 비교기에 의하여 발생되는 출력 신호중 한 출력 신호이다). 신호(144, 146)중 어느 한 신호가 논리 하이 인 경우, 이때 상기 제 1 OR 게이트(G2)(176)는 논리 하이 인 펌프 업 (pump up) 신호 (180) (제10n도)를 발생시킨다. 따라서, 상승 에지 천이(204)가 상기 데이타 신호(102)에서 발생하는 경우, 펌프 업 신호(180)가 발생된다.
상기 양(+) 에지용 검출기 출력 신호(109)는 또한 바람직한 실시예에서 D - 플립플롭인 양(+) 펄스 게이트 논리 요소 (F2) (124)의 데이타 입력 포트(D2) 에 입력된다. 상기 시스템의 위상 동기 루프(14) 부분의 전압 제어 발진기(VCO) (128) 는 상기 데이타 신호(102)의 주파수를 추적하는 신호(127)를 발생시킨다. 바람직한 실시예에 있어서, 상기 신호(127)는 분할기(129) (바람직한 실시예에 있어서 1/2 분할기) 에 의하여 미리 선택된 제 2 양으로 분할된다. 상기 분할된 신호(148)는 상기 양(+) 펄스 게이트 논리 요소(124)의 클록 신호 입력 포트에 입력되는 VCO 천이 신호(148)이다. 상기 VCO 천이 신호(148)는 상승에지 상에서 상기 데이타 신호(D2) 내에 클록하고, 상기 양(+) 펄스 게이트는 데이타 포트(D2)내로 입력되는 신호(113)와 동일한 논리 레벨을 지니는 양(+) 펄스 게이트 출력 신호(152) (Q2)를 발생시킨다. 상기 양(+) 펄스 게이트 출력 신호(152)는 상기 양(+) 위상 비교기 시스템의 출력 신호중 한 출력 신호이다.
상기 양(+) 펄스 게이트(124)는 상기 VCO 천이 신호(148)의 전달을 제어하고 그렇게함으로써 상기 양(+) 펄스 게이트(124)는 2중기능을 지닌다. 첫째로, 상기 양(+) 펄스 게이트(124)는 양(+) 데이타 에지 회로(104)가 상승 에지용 데이타 신호를 수신할 경우에만 상기 VCO 천이 신호(148)의 발생을 기록한다. 상기 VCO 천이 신호(148)의 발생은 상기 데이타 신호(102)에서 양(+) 데이타 천이가 있는 경우에만 기록되는데, 그 이유는 바람직한 실시예에 있어서, 실제로, 상기 양(+) 데이타 에지 회로(109)가 상승 에지 천이 신호를 수신할 경우 상기 양(+) 데이타 신호(109) 및 상기 VCO 천이 신호(148)의 위상을 비교하기만 한다. 그러므로, 상기 양(+) 펄스 게이트(124)는 결과적으로, 상기 VCO 천이 신호(148)를 게이트 하는 기능을 한다.
논리 요소(124)의 제 2 기능은 상기 게이트된 VCO 천이 신호(152) 를 발생시켜 VCO 천이의 발생을 기록함에 따라 동작상태를 초기화함으로써 상기 양(+) 위상 비교 시스템의 개시를 제어하는 것이다.
상기 VCO 천이 신호(148) (제10e도)의 발생은 상기 양(+) 데이타 신호(109)가 논리 하이 일 경우(제10c도) 논리 하이신호(또는 1)인 양(+) 펄스 게이트 출력 신호(152)(제10f도)를 발생시키는 양(+) 펄스 게이트(124)에 의하여 기록된다(다시, 상승 에지(204) 데이타 신호(102)가 수신될 경우(제10a도) 상기 양(+) 데이타 신호(109)는 논리 하이 이다). 어떠한 상승 에지(204)가 특정 데이타 셀동안 상기 데이타 신호(102) 에서 발생하지 않는 경우, 이때 상기 양(+) 데이타 신호(109)는 논리 로우 이며 상기 양(+) 펄스 게이트(124)는 논리 로우 인 양(+) 펄스 게이트 출력 신호(152)를 출력하므로, 결과적으로 상기 VCO (128)가 상기 발생한 데이타 신호와 동기되는 클록 신호(127)를 연속 발생시키지만, 상기 VCO 천이 신호(148)의 실재를 인식하지 못한다.
상기 양(+) 펄스 게이트 출력 신호(152) 및 음(-) 펄스 게이트 출력 신호(154)는 제 2 논리 OR 게이트(G3)(178) 에 입력된다. 입력 신호(152, 154) 중 어느 한 입력 신호가 논리하이인 경우, 이때 상기 제 2 OR게이트(178)는 논리 하이 인 펌프 다운 (pump down) 신호(182) (제10o도)를 발생시킨다. 그러므로, 상승 에지 천이(204)가 특정 클록 사이클동안 상기 데이타 신호(102)에서 발생하는 경우, 이때 펌프 다운 신호(182)도 발생된다.
상기 양(+) 펄스 게이트 출력 신호(152) 및 상기 양(+) 비교기 출력 신호(144)는 바람직한 실시예에 있어서, 제 1 논리 NOR 게이트(G1) (184)인 제 1 리세트 회로 요소(184)(G1)내로 입력된다. 상기 제 1 리세트 회로(184) 는 상기 양(+) 펄스 게이트 (124) 및 양(+) 위상 비교기(132)에 입력되어 상기 양(+) 펄스 게이트(124) 및 양(+) 위상 비교기(132)가 논리 출력 신호(144, 152) 모두를 지닌 후에 상기 양(+) 펄스 게이트(124) 및 양(+) 위상 비교기(132)를 클리어하는 제 1 리세트 신호(160)를 발생시킨다. 상기 양(+) 펄스 게이트(F2)(124) 및 상기 양(+) 펄스 비교기(F3)(132)를 클리어하므로 인해 상기 양(+) 위상 비교기 시스템에 의한 위상 비교연속이 종료되고 충전 펌프 신호(180, 182)의 최소 펄스 폭(제8a도 내지 제8c도)이 결정된다. 논리 신호(144, 152) 는 직접 충전 펌프 업(180) 및 충전 펌프 다운(182)신호를 야기시킨다. 논리 하이 인 제 1 신호 (상기 양(+) 위상 비교기 출력 신호(144)나 상기 양(+) 펄스 게이트 출력신호(152))의 도달이 상기 펌프 회로중 한 펌프 회로를 턴온시키고, 논리 하이 인 제 2 신호의 도달은 나머지 펌프 회로를 턴온시킨다. 하이 로 천이하는 마지막 신호는 최소 펌프 펄스폭을 발생시킨다.
상기 양(+) 펄스 게이트(124) 및 상기 양(+) 위상 비교기(132)가 상기 제 1 리세트 신호(160) (논리 하이 )를 수신하는 경우, 상기 양(+) 펄스 게이트 출력 신호(152) 는 상기 양(+) 위상 검출기 출력 신호(144)와 같이 로우 로 천이한다. 부가하여, 상기 제 1 리세트 신호(160) 는 또한 상기 양(+) 에지용 검출기(108)에 입력된다. 상기 양(+) 에지용 검출기(108)가 상기 논리 하이 인 리세트 신호(160)를 수신할 경우, 상기 양(+) 데이타 신호(109)는 논리 로우 신호로 된다. 상기 양(+) 데이타 천이(204)가 상기 데이타 셀 윈도우(200) 에서 가장 후반에 발생하는 경우, 상기 양(+) 에지 검출기 (108) 는 실제로, 상기 음(-) 에지 검출기(110)가 음(-) 데이타천이(102)를 수신할 경우 데이타 클록 사이클 동안 클리어할 수 있다. 양(+) 전이 회로(104)를 클리어하도록 음(-) 데이타 천이 사이클동안의 시간을 사용가능하므로 상기 시스템(100)이 근접하게 이격된 데이타 천이를 조장할 수 있다.
음(-) 데이타 에지 회로(106)는 상기 음(-) 에지용 검출기(110)가 하강 데이타 천이(206)에 민감한 것을 제외하고는 상기 양(+) 데이타 에지 회로(104)와 동일하다. 상기 음(-) 데이타에지 회로(106)는 클록 신호 입력 포트(118)에 수신된 입력 데이타 신호(102)에서 하강 에지 데이타 천이(206)에 민감한 음(-) 에지용 검출기 논리 요소(F4) (110) 를 지닌다. 상기 음(-) 에지용 검출기(110)는 또한 D - 플립플롭일 수 있다.
상기 음(-) 데이타 에지 회로(106)는 전력 레벨 및 레이아웃 방위에 응답하여 상기 제 1 지연 라인 (120) 과 정합되는 제 2 지연 라인 (122)을 지닌다(즉, 지연라인(120, 122) 모두는 거의 동일한 양만큼 수신된 데이타 신호를 지연시키고 상기 지연라인(120, 122) 모두는 상기 VCO (128)와 동일하게 루프 필터 노드(35)에 의하여 제어된다).
상기 양(+) 에지용 검출기(108)와 같이, 상기 음(-) 에지용 검출기(110)는 바람직한 실시예에 있어서,출력 신호(114) 및 Q4 출력 신호(111) 를 지닌 D - 플립플롭이다. 상기 음(-) 에지용 검출기(110)가 상기 데이타 신호(102)의 도달에 앞서 클리어하기 때문에, 상기출력 신호(114)에 인가된 논리 하이 나 1 은 상기 음(-)에지용 검출기의 데이타 입력 포트(D4)내로 피드백된다. 하강 에지 데이타 천이(206)가 상기 데이타 신호(102)(제10a도)에서 발생하는 경우, 상기 음(-) 에지용 검출기(110)는 데이타 입력 포트(D4)에 수신된 신호(제10i도)와 동일한 논리 레벨을 지니는 음(-)검출기 출력 신호(111) (이하 음(-) 데이타 신호 로 언급됨)를 발생시킨다.
상기 에지용 검출기(108, 110)에 입력된 데이타 신호는 전력 상승에 따른 불합리한 상태의 가능성으로 인해 일정한 논리 1 레벨 상태로 부터 구동될 수 없다. 일정한 논리 1 이및를 피드백시키는 대신에 사용되는 경우, 이때 전력 상승에 따라 신호(109, 111)가 하이 로 되며 신호(144, 146)가 로우 로 될 수 있다. 따라서, 상기 데이타 신호(102)는 지연된 데이타 신호(128, 130) 에서 양(+) 천이를 발생시키므로 신호(144, 146)가 하이로 천이할 수 있으며 상기 에지용 검출기(108, 110)를 클리어 할 수 없다.
바람직한 실시예에 있어서, 상기 검출기(108, 110)가 하이 상태인 신호(109, 111)로 전력 상승하는 경우, 이때 상기 데이타 신호(102)는 상기 검출기(108, 110) 를및를 입력(D1, D4)으로 피드백시킴으로 인해 로우 상태로 토글 (toggle) 시킨다. 따라서, 상기 검출기(108, 110)는 논리 로우 상태로 초기화된다.
상기 음 (-) 데이타 신호 (111) 는 이 음 (-) 데이타 신호(111) 를 미리 선택된 양만큼 지연시켜 지연된 음 (-) 데이타 신호(130) (제10j도) 를 발생시키는 제 2 지연라인 (122) 에 입력된다. 바람직한 실시예에 있어서, 상기 제 1 및 제 2 지연 라인 (120, 122) 은 6 개의 비반전 차동 ECL 논리 게이트 (300) (제4도)로 각기 구성된다.
음 (-) 위상 비교기 시스템은 음 (-) 위상 논리 요소 (134), 음 (-) 펄스 게이트(126) 및 논리 게이트 (G4) 로 구성된다. 상기 음 (-) 위상 비교기 시스템은 또한 상기 지연된 음 (-) 데이타 신호 (30) 및 상기 VCO 천이 신호 (48) 인 두개의 입력을 지닌다.
상기 지연된 음 (-) 데이타 신호 (130) 는 음 (-) 위상 논리 요소 (134) (F6) 의 클록 신호 입력 포트에 입력된다. 바람직한 실시예에 있어서, 상기 음 (-) 위상 논리 요소 (134) 는 또한 D - 플립플롭이며 일정 논리 하이 신호 (138) (또는 1 )(제10b도) 는 데이타 입력 포트(D6) 에 입력된다. 상기 지연된 음 (-) 데이타 신호 (130)의 상승 에지상에서, 상기 음 (-) 위상 논리 요소 (134) 는 데이타 입력 포트(D6) 에 입력된 신호(138)(제10I도)와 동일한 레벨(논리 하이 )인 음 (-) 위상 출력 신호(Q6) (146) 를 발생시킨다. 상기 지연된 음 (-) 데이타 신호 (130) 가 특정 데이타 셀동안 상승 에지를 지니지 않는 경우, 상기 음 (-) 위상 논리 요소 (134) 는 논리 로우 신호 (146) 로 된다. 상기 음 (-) 위상 출력 신호 (146) 는 상기 음 (-) 위상 비교기 시스템에 의하여 발생되는 출력 신호중 한 출력 신호이다.
상기 음 (-) 데이타 신호 (111) 는 또한 바람직한 실시예에 있어서, D - 플립 플롭인 음 (-) 펄스 게이트 (126) (F5) 의 데이타 입력 포트 (D5) 에 입력된다. 상기 VCO 천이 신호(148)는 또한 상기 음 (-) 펄스 게이트 (126) 의 클록 신호 입력 포트(150) 에 입력된다. 상기 양 (+) 펄스 게이트 (124) 와 유사하게, 상기 음 (-) 펄스 게이트 (126) 는 하강 천이 (206) 가 상기 데이타 신호 (102) 에서 발생하는 경우 상기 VCO천이 신호(제10e도) 의 발생을 기록 한다.
상기 VCO천이 신호 (148) 의 상승 에지상에서, 상기 음 (-) 펄스 게이트 (126) 는 이 음 (-) 펄스 게이트의 데이타 포트 (D5)에 입력되는 음 (-) 데이타 신호 (111) 의 논리 레벨과 동일한 논리 레벨을 지니는 음 (-) 펄스 게이트 출력 신호 (154) (Q5) (제10k도) 를 발생시킨다. 상기 음 (-) 펄스 *** 상기 음 (-) 펄스 비교기 시스템에 의하여 발생된 출력 신호중 또다른 출력 신호이다. 그러므로, 상기 음 (-) 펄스 게이트 출력 신호 (154) 는 상기 음 (-) 데이타 신호 (111) 가 논리 하이 인 경우에 논리 하이 신호이다. 다시, 상기 음 (-) 데이타 신호는 상기 데이타 신호(102) 가 하강 천이 (206) 를 지닐 경우에 논리 하이 이다.
상기 양(+) 위상 비교기 시스템과 같이, 상기 음 (-) 펄스 게이트 (126) 는 2 중 기능을 지닌다. 첫째로, 상기 음(-) 펄스 게이트 (126) 는 음 (-) 데이타 천이가 검출될 경우에 게이트하도록 상기 VCO 천이 신호 (148) 의 발생을 기록한다. 논리 요소 (126) 의 제 2 기능은 상기 VCO 신호 (154) 를 게이트함에 따라 동작 상태를 초기화함으로써 상기 음 (-) 위상 비교기 시스템의 개시를 제어하는 것이다.
앞서 기술된 바와 같이, 상기 음 (-) 위상 출력 신호 (146) 는 제 1 OR 게이트 (176) 에 입력된다. 상기 음 (-) 위상 출력 신호 (146) 가 논리 하이 인 경우 (즉, 하강 데이타 천이가 상기 음 (-) 에지 검출기 (110) 에 의하여 수신되는 경우), 상기 제 1 OR 게이트 (176) 는 논리 하이 인 펌프 업 신호 (180) (제10n도) 를 발생시킨다.
유사하게, 앞서 기술된 바와 같이, 상기 음 (-) 펄스 게이트 출력 신호 (154) 는 제 2 OR 게이트 (178) 에 입력되고, 상기 음 (-) 펄스 게이트 출력 신호 (154) 가 논리 하이 신호인 경우 (즉, 하강 데이타 천이 (206) 가 발생되는 경우), 논리 하이 인 펌프 다운 신호 (182) 가 발생된다 (제10o도).
상기 음 (-) 펄스 게이트 신호 (154) 및 상기 음 (-) 위상 출력 신호 (146) 가 바람직한 실시예에서, 제 2 논리 NOR 게이트 (G4) 인 제 2 리세트 회로 (184) (G4) 에 입력된다. 상기 제 2 리세트 (186) 는 상기 음 (-) 펄스 게이트 (126) 및 상기 음 (-) 위상 논리 요소 (134) 모두가 논리 하이 출력 신호(146, 154) 를 발생시킨 경우 상기 음 (-) 펄스 게이트 (126) 및 상기 음 (-) 위상 논리 요소 (134) 를 클리어함으로써 상기 음 (-) 위상 비교기 시스템의 동작을 종료시키는 제 2 리세트 신호(162) 를 발생시킨다. 상기 NOR 게이트 (186) 는 부가적인 게이트 지연 및 게이트 아키텍쳐 (architecture) 를 의도적으로 도입시키도록 반전 게이트 (187) (AND 게이트와 등가적인 기능을 함) 로 전개된다.
상기 반전 게이트 (187) 는 상기 음 (-) 펄스 게이트 출력 신호 (154) 대 상기 음 (-) 펄스 출력 신호 (146) 으로 부터 활성화되는 경우 상기 제 2 리세트 회로 (186) 의 전달 지연 차를 최소화하여 최소 충전 펌프 펄스를 세트시킨다.
상기 펌프 다운 신호 (182) 는 음 (-) 전류 신호이며 상기 펌프 업 신호 (180) 는 양 (+) 전류 신호인데, 이들은 상기 VCO (128) 전압을 증가 / 감소시킴으로써 상기 VCO 의 주파수를 증가 / 감소시키도록 상기 위상 동기 루프의 저역 필터 (18) 의 캐패시터를 충.방전시키는 양 (+) 전류 신호이다. 그러므로, 상기 펌프 업 (180) 신호는 상기 VCO 의 캐패시터를 충전시키며 상기 펌프 다운 신호 (182) 는 상기 VCO (128) 의 주파수를 조절하여 상기 데이타 신호(102) 의 위상을 추적하도록 상기 캐패시터를 방전시킨다.
다시, 제1도 및 제8a도 - 제8c도를 참조하면, 상기 데이타 신호 (102) 의 상승 전이 (204) 가 상기 클록 윈도우내에 집중되고 상기 위상 동기 루프 (14) 가 안정화되는 경우 (즉, 상기 VCO 천이 신호 (148) 및 상기 지연된 데이타 신호 (128, 130) 가 동기되는 경우), 이때 상기 양 (+) 비교기 출력 신호 (144) 는 상기 양 (+) 펄스 게이트 출력 신호 (152) 가 상기 제 2 OR 게이트 (178) 에 입력됨과 거의 동시에 상기 제 1 OR 게이트 (176) 에 입력된다. 상기 제 1 OR 게이트 (176) 는 상기 제 2 OR 게이트 (178) 가 펌프 다운 신호 (182) 를 발생시킴과 거의 동시에 펌프 업 신호 (180) 를 발생시킴으로써, 서로 삭제되는 효과를 지닌다.
유사하게, 상기 데이타 신호 (102) 의 하강 천이 (206) 가 중앙에 있는 경우, 이때, 상기 음 (-) 펄스 게이트 출력 신호 (154) 는 상기 음 (-) 위상 출력 신호 (146) 가 상기 제 2 OR 게이트 (176) 에 입력됨과 거의 동시에 상기 제 1 OR 게이트 (178) 에 입력된다. 다시, 이러한 상황에서, 상기 펌프 업 신호 (180) 및 상기 펌프 다운 신호 (182) 는 거의 동시에 공급된다.
특히, 제8a도 내지 제8c도를 참조하면, 제8a도 내지 제8c도에는 상기 펌프 업 (180) 및 상기 펌프 다운 (182) 신호에 대한 타이밍 다이어 그램이 예시되어 있다. 상기 펌프 다운 (182) 및 펌프 업 (180) 신호를 활성화시키도록 상기 VCO 천이 신호 (127) 및 양 (+) 및 음 (-) 데이타 천이 (204, 206) 의 발생으로 부터 야기되는 정미 ( ) 루프 보정량은 상기 펌프 다운 (182) 및 펌프 업 (180) 신호 사이의 관련 타이밍에 의존한다. 제8a도는 상기 지연된 데이타 천이 신호 (128, 130) 및 상기 VCO 천이 (148) 가 상기 위상 논리 요소 (124, 126, 132, 134) 에 동시 도달하는 경우의 상황을 예시한 것이다. 상기 펌프 업 (180) 및 펌프 다운 (182) 신호 모두는 최소이지만 동일한 펌프 업 (180) 및 펌프 다운 (182) 펄스 폭을 거의 동시에 발생시키도록 공급된다 (즉, 상기 신호 (180, 182) 는 동일한 지속기간 동안 지속된다). 상기 충전 펌프 회로 (31) 는 상기 펌프 업 및 펌프 다운 펄스 (180, 182) 를 상기 필터 (18) 에 합산됨으로써 영 (0) 정미 보정을 야기시키는 상보 극성 전류로 변환시킨다. 그러므로, 상기 저역 필터 (18) 상에 발생된 펌프 업 신호 (180) 및 펌프 다운 신호 (182) 의 정미 효과는 대략 0 이다.
제8b도 및 제8c도는 상기 VCO 천이 신호 (127) 나 상기 데이타 천이 (204, 206) 중 어느 하나가 나머지 것보다 빨리 발생됨으로 인해 가장 빨리 초기화된 펌프 펄스가 보다 길게 되어 정미 비 - 제로 (0) 델타 보정을 상기 필터 (18) 에 발생시킬 경우의 상황을 예시한 것이다. 제8b도를 참조하면, 상기 지연된 데이타 신호 (128, 130) 가 VCO 천이 신호 (148) 전에 상기 위상 논리 요소 (132, 134) 에 도달할 경우, 이때 상기 펌프 업 신호 (180) 는 상기 펌프 다운 신호 (182) 가 공급되기 전에 공급되며, 상기 저역 필터 (18) 의 캐패시터는 상기 VCO (128) 의 속도를 상승시키도록 상기 펌프 다운 신호 (182) 가 오프 되고 상기 펌프 업 신호 (180) 가 온 되는 시간동안 충전된다. 다시, 신호 (180, 182) 모두가 온 되는 시간동안 정미 결과는 영 (0) 이다.
제8c도를 참조하면, 상기 VCO 천이 신호 (148) 가 상기 지연된 데이타 신호 (128, 130) 전에 위상 논리 요소 (134) 에 도달할 경우, 이때 상기 펌프 다운 신호 (182) 는 상기 펌프 업 신호 (180) 가 턴온되기 전에 온 된다. 상기 펌프 다운 신호 (182) 만이 온 되는 시간 주기동안, 상기 저역 필터 (18) 의 캐패시터는 상기 VCO (128) 의 속도를 늦추도록 방전한다.
상기 에지 전이에 영향을 받지 않는 지연라인 클록 회복 시스템 (300) 은 분리 회로 (104, 106) 를 지님에 따라 양(+) (204) 및 음 (-) (206) 데이타 천이 모두의 위상 동기를 분리적으로 수용하여, 음 (-) 천이를 양 (+) 천이 (204) 와 분리시키며 상기 음 (-) 데이타 천이 (206) 를 양 (+) 천이로 변환시킴으로써, 부정합 전달시간으로 인한 지연 라인의 전달 시간 비대칭을 제거한 것이다. 상기 지연라인의 전달 비대칭은 음 (-) 데이타 천이 (206) 가 양(+) 천이로 변환되어 단지 양 (+) 데이타 천이가 상기 음 (-) 에지용 회로 지연라인 (122)을 통해 전달하기 때문에 상기 시스템 (300) 에 의하여 제거된다.
부가하여, 상기 시스템 (300) 은 또한 인접한 데이타 셀 (200) 내에서의 데이타 천이 (204, 206) 의 후반 다음 전반 도달로 인해 좁은 펄스폭을 상기 지연 라인 (120, 122) 에 전달하는 문제점을 해소시킨다. 상승 (204) 및 하강 (206) 데이타 천이용으로 분리 데이타 회로 (104, 106) (결과적으로 분리 데이타 경로) 를 지님으로써, 상기 지연 라인 (120, 122) 은 단일 래칭된 양 (+) 데이타 천이 (109, 111) 와 함께 제공되어 상기 지연라인(120, 122) 이 클리어될때까지 일정하게 유지시킨다.
따라서, 본 발명을 기술하였지만, 본 기술에 숙련된 자는 본 발명의 사상 및 범위로 부터 이탈하지 않고서도 본 발명을 예시하도록 선택된 바람직한 실시예에 대한 여러 변형이나 부가예를 취할 수 있다고 인식될 것이다. 따라서, 본 출원이 추구하고저 하는 바는 본 발명의 범위내에서 청구된 주제 및 모든 등가물까지 확장하도록 간주되어야 함을 이해 해야한다.

Claims (20)

  1. 상승 및 하강 데이타 천이를 지니는 데이타 신호로 부터 클록 신호를 회복하는 시스템에 있어서, 상기 데이타 신호에서 데이타 천이를 검출하는 검출수단, 천이가 검출될 경우 미리 선택된 레벨인 논리 레벨을 지니며 검출된 천이를 나타내는 천이신호를 발생시키는 천이수단, 미리 선택된 시간주기만큼 상기 천이 신호를 지연시키는 지연수단, 보정 신호에 응답하여, 상기 데이타 천이와 동기하여 발생한 클록 천이를 지니는 클록 신호를 발생하는 수단, 상기 지연된 천이 신호를 기준 신호와 비교하며 상기 지연된 천이 신호 및 클록 신호사이의 위상차를 나타내는 보정신호를 발생시키는 비교 수단, 상기 천이 신호의 제 1 논리 상태에 응답하여 상기 클록 신호가 기준 신호이도록 상기 비교 수단에 상기 클록 신호를 공급하는 게이트 수단을 포함하는 시스템.
  2. 제1항에 있어서, 상기 검출 수단은 상기 데이타 신호에서 상승 데이타 천이에 응답하는 수단, 상기 데이타 신호에서 하강 천이에 응답하는 수단을 포함하는 시스템.
  3. 제1항에 있어서, 상기 천이 수단은 상승 데이타 천이가 검출될 경우 상기 제 1 논리 상태를 지니는 상승 천이 신호를 발생시키고 하강 데이타 천이가 검출될 경우 상기 제 1 논리 상태를 지니는 하강 천이 신호를 방생시키는 시스템.
  4. 제1항에 있어서, 상기 제 1 논리 상태가 논리 하이 (high) 인 시스템.
  5. 제3항에 있어서, 상기 천이 신호는 상승 천이 신호 및 하강 천이 신호를 포함하는 시스템.
  6. 제3항에 있어서, 상기 게이트 수단은 상기 상승 천이 신호에 응답하여 상기 클록 신호를 공급하는 상승 게이트수단, 상기 하강 천이 신호에 응답하여 상기 클록 신호를 공급하는 하강 게이트 수단을 포함하며, 상기 상승 게이트 수단은 상기 클록 신호를 상기 기준 신호로서 공급하고 상기 하강 게이트 수단은 상기 클록 신호를 상기 기준 신호로서 공급하는 시스템.
  7. 제6항에 있어서, 상기 상승 게이트 수단은 펄스 게이트를 포함하고 상기 하강 게이트 수단은 펄스 게이트를 포함하는 시스템.
  8. 제7항에 있어서, 상기 펄스 게이트는 D 형 플립플롭인 시스템.
  9. 제3항에 있어서, 상기 지연수단은 상기 상승 천이 신호를 미리 선택된 시간주기만큼 지연시키는 상승 지연 수단, 상기 하강 천이 신호를 미리 선택된 시간주기만큼 지연시키는 하강 지연 수단을 더우기 포함하는 시스템.
  10. 제1항에 있어서, 상기 클록 천이는 상기 보정 신호가 대략 양 (0) 일 경우 상기 데이타 신호의 천이와 동기하여 발생하는 시스템.
  11. 제1항에 있어서, 상기 미리 선택된 시간주기는 상기 전이가 상기 데이타 신호에서 발생하는 시간 간격인 데이타 셀 윈도우의 절반인 시스템.
  12. 제1항에 있어서, 상기 클록 신호를 발생시키는 수단은 관련된 클록 사이클을 지니며 상기 미리 선택된 시간 주기는 상기 클록사이클에 비례하는 시스템.
  13. 제1항에 있어서, 상기 클록 신호를 발생시키는 수단은 상기 지연된 천이 신호 및 상기 기준 신호를 비교하여 상기 보정 신호를 발생시키는 위상 비교기, 상기 보정 신호에 응답하여 상기 클록 신호를 발생시키는 전압 제어 발진기를 포함하며, 상기 클록 천이 및 데이타 천이는 상기 보정신호가 대략 영 (0) 일 경우에 동기하여 발생하는 시스템.
  14. 제3항에 있어서, 상기 비교 수단은 상기 상승 천이 신호를 상기 클록 신호와 비교하며 상승 비교 신호를 발생시키는 상승 비교 수단, 상기 하강 천이 신호를 상기 클록 신호와 비교하며 하강 비교 신호를 발생시키는 하강 비교 수단을 포함하고, 상기 비교 신호는 상승 및 하강 비교 신호를 포함하는 시스템.
  15. 상승 및 하강 데이타 천이를 지니는 데이타 신호로 부터 클록 신호를 재발생시키는 시스템에 있어서, 상기 데이타 신호에서 상승 데이타 천이를 검출하는 상승 검출 수단, 상기 데이타 신호에서 음 (-) 데이타 천이를 발생시키는 음 (-) 검출 수단, 상승 천이가 검출될 경우 미리 선택된 레벨인 논리 레벨을 지니며 검출된 천이를 나타내는 천이 신호를 발생시키는 상승 천이 수단, 하강 천이가 검출될 경우 미리 선택된 레벨인 논리 레벨을 지니며 상기 데이타 신호내에 하강 데이타 천이가 있음을 나타내는 하강 천이 신호를 발생시키는 하강 천이 수단, 상기 데이타 신호를 미리 선택된 시간 주기만큼 지연시키는 지연 수단, 보정 신호에 응답하여, 상기 데이타 천이와 동기하여 발생한 클록 천이를 지니는 클록 신호를 발생시키는 수단, 상기 지연된 데이타 신호를 기준 신호와 비교하며 상기 지연된 데이타 신호 및 기준 신호사이의 위상차를 나타내는 보정 신호를 발생시키는 비교 수단, 상기 클록 신호가 기준 신호이도록 천이가 검출될 경우 상기 상승 천이신호 및 상기 하강 천이신호에 응답하여 상기 클록 신호를 비교 수단에 공급하는 게이트 수단을 포함하는 시스템.
  16. 상승 및 하강 데이타 천이를 지니는 데이타 신호로 부터 클록 신호를 회복시키는 방법에 있어서, 상기 데이타 신호에서 데이타 천이를 검출하는 단계, 천이가 검출될 경우 미리 선택된 레벨인 논리 레벨을 지니며 검출된 천이를 나타내는 천이 신호를 발생시키는 단계, 상기 천이 신호를 미리 선택된 시간 주기만큼 지연시키는 단계, 보정 신호에 응답하여, 상기 데이타 천이와 동기하여 발생한 클록 천이를 지니는 클록 신호를 발생시키는 단계, 상기 지연된 천이 신호를 기준 신호와 비교하고 상기 지연된 천이 신호 및 기준 신호사이의 위상차를 나타내는 보정 신호를 발생시키는 단계, 상기 클록 신호가 기준 신호이도록 상기 천이 신호의 제 1 논리 상태에 응답하여 상기 클록 신호를 상기 비교수단에 공급하는 단계를 포함하는 방법.
  17. 제16항에 있어서, 상기 천이 신호를 발생시키는 단계는 상승 데이타 천이가 상기 데이타 신호내에서 검출될 경우 상승 천이 신호를 발생시키는 단계, 하강 데이타 천이가 상기 데이타신호내에서 검출될 경우 하강 천이 신호를 발생시키는 단계를 더우기 포함하며, 상기 천이 신호는 상승 천이 신호 및 하강 천이 신호를 포함하는 방법.
  18. 제17항에 있어서, 상기 공급 단계는 상기 상승 천이 신호에 응답하여 상기 클록 신호를 기준 신호로서 공급하는 단계, 상기 하강 천이 신호에 응답하여 상기 클록 신호를 기준 신호로서 공급하는 단계를 더우기 포함하는 방법.
  19. 제17항에 있어서, 상기 지연 단계는 상기 상승 천이 신호를 미리 선택된 시간 주기만큼 지연시키며 상기 하강 천이 신호를 미리 선택된 시간 주기만큼 지연시키는 단계를 더우기 포함하는 방법.
  20. 제17항에 있어서, 상기 비교 단계는 상기 상승 천이 신호를 상기 클록 신호와 비교하고 상승 비교 신호를 발생시키는 단계, 상기 하강 천이 신호를 상기 클록 신호와 비교하고 하강 비교 신호를 발생시키는 단계를 더우기 포함하며, 상기 비교 신호는 상승 및 하강 비교 신호를 포함하는 방법.
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