JPH10262039A - バースト信号受信用クロック抽出回路 - Google Patents

Abstract

(57)【要約】 【課題】 特別な発振器を必要とせずに高速なＮＲＺバ
ースト信号からクロック信号を抽出するバースト信号受
信用クロック抽出回路を提供すること。 【解決手段】 入力端子１から入力された信号およびそ
の反転信号は、ゲート型発振器３，４へ出力される。こ
れによりゲート型発振器３，４から出力された信号はＯ
Ｒ回路６により論理和が取られ、出力端子１０へ出力さ
れると共に位相差検出回路６およびＮビット遅延回路８
へそれぞれ出力される。位相差検出回路７において、Ｏ
Ｒ回路６の出力信号と、その出力信号をＮビット遅延さ
せた信号との位相差が検出され、その位相差に基づいて
制御回路９によりゲート型発振器３，４の出力周波数が
制御される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速なＮＲＺ（No
n-Return-to-Zero）バースト信号からクロック信号を抽
出するバースト信号受信用クロック抽出回路に関する。

【０００２】

【従来の技術】従来より、送信装置と受信装置との間で
バースト的に情報転送を行う伝送システムにおいて、受
信装置が受信したバースト信号からクロックを抽出する
方式が種々提案されている。これらのクロック抽出方式
の中で、入力信号の立上がりまたは立下がりをトリガと
してパルス列を発生する回路、すなわち、Gated Oscill
ator（以下、ゲート型発振器という）に高精度の発振器
を併用し、安定したクロックパルスを得ることができる
クロック抽出回路が、「M.Banu and A.E.Dunlop："Cloc
k Recovery Circuit with Instantaneous Locking", El
ectronics Letters, Vol.28, No.23, Nov.1992, pp.212
7-2130」によって提案されている。

【０００３】ここで、上述したクロック抽出回路の構成
を図４に示す。この図に示すクロック抽出回路は、プッ
シュプル型発振回路５０、ＰＬＬ回路６０、および、高
精度の外部発振回路７０により構成されており、図示せ
ぬ受信回路によって受信されたバースト的に発生する信
号（以下、バースト信号という）の一部が入力端子５１
に入力され、この入力信号から抽出されたクロック信号
が出力端子５６から出力される。

【０００４】また、プッシュプル型発振回路５０は、入
力端子５１から入力された信号がローレベルの時、発振
するゲート型発振回路５２と、入力端子５１から入力さ
れた信号をＮＯＴ回路５４によって極性を反転した信号
がローレベルの時に発振するゲート型発振回路５３と、
ゲート型発振回路５２，５３から出力された信号の論理
和を取るＯＲ回路５５とによって構成されている。ま
た、ＯＲ回路５５の出力信号は、バースト信号から抽出
したクロック信号として出力端子５６から外部へ出力さ
れる。

【０００５】また、ＰＬＬ回路６０は、ゲート端子６１
から入力されるゲート信号がローレベルの時に発振する
ゲート型発振器６２と、ゲート型発振器６２から出力さ
れる信号の位相と、外部発振回路７０から出力される信
号の位相を比較する位相差検出回路６３と、位相差検出
回路６３における比較結果に応じてゲート型発振器６２
から出力される信号の周波数を制御する制御回路６４と
によって構成されている。ここで、上述したゲート端子
６１にはローレベル固定のゲート信号が供給されてお
り、よって、ゲート型発振器６２は常時発振している。

【０００６】上述したクロック抽出回路においては、プ
ッシュプル型発振回路５０内のゲート型発振回路５２，
５３に、それぞれ、図示せぬ受信回路が受信したバース
ト信号の一部と、その受信信号の極性を反転した信号と
が供給されているため、ＯＲ回路５５からは一定の周波
数のパルス列が常に出力されることになる。また、ＰＬ
Ｌ回路６０において、ゲート型発振器６２から出力され
る信号の周波数は、外部発振回路７０から出力される信
号の周波数にロックされる。

【０００７】さらに、制御回路６４から出力される信号
により、上述したプッシュプル型発振回路５０内のゲー
ト型発振回路５２，５３の各出力周波数が制御されてお
り、これにより、制御回路６４からの出力信号によって
ＯＲ回路５５の出力信号の周波数も間接的に制御される
ことになる。したがって、出力端子５６から出力される
クロック信号は、外部発振回路７０の出力信号と同等の
安定度を有することになる。

【０００８】

【発明が解決しようとしている課題】図４に示すクロッ
ク抽出回路では、プッシュプル型発振回路の制御および
出力信号の安定化のために、高精度な発振器が不可欠で
あり、また、多数の発振器を用いるため、装置のコスト
が高価になり、かつ、装置が大規模になってしまうとい
う問題があった。

【０００９】本発明は、このような事情に鑑みてなされ
たものであり、特別な発振器を必要とせずに高速なＮＲ
Ｚバースト信号からクロック信号を抽出するバースト信
号受信用クロック抽出回路を提供することを目的として
いる。

【００１０】

【課題を解決するための手段】本発明の請求項１に記載
の発明は、受信信号が入力される第１のゲート型発振器
と、前記受信信号を反転した信号が入力される第２のゲ
ート型発振器と、前記第１および第２のゲート型発振器
の出力の和をとる和ゲートと、前記和ゲートの出力信号
をＮビット（Ｎは自然数）遅延させる遅延回路と、前記
和ゲートの出力信号と、前記遅延回路の出力信号との位
相差を検出する位相差検出回路と、前記位相差検出回路
の検出結果に基づいて前記第１，第２のゲート型発振器
の出力信号の周波数を制御する制御回路とを具備するこ
とを特徴とするバースト信号受信用クロック抽出回路で
ある。

【００１１】上述したバースト信号受信用クロック抽出
回路においては、それぞれ、受信信号と、該受信信号の
反転信号とに応じて発振する、第１のゲート型発振器お
よび第２のゲート型発振回路の各出力信号の論理和が取
られ、その結果がクロック信号として外部へ出力され
る。また、外部へ出力されるクロック信号と、該クロッ
ク信号をＮビット遅延させた信号との位相差が検出さ
れ、その検出結果に基づいて第１，第２のゲート型発振
器が出力信号の周波数が制御される。

【００１２】すなわち、本発明のバースト信号受信用ク
ロック抽出回路においては、特に高精度な発振器を必要
とせず、また、必要とする発振器の数を少なくすること
ができる。また、受信したバースト信号から抽出された
クロック信号が、そのＮビット前の信号と比較され、そ
の比較結果に基づいてクロック信号の位相が制御され
る。このため、受信信号において同符号が連続した場合
でもクロックパルスの不安定かを抑制することができ
る。

【００１３】

【発明の実施の形態】図１に本発明におけるバースト信
号受信用クロック抽出回路の一構成例を示す。この図に
おいて、１は入力端子であり、図示せぬ受信回路が受信
したバースト信号の一部がゲート信号として入力され
る。２はプッシュプル型発振器であり、ゲート型発振器
３，４、ＮＯＴ回路５およびＯＲ回路６によって構成さ
れている。ゲート型発振器３，４は、それぞれローレベ
ルの信号が供給されている間、所定周波数のパルス信号
を出力する発振器であり、ゲート型発振器３には入力端
子１に入力されたゲート信号が、ゲート型発振器４には
ＮＯＴ回路５によって上記ゲート信号の極性を反転した
信号が、それぞれ供給されている。

【００１４】ここで、ゲート型発振器３，４の構成を図
２に示す。この図に示すように、ゲート型発振器３は、
ＮＯＲ回路３１と遅延回路３２とによって構成されてい
る。ＮＯＲ回路３１の一方の入力端には、図１の入力端
子１からのゲート信号が供給されている。また、ＮＯＲ
回路３１の出力信号は、図１のＯＲ回路６の一方の入力
端へ出力されると共に、遅延回路３２へ出力されてい
る。そして、遅延回路３２は、後述する制御回路９から
出力される制御信号の電圧値に応じて、ＮＯＲ回路３１
から出力された信号を遅延させ、ＮＯＲ回路３１の他方
の入力端へ出力する。

【００１５】ゲート型発振器４も同様に、ＮＯＲ回路４
１と遅延回路４２とにより構成されており、ＮＯＲ回路
４１の一方の入力端には図１のＮＯＴ回路５からの出力
信号が供給され、また、ＮＯＲ回路４１の出力信号は、
図１のＯＲ回路６の他方の入力端へ出力されると共に、
遅延回路４２へも出力されている。そして、遅延回路４
２は、制御回路９から出力される制御信号の電圧値に応
じて、ＮＯＲ回路４１から出力された信号を遅延させ、
ＮＯＲ回路４１の他方の入力端へ出力する。

【００１６】上述した構成のゲート型発振器３，４にお
いては、それぞれのＮＯＲ回路３１，４１の一方の入力
端子にローレベルの信号が供給された場合において、遅
延回路３２または４２の出力信号がローレベルの時、Ｎ
ＯＲ回路３１，４１の出力信号、すなわち、ゲート型発
振器３，４の出力信号はハイレベルとなり、遅延回路３
２または４２の出力信号がハイレベルの時、ＮＯＲ回路
２１，３１の出力信号はローレベルとなる。また、ＮＯ
Ｒ回路３１，４１の一方の入力端子にハイレベルの信号
が入力された場合、ゲート型発振器３，４の出力信号は
ローレベル固定となる。

【００１７】ここで、ゲート型発振器３，４には、それ
ぞれ入力端子１に入力された信号と、その信号の極性を
反転した信号とが供給されるので、ゲート型発振器３，
４の出力の論理和を取った場合、常時パルス信号が出力
されることになる。

【００１８】また、ＮＯＲ回路３１，４１から出力され
た信号の一部は、再び遅延回路２２，３２へ入力され、
制御回路８から出力された制御信号の電圧値に応じた遅
延量が付与されて、ＮＯＲ回路３１，４１の他方の入力
端に供給される。したがって、ゲート型発振器３，４か
らそれぞれ出力されるパルス信号のパルス幅は、ＮＯＲ
回路２１，３１から出力された信号が遅延回路３２，４
２を経て、ＮＯＲ回路３１，４１の他方の入力端へ入力
されるまでの時間となる。

【００１９】図１に戻って、ＯＲ回路６によってゲート
型発振器３，４の出力信号の論理和が取られ、受信した
バースト信号から抽出したクロック信号として出力端子
１０を介して外部へ出力されると共に、位相差検出回路
７およびＮビット遅延回路８へ出力される。Ｎビット遅
延回路８に入力された信号は、予め定められたＮビット
（Ｎは自然数）遅延され、位相差検出回路７へ出力され
る。ここで、Ｎビット遅延回路８によって遅延されるビ
ット数Ｎについては後述する。そして、位相差検出回路
７において、ＯＲ回路６からの出力信号と、Ｎビット遅
延回路８から出力された信号との位相が比較され、両者
の位相差が検出される。

【００２０】そして、制御回路９は、位相差検出回路７
によって検出された位相差に応じて、ＯＲ回路６の出力
信号の位相と、Ｎビット遅延回路８の出力信号の位相と
の差を減少させるように、ゲート型発振器３，４の出力
周波数を制御する制御信号をゲート型発振器３，４へそ
れぞれ出力する。以上の過程を繰り返すことによって、
同符号が連続する信号が入力された場合においても、ク
ロックの不安定化を抑制することができる。

【００２１】次に、図３を参照して、上述したバースト
信号受信用クロック抽出回路の動作について説明する。
図３は上述したバースト信号受信用クロック抽出回路の
各部における信号の状態を示す図であり、（ａ）は入力
端子１に入力されるゲート信号、（ｂ）はゲート型発振
器３の出力信号、（ｃ）はゲート型発振器４の出力信
号、（ｄ）はＯＲ回路６の出力信号、（ｅ）はＮビット
遅延回路８の出力信号の状態を示している。また、図３
（ｅ）において、ＰD1は、図３（ｄ）のパルスＰ1 が遅
延されたパルスを示し、以下同様に、図３（ｅ）内の各
パルスは、それぞれ、図３（ｄ）において「ＰD 」に付
された数字と同じ数字が付されたパルス「Ｐ」が遅延さ
れたものである。

【００２２】まず、入力端子１に、図３（ａ）に示すパ
ルス列（ゲート信号）が入力されると、ゲート型発振器
３，４からは、それぞれ図３（ｂ），（ｃ）に示すパル
ス列が発振される。ここで、図３（ｂ），（ｃ）に示す
パルスのうち、斜線がかけられているパルスは、ゲート
信号において同じ符号が続いたことにより、クロックタ
イミングが不安定になる可能性を持っていることを示し
ている。

【００２３】ゲート型発振器３，４から出力されたクロ
ック信号は、ＯＲ回路６において論理和がとられ、図２
（ｄ）に示すパルス列となって、位相差検出回路７の一
方の入力端と、Ｎビット遅延回路８とへそれぞれ出力さ
れる。そして、Ｎビット遅延回路８へ出力されたパルス
列は、Ｎビット（ここではＮ＝２とする）分遅延され、
図３（ｅ）に示すパルス列となって、位相差検出回路７
の他方の入力端へ出力される。

【００２４】そして、位相差検出回路７において、ＯＲ
回路６の出力信号と、Ｎビット遅延回路７の出力信号、
すなわち、図３（ｄ）に示すパルス列と、図３（ｅ）に
示すパルス列とが比較される。例えば、図３（ｄ），
（ｅ）において、パルスＰ7 とパルスＰD5とが、それぞ
れ位相検出回路７に入力された場合、パルスＰ7 の不安
定さが検出され、この検出結果に基づいて制御回路９が
ゲート型発振器３，４を制御する。これにより、クロッ
ク信号として出力されるパルスＰ7 の位相が、クロック
タイミングが不安定になる可能性がないパルスＰD5の位
相に一致するように制御され、パルスＰ7 の不安定化を
抑制することができる。

【００２５】また、図３（ａ）中の区間Ａに示すよう
に、図１の入力端子１に同符号の信号がある程度連続し
て入力されると、位相差検出回路７において比較される
パルスが、双方ともクロックタイミングが不安定になる
可能性を持っている場合が生じる（図３（ｄ），（ｅ）
中、パルスＰ8−ＰD6，Ｐ9−ＰD7，Ｐ10−ＰD8参照）。

【００２６】一般に、同符号連続区間における各パルス
は、同符号連続区間の後半に行けば行くほど、すなわち
図３（ｂ）中、矢印Ｂの方向のパルスほど、そのパルス
の持つ不安定さが増していくと考えられる。このため、
例えばパルスＰ8 とパルスＰD6との比較を考えた場合、
比較される側のパルスＰD6の不安定さは、比較する側の
パルスＰ8 の不安定さよりも小さいことが期待できる。
したがって、パルスＰ8 をそのまま出力するよりも、パ
ルスＰD6と比較してその比較結果に基づいて周波数を制
御したパルスの方が、より不安定さが抑制されたパルス
が得られることになる。

【００２７】ここで、上述した場合、どの程度の抑制効
果が得られるかは、フィードバックするまでの時間、す
なわち位相差検出回路７における検出結果に基づいてゲ
ート型発振器３，４の周波数が制御されるまでの時間
と、Ｎビット遅延回路８において遅延されるビット数Ｎ
の値とによって左右される。したがって、Ｎビット遅延
回路８における遅延ビット数Ｎの値は、位相差検出回路
７において比較される双方のパルスが共にクロックタイ
ミングが不安定になる可能性を持っている場合におい
て、比較する側のパルス（ＯＲ回路６から出力されるパ
ルス）の不安定さが最も抑制されるような値を、実験等
によって求めて決定する必要がある。

【００２８】

【発明の効果】以上説明したように、本発明のバースト
信号受信用クロック抽出回路によれば、特別な発振器を
必要としないので、構成を簡略化でき、かつ、電力消費
を低減することができる。また、本発明のバースト信号
受信用クロック抽出回路は、個々の構成要素を従来技術
の回路を用いて構成することができるため、安価に製造
することができる。さらに、ゲート型発振器をクロック
の発生源とすることにより、クロックのタイミングを源
信号の立上がり／立下がりに合わせることが容易であ
る。

【００２９】また、源信号すなわち受信信号において、
同符号が連続して入力される場合でも、自立的にクロッ
クの不安定化を抑制するので、プリアンブルを併用する
ことにより無信号入力時からバースト的に発生する信号
の受信に対してクロック信号を素早く源信号のタイミン
グに合わせ、安定させることができる。さらに、遅延回
路の制御範囲を広く取れる技術が進むと、異なったデー
タ速度の受信に対しても柔軟に対応することができる。

【図面の簡単な説明】

【図１】 本発明におけるバースト信号受信用クロック
抽出回路の一構成例を示すブロック図である。

【図２】 同バースト信号受信用クロック抽出回路内の
ゲート型発振器の構成を示すブロック図である。

【図３】 同バースト信号受信用クロック抽出回路の各
部における信号状態を示す波形図である。

【図４】 従来のバースト信号受信用クロック抽出回路
の構成を示すブロック図である。

【符号の説明】

１ 入力端子 ２ プッシュプル型発振器 ３，４ ゲート型発振器 ５ ＮＯＴ回路 ６ ＯＲ回路 ７ 位相差検出回路 ８ Ｎビット遅延回路 ９ 制御回路 １０ 出力端子

Claims (1)

【特許請求の範囲】
1. 【請求項１】 受信信号が入力される第１のゲート型発
   振器と、 前記受信信号を反転した信号が入力される第２のゲート
   型発振器と、 前記第１および第２のゲート型発振器の出力の和をとる
   和ゲートと、 前記和ゲートの出力信号をＮビット（Ｎは自然数）遅延
   させる遅延回路と、 前記和ゲートの出力信号と、前記遅延回路の出力信号と
   の位相差を検出する位相差検出回路と、 前記位相差検出回路の検出結果に基づいて前記第１，第
   ２のゲート型発振器の出力信号の周波数を制御する制御
   回路とを具備することを特徴とするバースト信号受信用
   クロック抽出回路。