KR100272576B1 - 클럭복원을위한위상비교장치 - Google Patents

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Abstract

클럭 복원을 위한 위상 비교장치는 디지털 자기기록장치 및 통신 시스템에서 클럭 복원을 수행할 경우 위상 비교장치에 입력되는 참조 입력 신호가 비주기적이고 펄스열이 빠지거나 할 때, 위상 비교부 출력의 DC값의 한 쪽 방향의 편이를 방지하고, 전압 제어 발진부의 중심 주파수를 유지함으로써 타이밍 에러를 최소화하도록 하기 위한 것으로서, 제 1 논리 연산기로 구성되어 위상을 검출하는 위상 비교부와, 전압 제어 발진부를 구비한 위상 비교기에 있어서, 참조 입력 신호와 상기 전압 제어 발진부의 신호를 논리 연산하여 그 결과 신호를 출력하는 제 2 논리 연산수단과, 상기 제 1 및 제 2 논리 연산수단의 출력 신호를 논리 연산하여 그 결과 신호를 출력하는 제 3 논리 연산수단으로 구성됨에 그 요지가 있다.

Description

클럭 복원을 위한 위상 비교장치{apparatus for recovering clock of PLL}
본 발명은 위상 비교장치에 관한 것으로, 특히 클럭 복원을 위한 위상 비교장치에 관한 것이다.
일반적으로 디지털 자기 기록 장치나 디지털 통신 시스템에서 클럭 복원 장치는 필수적인 요소이며, 매우 중요하다.
이러한 클럭 복원을 위한 장치로서 위상 비교기(Phase Locked Loop;이하 PLL이라 약칭함)가 주로 사용된다.
이하, 종래 기술에 따른 위상 비교장치에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다.
도 1 은 일반적인 위상 비교장치를 나타낸 구성도로서, 참조 입력 신호와 피드백 신호의 위상을 비교하여 이들의 위상차를 검출하는 위상 비교부(10)와, 상기 위상 비교부(10)에서 출력된 신호의 위상차를 필터링하여 고주파 성분을 제거한 후 일정 전압을 출력하는 루프 필터부(20)와, 상기 루프 필터부(20)의 출력 전압에 따른 주파수를 발생하는 전압 제어 발진부(30)로 구성된다.
도 2 는 도 1 의 위상 비교부(10)를 나타낸 상세 구성도로서, 참조 입력 신호를 소정 시간동안 지연시켜 출력하는 제 1 디-플립플롭(11)과, 상기 전압 제어 발진부(30)의 출력 신호의 피드백 신호를 소정 시간동안 지연시켜 출력하는 제 2 디-플립플롭(12)과, 상기 제 1 및 제 2 디-플립플롭(11)(12)의 신호를 배타적 논리합하여 그 결과 신호를 출력하는 배타적 논리합 게이트(13)로 구성된다.
도 3 은 도 2 의 전달 특성을 나타낸 도면이고, 도 4a 내지 도 4c 는 도 2 의 참조 입력 신호와 도 1 의 전압 제어 발진부의 출력 신호의 위상차이가 π 라디언(radian)일 때의 각부 파형을 나타낸 도면이다.
도 5a 내지 도 5c 는 도 2 의 참조 입력 신호가 도 1 의 전압 제어 발진부의 출력 신호보다 위상차가 π 라디언(radian)을 기준으로 앞선 경우의 각부 파형을 나타낸 도면이고, 도 6a 내지 도 6c 는 도 2 의 참조 입력 신호가 도 1 의 전압 제어 발진부의 출력 신호보다 위상차가 π 라디언(radian)을 기준으로 뒤진 경우의 각부 파형을 나타낸 도면이고, 도 7a 내지 도 7d 는 도 2 의 참조 입력 신호가 비주기적이면서, 펄스열의 일부가 빠진 경우에 대한 각 부의 파형을 나타낸 도면이다.
이와 같이 구성된 종래 기술에 따른 위상 비교장치의 동작을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 위상 비교부(10)는 참조 입력 신호와 피드백 신호의 위상을 비교하여 그 결과 신호를 출력한다.
즉 위상 비교부(10)내 제 1 디-플립플롭(11)은 참조 입력 신호(a)를 소정 시간동안 지연시켜 출력한다.
아울러 제 2 디-플립플롭(12)은 전압 제어 발진부(30)의 출력 신호의 피드백 신호(b)를 소정 시간동안 지연시켜 출력한다.
그러면 배타적 논리합 게이트(13)는 상기 제 1 및 제 2 디-플립플롭(11)(12)의 신호를 배타적 논리합하여 그 결과 신호를 출력한다.
이에 따라 루프 필터부(20)는 상기 위상 비교부(10)에서 출력된 신호의 위상차를 필터링하여 고주파 성분을 제거한 후 일정 전압을 출력한다.
그러면 전압 제어 발진부(30)는 상기 루프 필터부(20)의 출력 전압에 따라 도 3 에 도시된 바와 같은 중심 주파수에 따른 일정 주파수를 발생한다.
상기 위상 비교부(10)의 동작을 예를 들어 상세히 설명하면 다음과 같다.
도 2 의 참조 입력 신호(a)와 도 1 의 전압 제어 발진부의 출력 신호의 위상차이가 π 라디언(radian)일 때 위상 비교부(10)내 제 1 디-플립플롭(11)은 도 4a 에 도시된 바와 같은 참조 입력 신호(a)를 일정 시간 지연시켜 출력한다.
아울러 제 2 디-플립플롭(12)은 도 4b 에 도시된 바와 같은 상기 전압 제어 발진부(30)의 출력 신호의 피드백 신호(b)를 일정 시간 지연시켜 출력한다.
그러면 배타적 논리합 게이트(13)는 상기 제 1 및 제 2 디-플립플롭(11)(12)의 신호를 배타적 논리합하여 도 4c 에 도시된 바와 같은 결과 신호를 출력한다.
이때 출력되는 DC 전압을 검출하면 DC 전압은 도 4c 에 도시된 바와 같은 파형의 중앙의 값을 갖게 된다.
이에 따라 루프 필터부(20)는 상기 위상 비교부(10)에서 출력된 신호의 위상차를 필터링하여 고주파 성분을 제거한 후 일정 전압을 출력한다.
그러면 전압 제어 발진부(30)는 상기 루프 필터부(20)의 출력 전압에 따라 도 3 에 도시된 바와 같은 중심 주파수에 따른 일정 주파수를 발생한다.
또한, 도 2 의 참조 입력 신호가 도 1 의 전압 제어 발진부의 출력 신호보다 위상차가 π 라디언(radian)을 기준으로 앞선 경우 위상 비교부(10)내 제 1 디-플립플롭(11)은 도 5a 에 도시된 바와 같은 참조 입력 신호(a)를 일정 시간 지연시켜 출력한다.
아울러 제 2 디-플립플롭(12)은 도 5b 에 도시된 바와 같은 상기 전압 제어 발진부(30)의 출력 신호의 피드백 신호(b)를 일정 시간 지연시켜 출력한다.
그러면 배타적 논리합 게이트(13)는 상기 제 1 및 제 2 디-플립플롭(11)(12)의 신호를 배타적 논리합하여 도 5c 에 도시된 바와 같은 결과 신호를 출력한다.
이때 출력되는 DC 전압을 검출하면 DC 전압은 도 4c 에 도시된 바와 같은 파형의 중앙보다 큰 값을 갖게 된다.
이에 따라 루프 필터부(20)는 상기 위상 비교부(10)에서 출력된 신호의 위상차를 필터링하여 고주파 성분을 제거한 후 일정 전압을 출력한다.
그러면 전압 제어 발진부(30)는 상기 루프 필터부(20)의 출력 전압에 따라 도 3 에 도시된 바와 같은 중심 주파수에 따른 일정 주파수를 발생한다.
또한, 도 2 의 참조 입력 신호가 도 1 의 전압 제어 발진부의 출력 신호보다 위상차가 π 라디언(radian)을 기준으로 뒤진 경우 위상 비교부(10)내 제 1 디-플립플롭(11)은 도 6a 에 도시된 바와 같은 참조 입력 신호(a)를 일정 시간 지연시켜 출력한다.
아울러 제 2 디-플립플롭(12)은 도 6b 에 도시된 바와 같은 상기 전압 제어 발진부(30)의 출력 신호의 피드백 신호(b)를 일정 시간 지연시켜 출력한다.
그러면 배타적 논리합 게이트(13)는 상기 제 1 및 제 2 디-플립플롭(11)(12)의 신호를 배타적 논리합하여 도 6c 에 도시된 바와 같은 결과 신호를 출력한다.
이때 출력되는 DC 전압을 검출하면 DC 전압은 도 6c 에 도시된 바와 같은 파형의 중앙보다 작은 값을 갖게 된다.
그러나, 클럭 복원을 할 경우 도 2 의 참조 입력 신호가 비주기적이면서, 펄스열의 일부가 빠진 경우에 대한 각 부의 파형이 입력되므로, 위상 비교부(10)내 제 1 디-플립플롭(11)은 도 7a 에 도시된 바와 같은 참조 입력 신호(a)를 일정 시간 지연시켜 출력한다.
아울러 제 2 디-플립플롭(12)은 도 7b 에 도시된 바와 같은 상기 전압 제어 발진부(30)의 출력 신호의 피드백 신호(b)를 일정 시간 지연시켜 출력한다.
그러면 배타적 논리합 게이트(13)는 상기 제 1 및 제 2 디-플립플롭(11)(12)의 신호를 배타적 논리합하여 도 7c 에 도시된 바와 같은 결과 신호를 출력한다.
이때 출력되는 DC 전압을 검출하면 DC 전압은 도 7D 에 도시된 바와 같은 파형의 중앙의 값을 갖게 된다.
이에 따라 루프 필터부(20)는 상기 위상 비교부(10)에서 출력된 신호의 위상을 필터링하여 고주파 성분을 제거한 후 도 7d에 도시된 바와 같이 상기 DC 전압의 중심 부근으로부터 아래로 처져있다.
그러면 전압 제어 발진부(30)는 상기 루프 필터부(20)의 출력 전압에 따라 도 3 에 도시된 바와 같은 중심 주파수를 유지하지 못하고 한쪽 방향으로 편이되어 최종적으로 타이밍(Timing) 에러가 발생한다.
이와 같이, 종래 기술에 따른 위상 비교장치는 침조입력신호가 비주기적이면서 데이터열의 일부가 존재하지 않는 경우 전압 제어 발진부는 중심 주파수를 유지하지 못하고 한쪽 방향으로 편이되어 최종적으로 타이밍 에러를 발생하는 문제점이 있다.
따라서 본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 디지털 자기기록장치 및 통신 시스템에서 클럭 복원을 수행할 경우 위상 비교장치에 입력되는 참조 입력 신호가 비주기적이고 펄스열이 빠지거나 할 때, 위상 비교부 출력의 DC값의 한 쪽 방향으로의 편이를 방지하고, 전압 제어 발진부의 중심 주파수를 유지케 함으로써 타이밍 에러를 최소화하도록 한 클럭 복원을 위한 위상 비교장치를 제공하는데 그 목적이 있다.
도 1 - 일반적인 위상 비교장치를 나타낸 구성도
도 2 - 도 1 의 위상 비교부를 나타낸 상세 구성도
도 3 - 도 2 의 전달 특성을 나타낸 도면
도 4a 내지 도 4c - 도 2 의 참조 입력 신호와 도 1 의 전압 제어 발진부의 출력 신호의 위상차이가 π 라디언(radian)일 때의 각부 파형을 나타낸 도면
도 5a 내지 도 5c - 도 2 의 참조 입력 신호가 도 1 의 전압 제어 발진부의 출력 신호보다 위상차가 π 라디언(radian)을 기준으로 앞선 경우의 각부 파형을 나타낸 도면
도 6a 내지 도 6c - 도 2 의 참조 입력 신호가 도 1 의 전압 제어 발진부의 출력 신호보다 위상차가 π 라디언(radian)을 기준으로 뒤진 경우의 각부 파형을 나타낸 도면
도 7a 내지 도 7d - 도 2 의 참조 입력 신호가 비주기적이면서, 펄스열의 일부가 빠진 경우에 대한 각 부의 파형을 나타낸 도면
도 8 - 본 발명에 따른 클럭 복원을 위한 위상 비교기의 위상 비교부를 나타낸 구성도
도 9a 내지 도 9e - 도 8 의 참조 입력 신호와 전압 제어 발진부의 출력 신호의 위상차이가 π 라디언(radian)일 때의 각부 파형을 나타낸 도면
도 10a 내지 도 10e - 도 8 의 참조 입력 신호가 전압 제어 발진부의 출력 신호보다 위상차가 π 라디언(radian)을 기준으로 앞선 경우의 각부 파형을 나타낸 도면
도 11a 내지 도 11e - 도 8 의 참조 입력 신호가 전압 제어 발진부의 출력 신호보다 위상차가 π 라디언(radian)을 기준으로 뒤진 경우의 각부 파형을 나타낸 도면
도 12a 내지 도 12e - 도 8 의 참조 입력 신호가 비주기적이면서, 펄스열의 일부가 빠진 경우에 대한 각 부의 파형을 나타낸 도면
도면의 주요부분에 대한 부호의 설명
110 : 제 1 디-플립플롭 120 : 제 2 디-플립플롭
130 : 제 1 오어 게이트 140 : 제 2 오어 게이트
150 : 제 3 오어 게이트
상기와 같은 목적을 달성하기 위한 본 발명에 따른 클럭 복원을 위한 위상 비교장치의 특징은, 제 1 논리 연산기로 구성되어 위상차를 검출하는 위상 비교부와, 전압 제어 발진부를 구비한 클럭복원을 위한 위상 비교기(PLL)에 있어서, 참조 입력 신호와 상기 전압 제어 발진부의 신호를 논리 연산하여 그 결과 신호를 출력하는 제 2 논리 연산수단과, 상기 제 1 및 제 2 논리 연산수단의 출력 신호를 논리 연산하여 그 결과 신호를 출력하는 제 3 논리 연산수단을 포함하여 구성되는데 있다.
이하, 본 발명에 따른 클럭 복원을 위한 위상 비교장치의 바람직한 실시예에 대하여 첨부한 도면을 참조하여 설명하면 다음과 같다.
도 8 은 본 발명에 따른 클럭 복원을 위한 위상 비교기의 위상 비교부를 나타낸 구성도로서, 클럭 복원을 위한 위상 비교장치의 구성은 전술한 도 1 에 도시된 바와 같으므로 생략하고, 부호는 변경한다.
즉 참조 입력 신호와 피드백 신호의 위상을 비교하는 위상 비교부(110)와, 상기 위상 비교부(110)에서 출력된 신호의 위상차를 필터링하여 고주파 성분을 제거한 후 일정 전압을 출력하는 루프 필터부(120)와, 상기 루프 필터부(120)의 출력 전압에 따른 주파수를 발생하는 전압 제어 발진부(130)로 구성된다.
도 8 을 참조하면, 참조 입력 신호를 소정 시간동안 지연시켜 출력하는 제 1 디-플립플롭(111)과, 상기 전압 제어 발진부(130)의 출력 신호의 피드백 신호를 소정 시간동안 지연시켜 출력하는 제 2 디-플립플롭(112)과, 상기 제 1 및 제 2 디-플립플롭(111)(112)의 신호를 배타적 논리합하여 그 결과 신호를 출력하는 제 1 배타적 논리합 게이트(113)와, 상기 참조 입력 신호와 상기 전압 제어 발진부(130)의 출력 신호의 피드백 신호를 배타적 논리합하여 그 결과 신호를 출력하는 제 2 배타적 논리합 게이트(114)와, 상기 제 1 및 제 2 배타적 논리합 게이트(113)(114)의 신호를 배타적 논리합하여 그 결과 신호를 출력하는 제 3 배타적 논리합 게이트(115)로 구성된다.
도 9a 내지 도 9e 은 도 8 의 참조 입력 신호와 전압 제어 발진부의 출력 신호의 위상차이가 π 라디언(radian)일 때의 각부 파형을 나타낸 도면이고, 도 10a 내지 도 10e 은 도 8 의 참조 입력 신호가 전압 제어 발진부의 출력 신호보다 위상차가 π 라디언(radian)을 기준으로 앞선 경우의 각부 파형을 나타낸 도면이다.
도 11a 내지 도 11e 는 도 8 의 참조 입력 신호가 전압 제어 발진부의 출력 신호보다 위상차가 π 라디언(radian)을 기준으로 뒤진 경우의 각부 파형을 나타낸 도면이고, 도 12a 내지 도 12e 는 도 8 의 참조 참조 입력 신호가 비주기적이면서, 펄스열의 일부가 빠진 경우에 대한 각 부의 파형을 나타낸 도면이다.
이와 같이 구성된 본 발명에 따른 의 동작을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
먼저, 위상 비교부(110)는 참조 입력 신호와 피드백 신호의 위상을 비교하여 그 결과 신호를 출력한다.
즉 위상 비교부(110)내 제 1 디-플립플롭(111)은 참조 입력 신호(a)를 소정 시간동안 지연시켜 출력한다.
아울러 제 2 디-플립플롭(112)은 전압 제어 발진부(130)의 출력 신호의 피드백 신호(b)를 소정 시간동안 지연시켜 출력한다.
그러면 배타적 논리합 게이트(113)는 상기 제 1 및 제 2 디-플립플롭(111)(112)의 신호를 배타적 논리합하여 그 결과 신호를 출력한다.
이에 따라 루프 필터부(120)는 상기 위상 비교부(110)에서 출력된 신호의 위상차를 필터링하여 고주파 성분을 제거한 후 일정 전압을 출력한다.
그러면 전압 제어 발진부(130)는 상기 루프 필터부(120)의 출력 전압에 따라 도 3 에 도시된 바와 같은 중심 주파수에 따른 일정 주파수를 발생한다.
상기 위상 비교부(10)의 동작을 예를 들어 상세히 설명하면 다음과 같다.
도 8 의 참조 입력 신호와 전압 제어 발진부의 출력 신호의 위상차이가 π 라디언(radian)일 때 위상 비교부(110)내 제 1 디-플립플롭(111)은 도 9a 에 도시된 바와 같은 참조 입력 신호(a)를 일정 시간 지연시켜 출력한다.
아울러 제 2 디-플립플롭(112)은 도 9b 에 도시된 바와 같은 상기 전압 제어 발진부(130)의 출력 신호의 피드백 신호(b)를 일정 시간 지연시켜 출력한다.
그러면 제 1 배타적 논리합 게이트(113)는 상기 제 1 및 제 2 디-플립플롭(111)(112)의 신호를 배타적 논리합하여 도 9d 에 도시된 바와 같은 결과 신호를 출력한다.
아울러 제 2 배타적 논리합 게이트(114)는 상기 참조 입력 신호(a)와 전압 제어 발진부(130)의 출력 신호의 피드백 신호(b)를 배탁적 논리합하여 도 9c 에 도시된 바와 같은 결과 신호를 출력한다.
이에 따라 제 3 배타적 논리합 게이트(115)는 상기 제 1 및 제 2 배타적 논리합 게이트(113)(114)의 신호를 배타적 논리합하여 도 9e 에 도시된 바와 같은 결과 신호를 출력한다.
이때 출력되는 DC 전압을 검출하면 DC 전압은 도 9e 에 도시된 바와 같은 파형의 중앙의 값을 갖게 된다.
이에 따라 루프 필터부(120)는 상기 위상 비교부(110)에서 출력된 신호의 위상을 필터링하여 고주파 성분을 제거한 후 일정 전압을 출력한다.
그러면 전압 제어 발진부(130)는 상기 루프 필터부(120)의 출력 전압에 따라 도 3 에 도시된 바와 같은 중심 주파수에 따른 일정 주파수를 발생한다.
또한, 도 8 의 참조 입력 신호가 전압 제어 발진부의 출력 신호보다 위상차가 π 라디언(radian)을 기준으로 앞선 경우 위상 비교부(110)내 제 1 디-플립플롭(111)은 도 10a 에 도시된 바와 같은 참조 입력 신호(a)를 일정 시간 지연시켜 출력한다.
아울러 제 2 디-플립플롭(112)은 도 10b 에 도시된 바와 같은 상기 전압 제어 발진부(130)의 출력 신호의 피드백 신호(b)를 일정 시간 지연시켜 출력한다.
그러면 제 1 배타적 논리합 게이트(113)는 상기 제 1 및 제 2 디-플립플롭(111)(112)의 신호를 배타적 논리합하여 도 10d 에 도시된 바와 같은 결과 신호를 출력한다.
아울러 제 2 배타적 논리합 게이트(114)는 상기 참조 입력 신호(a)와 전압 제어 발진부(130)의 출력 신호의 피드백 신호(b)를 배탁적 논리합하여 도 10c 에 도시된 바와 같은 결과 신호를 출력한다.
이에 따라 제 3 배타적 논리합 게이트(115)는 상기 제 1 및 제 2 배타적 논리합 게이트(113)(114)의 신호를 배타적 논리합하여 도 10e 에 도시된 바와 같은 결과 신호를 출력한다.
이때 출력되는 DC 전압을 검출하면 DC 전압은 도 9e 에 도시된 바와 같은 파형의 중앙보다 큰 값을 갖게 된다.
이에 따라 루프 필터부(120)는 상기 위상 비교부(110)에서 출력된 신호의 위상차를 필터링하여 고주파 성분을 제거한 후 일정 전압을 출력한다.
그러면 전압 제어 발진부(130)는 상기 루프 필터부(120)의 출력 전압에 따라 도 3 에 도시된 바와 같은 중심 주파수에 따른 일정 주파수를 발생한다.
또한, 도 8 의 참조 입력 신호가 전압 제어 발진부의 출력 신호보다 위상차가 π 라디언(radian)을 기준으로 뒤진 경우 위상 비교부(110)내 제 1 디-플립플롭(111)은 도 11a 에 도시된 바와 같은 참조 입력 신호(a)를 일정 시간 지연시켜 출력한다.
아울러 제 2 디-플립플롭(112)은 도 11b 에 도시된 바와 같은 상기 전압 제어 발진부(130)의 출력 신호의 피드백 신호(b)를 일정 시간 지연시켜 출력한다.
그러면 제 1 배타적 논리합 게이트(113)는 상기 제 1 및 제 2 디-플립플롭(111)(112)의 신호를 배타적 논리합하여 도 11d 에 도시된 바와 같은 결과 신호를 출력한다.
아울러 제 2 배타적 논리합 게이트(114)는 상기 참조 입력 신호(a)와 전압 제어 발진부(130)의 출력 신호의 피드백 신호(b)를 배탁적 논리합하여 도 11c 에 도시된 바와 같은 결과 신호를 출력한다.
이에 따라 제 3 배타적 논리합 게이트(115)는 상기 제 1 및 제 2 배타적 논리합 게이트(113)(114)의 신호를 배타적 논리합하여 도 11e 에 도시된 바와 같은 결과 신호를 출력한다.
이때 출력되는 DC 전압을 검출하면 DC 전압은 도 9e 에 도시된 바와 같은 파형의 중앙보다 큰 값을 갖게 된다.
이에 따라 루프 필터부(20)는 상기 위상 비교부(110)에서 출력된 신호의 위상차를 필터링하여 고주파 성분을 제거한 후 일정 전압을 출력한다.
그러면 전압 제어 발진부(30)는 상기 루프 필터부(20)의 출력 전압에 따라 도 3 에 도시된 바와 같은 중심 주파수보다 작은 값을 갖게 된다.
한편, 클럭 복원을 할 경우 도 8 의 참조 참조 입력 신호가 비주기적이면서, 펄스열의 일부가 빠진 경우에 대한 각 부의 파형이 입력되므로, 위상 비교부(110)내 제 1 디-플립플롭(111)은 도 12a 에 도시된 바와 같은 참조 입력 신호(a)를 일정 시간 지연시켜 출력한다.
아울러 제 2 디-플립플롭(112)은 도 12b 에 도시된 바와 같은 상기 전압 제어 발진부(130)의 출력 신호의 피드백 신호(b)를 일정 시간 지연시켜 출력한다.
그러면 제 1 배타적 논리합 게이트(113)는 상기 제 1 및 제 2 디-플립플롭(111)(112)의 신호를 배타적 논리합하여 도 12d 에 도시된 바와 같은 결과 신호를 출력한다.
아울러 제 2 배타적 논리합 게이트(114)는 상기 참조 입력 신호(a)와 전압 제어 발진부(130)의 출력 신호의 피드백 신호(b)를 배탁적 논리합하여 도 12c 에 도시된 바와 같은 결과 신호를 출력한다.
이에 따라 제 3 배타적 논리합 게이트(115)는 상기 제 1 및 제 2 배타적 논리합 게이트(113)(114)의 신호를 배타적 논리합하여 도 12e 에 도시된 바와 같은 결과 신호를 출력한다.
이때 출력되는 DC 전압을 검출하면 DC 전압은 도 9e 에 도시된 바와 같은 파형의 중앙의 값을 갖게 된다.
이에 따라 루프 필터부(120)는 상기 위상 비교부(110)에서 출력된 신호의 위상차를 필터링하여 고주파 성분을 제거한 후 도 7d 에 도시된 바와 같이 상기 DC 전압의 중심 부근으로부터 클럭 복원된 신호를 출력한다.
그러면 전압 제어 발진부(130)는 상기 루프 필터부(120)의 출력 전압에 따라 도 3 에 도시된 바와 같은 중심 주파수를 발생한다.
이상에서 설명한 바와 같이 본 발명에 따른 클럭 복원을 위한 위상 비교장치는 디지털 신호에 대해 클럭 복원시 비주기적이고, 데이터열이 존재하지 않는 구간, 즉 어느 구간에 대해 '0'의 데이터가 계속적으로 들어올 때 위상 비교부의 출력에 따른 DC값이 편이를 일으켜 전압 제어 발진부의 중심 주파수를 벗어날 때 발생하는 타이밍 에러를 상기 데이터열이 존재하지 않는 구간에도 데이터열을 생성시킴으로써 위상비교부의 출력의 DC값을 중심레벨에 유지시켜 전압제어발진부의 출력클럭을 원래의 중심주파수에 유지시켜 주기 때문에 방지할 수 있는 효과가 있다.
또한 본 발명은 랜덤 데이터에 대한 클럭 복원시 위상 비교장치의 위상 비교부로서 효과적인 기능을 할 것이며, 모든 디지털 신호처리시 적용할 수 있는 이점이 있다.

Claims (3)

  1. 참조입력과 피드백되는 전압제어발진부의 출력을 입력으로 하여 상기 참조입력과 전압제어발진부 출력의 위상차를 검출하여 출력하는 위상비교부와, 상기 위상비교부의 출력을 필터링하는 루프필터와, 상기 루프필터의 출력전압에 따른 주파수를 발생하는 전압제어 발진부를 구비하는 위상비교장치(PLL)에 있어서,
    상기 참조입력을 지연시키는 제1신호지연수단과,
    상기 피드백되는 전압제어발진기의 출력을 지연시키는 제2신호지연수단과,
    상기 제1신호지연수단과 상기 제2신호지연수단의 출력을 논리연산함으로써 상기 위상차를 검출하여 출력하는 제1논리연산수단과,
    상기 참조입력과 피드백되는 상기 전압발전부의 출력을 입력으로 하여 논리연산함으로써 상기 참조입력의 데이터열이 존재하지 않는 구간에서만 데이터열을 생성하는 제2논리연산수단과,
    상기 제1논리연산수단의 출력과 상기 제2논리연산수단의 출력을 입력으로 하여 논리연산함으로써 상기 생성된 데이터열이 상기 위상차를 나타내는 제1논리연산수단의 출력 중 데이터열이 존재하지 않는 구간에 삽입되도록 가산하여 출력하는 제3논리연산수단을 구비함을 특징으로 하는 클럭 복원을 위한 위상 비교장치.
  2. 제 1 항에 있어서,
    상기 제1 내지 제3논리연산수단은 각각 배타적 오어게이트임을 특징으로 하는 클럭 복원을 위한 위상 비교장치.
  3. 제 1 항에 있어서,
    상기 제1 및 제2신호지연수단은 각각 제1 및 제2 D형 플립플롭이고, 제1 D형 플립플롭의출력은 제2 D형 플립플롭의 D 단자에, 제 2 D형 플립플롭의 Q 출력은 상기 제1 D형 플립플롭의 D 단자에 각각 접속되도록 구성됨을 특징으로 하는 클럭 복원을 위한 위상 비교장치.
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