KR100834393B1

KR100834393B1 - 클럭 데이터 복원장치.

Info

Publication number: KR100834393B1
Application number: KR1020060106144A
Authority: KR
Inventors: 정춘석; 이재진; 유창식; 박정준; 서영석
Original assignee: 주식회사 하이닉스반도체
Priority date: 2006-10-31
Filing date: 2006-10-31
Publication date: 2008-06-04
Also published as: KR20080038777A; US20080101524A1; US7826583B2

Abstract

본 발명은 고속에서도 안정적으로 동작하는 클럭 데이터 복원장치(Clock Data Recovery)에 관한 것으로, 이를 위해 본 발명에 의한 클럭 데이터 복원장치는, 데이터보다 낮은 주파수를 가지며 위상이 각기 다른 복수의 클럭을 출력하는 위상고정루프부; 입력되는 전압에 따라 상기 복수의 클럭을 지연시켜 출력하는 전압제어지연부; 상기 전압지연제어부에서 출력되는 복수의 클럭과 데이터를 입력받아 각각 다른 클럭에 따라 동기된 복수의 복원된 데이터를 출력하고, 상기 데이터보다 넓은 신호폭을 가지는 복수쌍의 증가신호 및 감소신호를 출력하는 위상검출부; 상기 복수쌍의 증가신호와 감소신호를 입력받아 그에 따른 전류를 출력하는 차지펌프부; 및 상기 차지펌프부로부터 입력받은 전류를 완만한 변화를 갖는 전압으로 출력해 상기 전압제어지연부의 지연값을 결정하는 루프필터부를 포함한다.

클럭 데이터 복원, 위상고정루프, 위상검출

Description

클럭 데이터 복원장치.{Clock Data Recovery Device}

도 1은 클럭 데이터 복원장치의 개념을 설명하기 위한 블록도.

도 2는 종래의 클럭 데이터 복원장치에서 사용되던 위상검출부(130)의 상세 도면.

도 3의 a,b,c는 도 2에 대한 타이밍도.

도 4는 본 발명에 따른 클럭 데이터 복원장치의 일실시예 구성도.

도 5는 위상검출부(430)의 일실시예 구성도.

도 6은 도 5의 위상검출부(430)의 동작을 설명하기 위한 타이밍도.

도 7은 이해를 돕기위해 도 5의 위상검출부의 일부분만을 따로 그린 상세 도면.

도 8의 a,b,c는 도 7에 대한 타이밍도.

*도면의 주요 부분에 대한 부호의 설명

410: 위상고정루프부 420: 전압제어지연부

430: 위상검출부 440: 차지펌프부

450: 루프필터부

본 발명은 칩에서 칩으로의 통신이나 광케이블 통신과 같이 고속으로 데이터를 수신하는 시스템에서 사용되는 클럭 데이터 복원장치(CDR: Clock Data Recovery)에 관한 것으로, 더욱 자세하게는 고클럭에서도 안정적으로 동작할 수 있는 클럭 데이터 복원장치에 관한 것이다.

칩들 사이의 통신 시스템이 점차 고속화, 대용량화 됨에 따라, 시스템들의 직접화 및 고속화가 요구되고 있다. 하드웨어의 복잡성과 전력, 가격 등의 이유로 인하여 송신단에서는 동기를 맞추는 클럭(clock)을 제외한 데이터(data) 정보만을 수신단으로 보내는 방식이 사용되어 진다. 이때 수신단은 제한된 채널 대역폭(bandwidth)으로 인해 왜곡된 데이터를 정확히 복원할 수 있는 클럭을 필요로 하게 된다. 대용량의 데이터 전송시 이런 클럭의 필요성은 더욱 커지게 되고, 수신된 데이터에 동기화된 안전적인 클럭을 발생시키는 구조는 시스템의 성능에 많은 영향을 주게 된다. 이에 따라 높은 전송률을 가지는 데이터로부터 동기화된 안정적인 클럭을 추출하는 클럭 데이터 복원장치(CDR)가 사용되게 되었다.

도 1은 클럭 데이터 복원장치의 개념을 설명하기 위한 블록도이다.

도 1은 종래의 클럭 데이터 복원장치를 대략적으로 나타낸 블록도로써 도면에 도시된 바와 같이, 위상고정루프부(110), 전압제어지연부(120), 위상검출부(130), 차지펌프부(140), 루프필터부(150)로 구성되어 있다.

위상고정루프부(PLL: Phase Locked Loop)(110)는 기준클럭(reference frequency)을 입력받아 주파수가 일정한 안정적인 클럭을 전압제어지연부(120)에 출력하는 역할을 한다.

전압제어지연부(VCDL: Voltage Controlled Delay Line)(120)는 위상고정루프부(110)로부터 출력된 클럭을 입력받아 입력되는 전압에 따라 클럭의 지연값을 조절한다. 후술하겠지만 전압제어지연부(120)로는 위상검출부(130)에서 생성되는 데이터와 클럭의 타이밍에 대한 정보가 차지펌프부(140)와 루프필터부(150)를 통해 전압의 형태로 입력되는데, 전압제어지연부(120)는 그 정보를 토대로 클럭을 지연시켜 데이터와 클럭의 타이밍이 일치하도록 조절한다.

위상검출부(Phase Detector)(130)는 전압제어지연부로부터 출력되는 클럭과 데이터(Data)를 입력받아 데이터(DATA)와 클럭의 위상을 비교하여, 그 정보를 증가신호(UP)와 감소신호(DOWN)로써 차지펌프부(140)로 출력한다. 또한, 클럭에 동기화되어 복원된 데이터(Recovered DATA)(클럭의 라이징 에지(rising edge)가 데이터 펄스(Data pulse)의 가운데에 정렬되었음을 뜻한다.)를 출력한다. 즉, 도면에 도시된 위상검출부(130)는 단순히 위상만 검출하는 것이 아닌 데이터를 복원하는 리타이머(Retimer)로의 역할도 수행한다.

차지펌프부(Charge Pump)(140)는 위상검출부(130)로부터 출력된 증가신호(UP)와 감소신호(DOWN)를 입력받아 충전전류(Charging current) 및 방전전류(Discharging current)를 루프필터(150)에 출력한다.

루프필터부(Loop Filter)(150)는 차지펌프부(140)로부터 입력받은 전류를 완 만한 변화를 가지는 전압으로써 전압제어지연부(120)에 출력해 전압제어지연부(120)의 지연값을 결정한다.

전체적인 동작을 간략하게 살펴보면, 클럭 데이터 복원장치(CDR)는 위상고정루프부(110)에서 출력된 클럭의 라이징 에지가 데이터 펄스의 가운데에 정렬되도록 조정한다. 따라서, 최종적으로 전압제어지연부(120)에서는 복원된 클럭(Recovered CLOCK)이 위상검출부(130)에서는 복원된 데이터(Recovered DATA)가 출력된다.

도 2는 종래의 클럭 데이터 복원장치에서 사용되던 위상검출부(130)의 상세 도면이고, 도 3의 a,b,c는 그 동작을 설명하기 위한 타이밍도이다.

도면에 도시된 바와 같이, 종래의 위상검출부(130)는 D단자에 데이터(DATA)를 클럭단자에 클럭(CLOCK)을 입력받는 D플립플롭(DFF21), D플립플롭(DFF21)의 출력을 D단자에 입력받고 반전클럭(/CLOCK)을 클럭단자에 입력받는 D플립플롭(DFF22), 두 D플립플롭(DFF21, DFF22)의 출력노드인 A, B노드의 신호와 데이터(DATA)를 논리조합하여 증가신호(UP)와 감소신호(DOWN)를 출력하는 두 개의 XOR게이트(XO21, XO22)를 포함하여 이루어진다.

도 3을 참조하여 그 동작을 살펴보면, 도 3a의 경우 즉 데이터 펄스의 중앙이 클럭의 라이징 에지에 정렬되어 있는 경우에는, 위상검출부(130)에서 출력되는 증가신호(UP)와 감소신호(DOWN) 모두 클럭의 반주기 만큼 서로 교차되어 출력된다. 따라서 차지펌프부(140)에서 출력되는 충전전류(Charging current) 및 방전전류(Dischatging cyrrent)의 양도 동일해지고, 결과적으로 전압제어지연부(120)에 입력되는 전압도 일정해지기 때문에 전압제어지연부(120)의 지연값은 변하지 않는 다. 즉, 락킹(locking)이 이루어진다.

도 3b에 도시된 클럭의 라이징 에지가 데이터 펄스의 중앙보다 뒤쳐지는 경우에는 증가신호(UP)의 펄스폭이 감소신호(DOWN)의 펄스폭 보다 커지게 된다.(감소신호의 펄스 폭은 일정하게 유지) 따라서 차지펌프부(140)에서 출력되는 충전전류(Charging current)의 양이 방전전류(Discharging Current)의 양보다 많아지고, 결국 전압제어지연부(120)에 입력되는 전압이 높아지게 되기 때문에 전압제어지연부(120)는 지연값을 조절하여 클럭(CLOCK)의 위상을 앞당기게 된다.

도 3c는 도 3b와는 반대의 경우로 클럭(CLOCK)의 라이징 에지가 데이터(DATA) 펄스의 중앙보다 앞서는 경우를 나타내고 있다. 따라서 이 경우에는 전압제어지연부(120)에 입력되는 전압이 낮아지게 되고 전압제어지연부(120)는 지연값을 조절하여 클럭(CLOCK)의 위상을 뒤쳐지게 조절한다.

상술한 바와 같은 종래의 클럭 데이터 복원장치(CDR)는, 클럭(CLOCK)과 데이터(DATA)의 위상을 비교하기 위한 수단으로 위상검출부(130)를 사용하고 있다. 하지만 클럭(CLOCK)의 주파수가 점점 높아지게 됨에 따라 위상검출부(130)에서 출력되는 증가신호(UP)와 감소신호(DOWN)의 펄스 폭은 점점 좁아지게 된다. 이러한 증가신호(UP)와 감소신호(DOWN)의 펄스 폭 감소는 차지펌프부(140)에서 출력되는 충전전류(Charging current)와 방전전류(Discharging current)가 흐르는 시간을 감소시키게 되고, 결국 루프필터(150)로부터 전압제어지연부(120)로 입력되는 전압의 변화가 미미하게 되어, 클럭 데이터 복원장치(CDR)가 안정화상태에 도달하지 못하는(locking fail) 문제점이 있다.

이러한 문제점을 극복하기 위하여 클럭을 분주하여 사용하는 1/2rate, 1/4rate 등의 기법도 사용되고 있으나, 이 역시 충분한 증가신호(UP)와 감소신호(DOWN)의 펄스 폭을 확보하기는 어렵다는 문제점이 있다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 고주파수의 클럭에서도 안정적으로 동작하는 클럭 데이터 복원장치를 제공하고자 함에 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명에 따른 클럭 데이터 복원장치는, 데이터보다 낮은 주파수를 가지며 위상이 각기 다른 복수의 클럭을 출력하는 위상고정루프부; 입력되는 전압에 따라 상기 복수의 클럭을 지연시켜 출력하는 전압제어지연부; 상기 전압지연제어부에서 출력되는 복수의 클럭과 데이터를 입력받아 각각 다른 클럭에 따라 동기된 복수의 복원된 데이터를 출력하고, 상기 데이터보다 넓은 신호폭을 가지는 복수쌍의 증가신호 및 감소신호를 출력하는 위상검출부; 상기 복수쌍의 증가신호와 감소신호를 입력받아 그에 따른 전류를 출력하는 차지펌프부; 및 상기 차지펌프부로부터 입력받은 전류를 완만한 변화를 갖는 전압으로 출력해 상기 전압제어지연부의 지연값을 결정하는 루프필터부를 포함한다.

또한, 상기 위상검출부는, 상기 데이터를 상기 복수의 클럭에 따라 래치하고 래치된 데이터를 다시 상기 복수의 클럭에 따라 래치하여 상기 복수의 복원된 데이터를 출력하는 래치부 및 상기 래치부에서 한번 래치된 데이터들과 상기 복수의 클럭을 논리조합하여 증가신호들을 출력하고, 상기 래치부에서 두번 래치된 데이터들과 상기 복수의 클럭을 논리조합하여 감소신호들을 출력하는 위상출력부를 포함하는 것을 특징으로 할 수 있다.

또한, 상기 위상고정루프부로부터 출력되는 클럭의 주파수가 데이터 주파수의 1/8인 경우, 상기 래치부는, 상기 데이터를 N+4클럭에 의해 래치하여 한번 래치된 데이터들(DN)을 출력하고,-상기 복수의 클럭들중 위상이 앞서는 순서대로 0클럭, 1클럭, ···,7클럭이 된다.- 상기 한번 래치된 데이터들(DN)을 N클럭에 의해 래치하여 상기 복원된 데이터들(QN)을 을 출력하는 것을 특징으로 할 수 있으며, 상기 위상출력부는, 상기 한번 래치된 데이터들 중 DN과 DN+1의 논리값이 서로 다르고 N클럭이 '하이'인 구간만큼의 폭을 가지는 증가신호들(DTN)을 출력하며. 상기 복원된 데이터들 중 QN과 QN+1의 논리값이 서로 다르고 N+2클럭이 '하이'인 구간만큼의 폭을 가지는 감소신호들(CTN)을 출력하는 것을 특징으로 할 수 있다.

본 발명에 따른 클럭 데이터 복원장치는 클럭 데이터 복원장치에서 사용되는 클럭이 본래의 데이터 클럭보다 낮은 것을 특징으로 한다. 즉, 외부로부터 입력되는 데이터의 주파수가 8Ghz라면 클럭 데이터 복원장치 내부에서는 4Ghz, 2Ghz, 1Ghz등의 데이터 클럭의 1/2, 1/4, 혹은 1/8 만큼의 주파수를 사용한다. 이러한 방식을 사용하여 위상검출부에서 출력되는 증가신호와 감소신호의 폭을 넓히는 것이 가능하고, 클럭 데이터 복원장치가 고주파수에서 안정적으로 동작하게 한다.

클럭 데이터 복원장치 내부에서는 주파수는 같고 위상이 다른 여러개의 클럭을 사용하게 된다. 따라서 직렬(serial)로 입력받은 데이터를 데이터보다 주파수는 낮지만 서로 위상이 다른 클럭에 동기시켜 복원된 데이터를 병렬로 출력한다. 예를 들어, 데이터의 주파수가 8Ghz이고 클럭 데이터 복원장치 내부에서 사용되는 주파수가 1Ghz인 경우, 직렬(1열)로 들어온 데이터를 1Ghz의 주파수를 가지고 서로 다른 위상을 가지는 8개의 클럭에 동기시켜 8개의 포트를 통하여 병렬로 출력하게 된다.

또한, 본 발명은 위상검출부에서 위상이 서로 다른 두 개의 클럭을 사용해 데이터들을 래치하여 데이터를 복원하고, 래치된 데이터들을 논리연산하여 그 폭이 데이터의 펄스보다 큰 증가신호와 감소신호를 출력하기 때문에 클럭 데이터 복원장치가 고주파수에서도 안정적으로 동작하게 한다.

이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 4는 본 발명에 따른 클럭 데이터 복원장치의 일실시예 구성도이다.

도면에 도시된 바와 같이, 본 발명에 따른 클럭 데이터 복원장치는 위상고정루프부(410), 전압제어지연부(420), 위상검출부(430), 차지펌프부(440), 루프필터부(450)를 포함하여 구성될 수 있다.

위상고정루프부(PLL: Phase Locked Loop)(410)는 데이터(DATA)보다 낮은 주 파수를 가지며 위상이 각기 다른 복수의 클럭을 출력한다. 예를 들어 데이터(DATA)의 주파수가 8Ghz라면, 위상고정루프부(410)는 1Ghz의 주파수를 가지며 위상이 각기 다른 8개의 클럭을 출력할 수 있다. 위상고정루프부(410)는 일반적인 PLL의 경우와 동일하게 위상검출부(411), 차지펌프부(412), 루프필터부(413), 전압제어발진기(414) 및 디바이더(415)를 포함하여 구성될 수 있다. 위상이 다른 복수개의 클럭은 전압제어발진기(414) 내의 직렬로 연결된 링오실레이터들의 출력을 조합하여 생성할 수 있으며, 이는 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현하는 것이 가능하다.

전압제어지연부(VCDL: Voltage Controlled Delay Line)(420)는 루프필터부(450)로부터 입력되는 전압에 따라 위상고정루프부(410)에서 생성된 복수의 클럭을 지연시켜 출력한다. 루프필터부(450)에서는 클럭과 데이터(DATA)의 상대적인 위상에 관한 정보가 전압의 형태로 출력되게 되는데, 전압제어지연부(420)는 입력되는 전압(Vcontrol)이 상대적으로 높으면 클럭의 위상을 앞당기게, 입력되는 전압(Vcontrol)이 상대적으로 낮으면 클럭의 위상이 뒤쳐지도록 지연 값을 조절한다. 즉, 결과적으로 전압제어지연부(420)에서는 데이터 펄스의 중앙에 클럭의 라이징 에지(rising edge)가 정렬(align)된 복수의 복원된 클럭(Recovered clock)이 출력되게 된다.

전압제어지연부(420)의 출력단에는 듀티코렉터(Duty corrector)와 레벨쉬프터(Level shifter)를 추가하여 실시할 수 있다. 듀티코렉터(Duty corrector)는 클럭 듀티의 정확도를 보장하기 위해 클럭의 듀티를 수정하는 역할을 한다. 또한, 레 벨쉬프터(Level shifter)는 출력되는 전압의 레벨을 맞추어 위상검출부(430)와 전압제어지연부(420)가 공통모드(common-mode)로 동작하는 것을 보장하기 위해 사용된다.

위상검출부(430)는 전압제어지연부(420)에서 출력되는 복수의 클럭(Recovered clock)과 외부로부터 입력되는 데이터(DATA)를 입력받아 각각 다른 클럭에 따라 동기된 복수의 데이터(Recovered DATA)를 출력하고, 데이터보다 넓은 신호폭을 가지는 복수쌍의 증가신호(DT0~7)와 감소신호(CT0~7)를 출력한다.

위상검출부(430)는 외부로부터 데이터(DATA)를 직렬(serial)로 입력받는데 이 데이터를 전압제어지연부(420)에서 출력되는 복수의 클럭(Recovered clock)에 따라 래치하고 래치된 데이터를 다시 복수의 클럭(Recovered clock)에 따라 래치하여 복수의 복원된 데이터(Recovered Data)를 출력한다. 즉, 직렬(serial)로 입력받은 데이터(DATA)를 데이터보다 주파수는 낮지만 서로 위상이 다른 클럭(Recovered clock)에 동기시켜 복원된 데이터(Recovered DATA)를 병렬(parellel)로 출력한다. 예를 들어, 데이터(DATA)의 주파수가 8Ghz이고 클럭 데이터 복원장치 내부에서 사용되는 주파수가 1Ghz인 경우, 직렬(1열)로 들어온 데이터를 1Ghz의 주파수를 가지고 서로 다른 위상을 가지는 8개의 클럭(Recovered clock)에 동기시켜 8개의 포트를 통하여 병렬로 출력하게 된다.

차지펌프부(440)는 위상검출부(430)에서 출력된 복수쌍의 증가신호(DT0~7) 및 감소신호(CT0~7)를 입력받아 그에 따른 전류를 루프필터부(450)로 출력한다. 상세하게는, 증가신호(DT0~7)가 입력되면 루프필터부(450)에서 출력될 전 압(Vcontrol)을 높이게 되는 충전전류(charging current)를, 감소신호(CT0~7)가 입력되면 루프필터부(450)에서 출력될 전압(Vcontrol)을 낮추게 되는 방전전류(discharging current)를 출력한다. 차지펌프부(440)는 도면에 도시된 바와 같이 증가신호(DT0~7)와 감소신호(CT0~7) 쌍의 갯수만큼의 차지펌프를 포함하여 구성될 수 있다.

루프필터부(450)는 차지펌프부(440)로부터 입력받은 전류를 완만한 변화를 갖는 전압(Vcontrol)으로 출력해 전압제어지연부(420)의 지연값을 결정한다. 상세하게는, 차지펌프부(440)로부터 충전전류가 입력되면 출력되는 전압(Vcontrol)의 레벨을 높이고, 방전전류가 입력되면 출력되는 전압(Vcontrol)의 레벨을 낮춘다.

도 5는 위상검출부(430)의 일실시예 구성도이다.

위상검출부(430)는 도면에 도시된 바와 같이, 데이터(DATA)를 복수의 클럭(CK0~7)에 따라 래치하고 래치된 데이터(D0~D7)를 다시 복수의 클럭(CK0~7)에 따라 래치하여 복수의 복원된 데이터(Q0~7)를 출력하는 래치부(431) 및 래치부(431)에서 한번 래치된 데이터(D0~D7)들과 복수의 클럭(CK0~7)을 논리조합하여 증가신호들(DT0~7)을 출력하고, 래치부(431)에서 두번 래치된 데이터(Q0~7)들과 복수의 클럭(CK0~7)을 논리조합하여 감소신호들(CT0~7)을 출력하는 위상출력부(432)를 포함하여 구성될 수 있다.

도면에 도시된 위상검출부는, 클럭의 주파수가 데이터의 주파수의 1/8인 경우를 나타내고 있는데, CK0~7까지 7개의 클럭(위상이 45°씩 차이가 난다.)을 사용하여 데이터(DATA)를 복원하고 증가신호(DT0~7)들과 감소신호(CT0~7)들을 출력하는 경우를 도시하고 있다. 래치부(431)의 D래치들의 클럭단자에 도시되어 있는 버블(bubble)들은 신호가 반전되어 입력됨을 나타내며, 따라서 CK0이 반전되어 입력되는 클럭은 CK4라고 볼 수 있다.(CK0,1,2,3에 버블이 붙으면 이는 각각 CK4,5,6,7이 된다.)

래치부(431)는 데이터를 N+4클럭에 의해 래치하여 한번 래치된 데이터들(DN)을 출력하고,-복수의 클럭들중 위상이 앞서는 순서대로 CK0, CK1, ···,CK7이 된다.- 한번 래치된 데이터들(DN)을 N클럭에 의해 래치하여 상기 복원된 데이터들(QN)을 출력한다.(즉, D4를 출력하기 위해 CK8에 해당하는 CK0에 의해 한번 래치하고, Q4를 출력하기 위해 D4를 CK4에 의해 래치한다.)

위상출력부(432)는 한번 래치된 데이터들(D0~7) 중 DN과 DN+1의 논리값이 서로 다르고 N클럭(CKN)이 '하이'인 구간만큼의 폭을 가지는 증가신호들(DTN)을 출력하며, 복원된 데이터들(Q0~7) 중 QN과 QN+1의 논리값이 서로 다르고 N+2클럭이 '하이'인 구간만큼의 폭을 가지는 감소신호들(CTN)을 출력한다.

래치부(431)는 도면에 도시된 바와 같이, D단자에 데이터(DATA)를 입력받고 클럭단자에 N+4클럭(CKN+4)을 입력받아 한번 래치된 데이터들(DN)을 출력하는 D래치들; 및 한번 래치된 데이터들(DN)을 D단자에 입력받고 클럭단자에 N클럭(CKN)을 입력받아 복수의 복원된 데이터들(QN)을 출력하는 D래치들을 포함하여 구성될 수 있다.

또한, 위상출력부(432)는 도면에 도시된 바와 같이, 한번 래치된 데이터들인 DN과 DN+1을 입력받는 XOR게이트들; DN과 DN+1을 입력받는 XOR게이트들의 출력과 N 클럭(CKN)을 입력받아 증가신호들(DTN)을 출력하는 앤드게이트들; 두번 래치된 데이터들(복원된 데이터들)인 QN과 QN+1을 입력받는 XOR게이트들; 및 QN과 QN+1을 입력받는 XOR게이트들의 출력과 N+2클럭을 입력받아 감소신호들(CTN)을 출력하는 앤드게이트들을 포함하여 구성될 수 있다.

도 6은 도 5의 위상검출부(430)의 동작을 설명하기 위한 타이밍도이다.

타이밍도를 보면 데이터(Din) 0,1,2,3의 중앙이 CK0,1,2,3의 라이징 에지에 정렬되어 있음을 확인할 수 있고, 증가신호들과 감소신호들의 폭이 종래의 위상검출부에 비하여 크게 증가되었음을 확인할 수 있다.(증가신호는 데이터 펄스폭의 4배, 감소신호는 데이터 펄스폭의 3.5배)

타이밍도의 하단에 도시된 식을 참조하면, 각각의 증가신호(DT0~7)와 감소신호(CT0~7)가 어떻게 생성되는지를 더욱 자세히 알 수 있다.

도 7은 이해를 돕기위해 도 5의 위상검출부의 일부분만을 따로 그린 상세 도면이다.

도 7은 도 5의 위상검출부에서 복원된 데이터 중 Q0, Q1이 생성되고, 증가신호 DT0, 감소신호 CT0가 생성되는 부분만을 따로 그린 상세 도면이다.

상술한 바와 같이, 복원된 데이터 Q0를생성하기 위해 데이터를 CKN+4에 해당하는 CK4클럭(=/CK0)에 한번 래치하고, 다시 CKN에 해당하는 CK0클럭에 래치하는 것을 확인할 수 있다. 또한 복원된 데이터 Q1은 CK5(=/CK1)와 CK1클럭에 데이터를 래치하여 생성하는 것도 확인할 수 있다.

또한, 증가신호 DT0는 D0, D1단자의 신호와 CK0를 이용하여, 감소신호 CT0는 Q0, Q2단자의 신호와 CK2를 이용하여 논리조합되어 생성됨을 확인할 수 있으며, 이 또한 앞서 상술한 바에 부합된다.

도 8a는 클럭의 라이징 에지가 데이터의 중앙에 정렬된 경우에 도 7의 동작을 나타낸 타이밍도이다.

클럭의 라이징 에지가 데이터의 가운데에 정렬되어 클럭 데이터 복원장치의 락킹(locking)이 된 경우에는 증가신호 DT0는 데이터 펄스의 3.5배 감소신호 CT0는 데이터 펄스의 4배의 폭을 갖고 출력됨을 확인할 수 있다.

클럭 데이터 복원장치가 락킹이 되었음은 클럭의 위상을 더이상 변경할 필요가 없음을 뜻한다. 이 말은 클럭의 위상을 변형시키는 부분인 전압제어지연부(420)에 입력되는 전압값(Vcontrol)이 일정하게 유지되어야 함을 뜻한다.

전압제어지연부(420)에 입력되는 전압값이 일정하게 유지되기 위해서는 차지펌프부(440)에서 출력되는 충전전류(charging current)와 방전전류(discharging current)의 양이 동일하게 설정되어야 한다. 이는 증가신호와 감소신호의 폭이 A:B인 경우, 증가 감소신호에 응답하여 차지펌프부(440)에서 출력되는 충전전류와 방전전류의 비를 B:A로 설정함으로써 해결할 수 있다. 즉, 도면에 도시된 위상검출부의 경우 락킹시 증가신호와 감소신호의 폭이 3.5대 4의 비율을 유지하므로 차지펌프부(440)에서 출력되는 충전전류와 방전전류의 비를 4대 3.5로 설정하면 된다.

도 8b는 클럭의 라이징 에지가 데이터의 중앙보다 앞선 경우에 도 7의 동작을 나타낸 타이밍도이다.

도면에 도시된 바와 같이, 클럭의 라이징 에지가 데이터의 중앙보다 앞서 는(lead) 경우에는, 증가신호(DT0)의 펄스폭은 줄어들게 되고 감소신호(CT0)의 펄스폭은 그대로 유지된다. 따라서 차지펌프부(440)에서 출력되는 방전전류의 양이 충전전류의 양보다 많아지게 될 것이고, 이는 전압제어지연부(420)에 입력되는 전압(Vcontrol)의 레벨을 낮추게 된다. 즉, 감소신호의 펄스폭은 그대로 유지되지만 증가신호의 펄스폭이 위상에 따라 변하기 때문에 전압(Vcontrol)의 레벨이 변하게 된다.

도 8c는 클럭의 라이징 에지가 데이터의 중앙보다 뒤지는 경우에 도 7의 동작을 나타낸 타이밍도이다.

도면에 도시된 바와 같이, 클럭의 라이징 에지가 데이터의 중앙보다 뒤지는(lag) 경우에는, 증가신호(DT0)의 펄스폭은 늘어나게 되고 감소신호(CT0)의 펄스폭은 그대로 유지된다. 따라서 차지펌프부(440)에서 출력되는 충전전류의 양이 방전전류의 양보다 많아지게 될 것이고, 이는 전압제어지연부(420)에 입력되는 전압(Vcontrol)의 레벨을 높이게 된다.

본 발명의 기술 사상은 상기 바람직한 일실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

상술한 본 발명은, 클럭 데이터 복원장치 내에서 데이터의 주파수보다 낮은 주파수를 갖는 클럭을 사용하며, 위상검출부에서 출력되는 증가신호와 감소신호의 폭을 종전보다 넓혔기 때문에 고주파수에서도 클럭 데이터 복원장치가 안정적으로 동작할 수 있다는 장점이 있다.

Claims

데이터보다 낮은 주파수를 가지며 위상이 각기 다른 복수의 클럭을 출력하는 위상고정루프부;

입력되는 전압에 따라 상기 복수의 클럭을 지연시켜 출력하는 전압제어지연부;

상기 전압지연제어부에서 출력되는 복수의 클럭과 데이터를 입력받아 각각 다른 클럭에 따라 동기된 복수의 복원된 데이터를 출력하고, 상기 데이터보다 넓은 신호폭을 가지는 복수쌍의 증가신호 및 감소신호를 출력하는 위상검출부;

상기 복수쌍의 증가신호와 감소신호를 입력받아 그에 따른 전류를 출력하는 차지펌프부; 및

상기 차지펌프부로부터 입력받은 전류를 완만한 변화를 갖는 전압으로 출력해 상기 전압제어지연부의 지연값을 결정하는 루프필터부

를 포함하는 클럭 데이터 복원장치.
제 1항에 있어서,

상기 위상검출부는,

상기 데이터를 상기 복수의 클럭에 따라 래치하고 래치된 데이터를 다시 상기 복수의 클럭에 따라 래치하여 상기 복수의 복원된 데이터를 출력하는 래치부; 및

상기 래치부에서 한번 래치된 데이터들과 상기 복수의 클럭을 논리조합하여 증가신호들을 출력하고, 상기 래치부에서 두번 래치된 데이터들과 상기 복수의 클럭을 논리조합하여 감소신호들을 출력하는 위상출력부

를 포함하는 것을 특징으로 하는 클럭 데이터 복원장치.
제 2항에 있어서,

상기 위상고정루프부로부터 출력되는 클럭의 주파수가 데이터 주파수의 1/8인 경우,

상기 래치부는,

상기 데이터를 N+4클럭에 의해 래치하여 한번 래치된 데이터들(DN)을 출력하고,-상기 복수의 클럭들중 위상이 앞서는 순서대로 0클럭, 1클럭, ···,7클럭이 된다.-

상기 한번 래치된 데이터들(DN)을 N클럭에 의해 래치하여 상기 복원된 데이터들(QN)을 출력하는 것을 특징으로 하는 클럭 데이터 복원장치.
제 3항에 있어서,

상기 위상출력부는,

상기 한번 래치된 데이터들 중 DN과 DN+1의 논리값이 서로 다르고 N클럭이 '하이'인 구간만큼의 폭을 가지는 증가신호들(DTN)을 출력하며.

상기 복원된 데이터들 중 QN과 QN+1의 논리값이 서로 다르고 N+2클럭이 '하이'인 구간만큼의 폭을 가지는 감소신호들(CTN)을 출력하는 것을 특징으로 하는 클럭 데이터 복원장치.
제 3항에 있어서,

상기 래치부는,

D단자에 상기 데이터를 입력받고 클럭단자에 상기 N+4클럭을 입력받아 한번 래치된 데이터들(DN)을 출력하는 D래치들; 및

상기 한번 래치된 데이터들(DN)을 D단자에 입력받고 클럭단자에 상기 N클럭을 입력받아 상기 복수의 복원된 데이터들(QN)을 출력하는 D래치들

을 포함하는 것을 특징으로 하는 클럭 데이터 복원장치.
제 5항에 있어서,

상기 위상출력부는,

상기 DN과 DN+1을 입력받는 XOR게이트들;

상기 DN과 DN+1을 입력받는 XOR게이트들의 출력과 N클럭을 입력받아 상기 증 가신호들(DTN)을 출력하는 앤드게이트들;

상기 QN과 QN+1을 입력받는 XOR게이트들; 및

상기 QN과 QN+1을 입력받는 XOR게이트들의 출력과 N+2클럭을 입력받아 상기 감소신호들(CTN)을 출력하는 앤드게이트들

을 포함하는 것을 특징으로 하는 클럭 데이터 복원장치.
제 1항에 있어서,

상기 차지펌프부는,

클럭이 고정되었을 때의 상기 증가신호 대 상기 감소신호의 폭이 A:B인 경우,

출력되는 충전전류와 방전전류의 비가 B:A로 설정된 것을 특징으로 하는 클럭 데이터 복원장치.
제 1항에 있어서,

상기 위상고정루프부는,

위상검출부, 차지펌프부, 루프필터부, 전압제어발진기 및 디바이더를 포함하여 구성되며,

상기 전압제어발진기 내의 직렬로 연결된 링오실레이터들의 출력을 이용하여 상기 복수의 클럭을 출력하는 것을 특징으로 하는 클럭 데이터 복원장치.
제 1항에 있어서,

상기 차지펌프부는,

상기 증가신호와 감소신호쌍의 갯수만큼의 차지펌프를 포함하는 것을 특징으로 하는 클럭 데이터 복원장치.
제 1항 내지 제 9항 중 어느 한 항에 있어서,

상기 클럭 데이터 복원장치는,

상기 전압제어지연부의 출력단에,

상기 복수의 클럭의 듀티를 수정하기 위한 듀티 코렉터; 및

출력되는 전압의 레벨을 변환해 주는 레벨쉬프터

를 더 포함하는 것을 특징으로 하는 클럭 데이터 복원장치.