JP7393079B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7393079B2
JP7393079B2 JP2019059399A JP2019059399A JP7393079B2 JP 7393079 B2 JP7393079 B2 JP 7393079B2 JP 2019059399 A JP2019059399 A JP 2019059399A JP 2019059399 A JP2019059399 A JP 2019059399A JP 7393079 B2 JP7393079 B2 JP 7393079B2
Authority
JP
Japan
Prior art keywords
signal
clock signal
flip
flop
phase
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019059399A
Other languages
English (en)
Other versions
JP2020161983A (ja
Inventor
絢也 小川
克晃 松井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lapis Semiconductor Co Ltd
Original Assignee
Lapis Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lapis Semiconductor Co Ltd filed Critical Lapis Semiconductor Co Ltd
Priority to JP2019059399A priority Critical patent/JP7393079B2/ja
Priority to US16/825,769 priority patent/US11190193B2/en
Priority to CN202010200892.5A priority patent/CN111756370A/zh
Publication of JP2020161983A publication Critical patent/JP2020161983A/ja
Priority to US17/537,101 priority patent/US11728815B2/en
Application granted granted Critical
Publication of JP7393079B2 publication Critical patent/JP7393079B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
    • H04L7/0012—Synchronisation information channels, e.g. clock distribution lines by comparing receiver clock with transmitter clock
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/097—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a comparator for comparing the voltages obtained from two frequency to voltage converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0045—Correction by a latch cascade
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop

Description

本発明は、半導体装置に関し、特にＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：位相同期）回路を備えた信号同期化回路を含む半導体装置に関する。
従来技術に係るＰＬＬ回路を備えた信号同期化回路に関する文献の一例として、例えば特許文献１が挙げられる。特許文献１には、複数ビットデ－タそれぞれに応じて設けられ、これらビットデ－タをシステムクロック信号に同期化させる第１の同期化回路と、システムクロック信号を入力し少なくとも複数の電圧制御遅延段で構成されるＰＬＬ回路と、ＰＬＬ回路の複数の電圧制御遅延段各々の出力をそれぞれ所定クロックとして第１の同期化回路の各出力を同期化する第２の同期化回路と、第２の同期化回路の出力信号を各々駆動するドライブ回路とを具備したことを特徴とするディジタル出力段回路が開示されている。
ところで、従来技術に係る信号同期化回路は、一般に、一方の系のクロックに同期した信号を他方の系のクロックに同期化するため、一方の系のクロックにより制御されるフリップフロップが出力した信号を、他方の系のクロックで制御されるフリップフロップで受信する構成が用いられる。この場合、他方の系のフリップフロップのセットアップタイムおよびホールドタイムを確保するために、一方の系のフリップフロップと他方の系のフリップフロップとの間での遅延、および２重系間でのクロック・スキューを考慮して、一方の系のフリップフロップと他方の系のフリップフロップとの間に遅延素子を挿入する場合があった。
特開平９－１８１５９３号公報
しかしながら、上記従来技術に係る信号同期化回路の構成では、設計段階で、２重系間の製造上のバラツキを定量的に把握することは難しく、量産段階でのバラツキが大きいと、製造時の装置検査での不具合が生じる場合があるという問題があった。一方、特許文献１はこのような問題を想定したものではない。
本発明は、上述した課題を解決するためになされたものであり、クロック同期系の異なる回路間での信号の導通を行う信号同期化回路を含む半導体装置において、動作余裕の低下が抑制された半導体装置を提供することを目的とする。
本発明に係る半導体装置は、位相同期回路の基準クロック信号に同期した入力信号を位相同期クロック信号に同期した出力信号として出力する半導体装置であって、前記位相同期回路の位相比較器に入力される帰還信号に基づいて前記基準クロック信号に同期させて前記帰還信号の立ち下がりエッジで前記入力信号を取り込む第１のフリップフロップと、前記第１のフリップフロップの出力を前記位相同期クロック信号に基づいて前記位相同期クロック信号の立ち上がりエッジで取り込み前記出力信号として出力する第２のフリップフロップと、前記基準クロック信号に同期させて外部入力信号を前記基準クロック信号の立ち上がりエッジで取り込み前記入力信号として前記第１のフリップフロップに出力する第３のフリップフロップとを含み、前記位相同期クロック信号への同期化の際のセットアップタイムが前記基準クロック信号の周期の２分の１とされ、前記位相同期回路は、前記位相同期クロック信号を分周して前記帰還信号を生成する分周器を備えたものである。
本発明によれば、クロック同期系の異なる回路間での信号の導通を行う信号同期化回路を含む半導体装置において、動作余裕の低下が抑制された半導体装置を提供することが可能となる。
実施の形態に係る半導体装置の構成の一例を示すブロック図である。 実施の形態に係る半導体装置の各部の動作を示すタイミングチャートである。 比較例に係る半導体装置の構成を示すブロック図である。
以下、図面を参照して、本発明を実施するための形態について詳細に説明する。以下の実施の形態では本発明に係る半導体装置としてＰＬＬ回路を含む信号同期化回路を例示して説明する。
図１は、本実施の形態に係る半導体装置１（信号同期化回路）を示している。図１に示すように、半導体装置１は、ＰＬＬ回路１０、およびフリップフロップ２０、３０、４０を含んで構成されている。
ＰＬＬ回路１０は、位相比較器１１、チャージポンプ１２、ローパスフィルタ１３、電圧制御発振器１４、および分周器１５を含んで構成されている。位相比較器１１は、電圧制御発振器１４から分周器１５を介してフィードバックされた帰還信号ＦＢ（すなわち、出力クロック信号であるＰＬＬクロック信号ＰＣＫを分周した分周信号）と、基準クロック信号ＲＣＫの位相差を比較する。ＰＬＬ回路１０は、位相比較器１１により検出された位相差に基づいて、電圧制御発振器１４の出力信号の周波数を調整する。
より具体的には、位相比較器１１は、基準クロック信号ＲＣＫと帰還信号ＦＢの位相差に応じてチャージポンプ１２のチャージ信号ＵＰおよびＤＮを生成する。チャージ信号ＵＰはチャージポンプを充電する方向、チャージ信号ＤＮはチャージポンプを放電する方向に作用する信号である。チャージポンプ１２は、入力されたチャージ信号ＵＰおよびＤＮに基づいて、出力信号ＣＰＯＵＴを出力する。出力信号ＣＰＯＵＴはローパスフィルタ１３によって高域成分が除去され、電圧制御発振器１４の制御信号（電圧信号）ＶＣＮＴとされる。電圧制御発振器１４は制御信号ＶＣＮＴに基づいて周波数が制御されたＰＬＬクロック信号ＰＣＫ（位相同期クロック信号）を生成する。
ここで、半導体装置１との比較のために、図３を参照して、比較例に係る半導体装置２について説明する。図３に示すように、半導体装置２は、ＰＬＬ回路１０、およびフリップフロップ２０、３０を含んで構成されている。ＰＬＬ回路１０は上述したＰＬＬ回路１０と同じ回路である。すなわち、例えば、電圧制御発振器１４は、位相比較器１１で検出された位相差に基づいて調整された制御信号ＶＣＮＴを受け、制御信号ＶＣＮＴに応じた周波数のＰＬＬクロック信号ＰＣＫを生成する。フリップフロップ２０は、基準クロック信号ＲＣＫの立ち上がりエッジで入力信号ＩＮを取り込む。フリップフロップ３０は、フリップフロップ２０の出力信号ＡをＰＬＬクロック信号ＰＣＫの立ち上がりエッジで取り込み、出力信号ＯＵＴを出力する。以上の動作によって、入力信号ＩＮに対する、基準クロック信号ＲＣＫからＰＬＬクロック信号ＰＣＫへの同期クロック信号の変換（クロック信号の載せ替え）が行われる。
上記半導体装置２に対し、半導体装置１では、図１に示すようにフリップフロップ４０が追加されている。半導体装置１でも半導体装置２と同様、フリップフロップ２０は、基準クロック信号ＲＣＫの立ち上がりエッジで入力信号ＩＮを取り込む。フリップフロップ４０は、フリップフロップ２０の出力信号Ａを帰還信号ＦＢの立ち下がりエッジで取り込む。フリップフロップ３０は、フリップフロップ４０の出力信号ＢをＰＬＬクロック信号ＰＣＫの立ち上がりエッジで取り込み、出力信号ＯＵＴとして出力する。
半導体装置１の動作についてより詳細に説明する。まず、ＰＬＬ回路１０がロックしている状態、すなわち基準クロック信号ＲＣＫの周波数＝帰還信号ＦＢの周波数となっている状態で、フリップフロップ２０は基準クロック信号ＲＣＫの立ち上がりエッジで入力信号ＩＮを取り込む。フリップフロップ２０の出力信号Ａは、フリップフロップ４０によって帰還信号ＦＢの立ち下がりエッジで取り込まれる。
帰還信号ＦＢは基準クロック信号ＲＣＫとは異なる系のクロックであるが、ＰＬＬ回路１０がロックしている状態は、基準クロック信号ＲＣＫ＝帰還信号ＦＢとみなすことができる（つまり、基準クロック信号ＲＣＫと帰還信号ＦＢとを同系統のクロック信号とみなすことができる）ので、帰還信号ＦＢの立ち下がりエッジで取り込むフリップフロップ４０のセットアップタイムは、基準クロック信号ＲＣＫの周期をＴとすると、Ｔ／２である。そして、フリップフロップ４０の出力信号Ｂはフリップフロップ３０によって、帰還信号ＦＢと同系のクロック信号であるＰＬＬクロック信号ＰＣＫの立ち上がりエッジで取り込まれ、出力信号ＯＵＴとして出力される。以上の動作によって、半導体装置１における入力信号ＩＮに対する、基準クロック信号ＲＣＫからＰＬＬクロック信号ＰＣＫへの同期クロック信号の変換（クロック信号の載せ替え）が行われる。
図２は、本実施の形態に係る半導体装置１のセットアップタイムを、比較例に係る半導体装置２のセットアップタイムと比較して示した図である。図２において（ａ）は基準クロック信号ＲＣＫの波形、（ｂ）は帰還信号ＦＢの波形、（ｃ）は分周器１５における分周数が２の場合のＰＬＬクロック信号ＰＣＫの波形、（ｄ）は分周器１５における分周数が４の場合のＰＬＬクロック信号ＰＣＫの波形、（ｅ）は分周器１５における分周数が８の場合のＰＬＬクロック信号ＰＣＫの波形、を各々示している。
上述したように、半導体装置１におけるセットアップタイム、すなわち入力信号ＩＮに対する同期化の際のセットアップタイムはフリップフロップ４０のセットアップタイムで決まる。フリップフロップ４０へ入力されるクロック信号は帰還信号ＦＢであるから、図２（ｂ）に示すように、半導体装置１における入力信号ＩＮに対する同期化の際のセットアップタイムはＴ／２である。
一方、半導体装置２の場合のセットアップタイムはフリップフロップ３０のセットアップタイムで決まる。フリップフロップ３０へ入力されるクロック信号はＰＬＬクロック信号ＰＣＫであるから、分周器１５における分周数を２、４、８とすると、半導体装置２のセットアップタイムは各々Ｔ／２、Ｔ／４、Ｔ／８と変化する。これに対し、本実施の形態に係る半導体装置１の場合のセットアップタイムは、分周数に関わらずＴ／２となる。
以上詳述したように、本実施の形態に係る半導体装置によれば、異なる系のクロック信号で取り込まれたフリップフロップの出力をＰＬＬ回路１０の帰還信号ＦＢの立ち下がりエッジで取り込むフリップフロップ４０を設けたので、分周器１５における分周数いかんに関わらず、同期化するフリップフロップのセットアップタイムを異なる系のクロック信号（すなわち基準クロック信号ＲＣＫ）の周期ＴのＴ／２にする効果が得られる。さらに、フリップフロップ４０の出力は同じ系のクロックであるＰＬＬクロック信号ＰＣＫで取り込むことができるという効果も得られる。
１、２ 半導体装置
１０ ＰＬＬ回路
１１ 位相比較器
１２ チャージポンプ
１３ ローパスフィルタ
１４ 電圧制御発振器
１５ 分周器
２０、３０、４０ フリップフロップ

Claims (4)

  1. 位相同期回路の基準クロック信号に同期した入力信号を位相同期クロック信号に同期した出力信号として出力する半導体装置であって、
    前記位相同期回路の位相比較器に入力される帰還信号に基づいて前記基準クロック信号に同期させて前記帰還信号の立ち下がりエッジで前記入力信号を取り込む第１のフリップフロップと、
    前記第１のフリップフロップの出力を前記位相同期クロック信号に基づいて前記位相同期クロック信号の立ち上がりエッジで取り込み前記出力信号として出力する第２のフリップフロップと、
    前記基準クロック信号に同期させて外部入力信号を前記基準クロック信号の立ち上がりエッジで取り込み前記入力信号として前記第１のフリップフロップに出力する第３のフリップフロップとを含み、
    前記位相同期クロック信号への同期化の際のセットアップタイムが前記基準クロック信号の周期の２分の１とされ、
    前記位相同期回路は、前記位相同期クロック信号を分周して前記帰還信号を生成する分周器を備えた
    半導体装置。
  2. 前記位相同期クロック信号への同期化の際のセットアップタイムが前記第１のフリップフロップにおけるセットアップタイムである
    請求項１に記載の半導体装置。
  3. 前記位相同期回路は、前記基準クロック信号の位相と前記帰還信号の位相とを比較する前記位相比較器、及び該位相比較器の出力に基づいて周波数が制御された前記位相同期クロック信号を出力する電圧制御発振器をさらに備える
    請求項１または請求項２に記載の半導体装置。
  4. 第１のクロック信号が入力されて第２のクロック信号を出力し、分周器により前記第２のクロック信号を分周して帰還信号を生成する位相同期回路と、
    前記帰還信号に基づいて前記第１のクロック信号に同期させて前記帰還信号の立ち下がりエッジで第１の信号を取り込み、第２の信号を出力する第１のフリップフロップと、
    前記第２のクロック信号に基づいて前記第２のクロック信号の立ち上がりエッジで前記第２の信号を取り込み、出力信号を出力する第２のフリップフロップと、
    前記第１のクロック信号に同期させて外部入力信号を前記第１のクロック信号の立ち上がりエッジで取り込み前記第１の信号として前記第１のフリップフロップに出力する第３のフリップフロップと
    を備え、
    前記第２のクロック信号への同期化の際のセットアップタイムが前記第１のクロック信号の周期の２分の１とされた
    半導体装置。
JP2019059399A 2019-03-26 2019-03-26 半導体装置 Active JP7393079B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2019059399A JP7393079B2 (ja) 2019-03-26 2019-03-26 半導体装置
US16/825,769 US11190193B2 (en) 2019-03-26 2020-03-20 Semiconductor device
CN202010200892.5A CN111756370A (zh) 2019-03-26 2020-03-20 半导体装置
US17/537,101 US11728815B2 (en) 2019-03-26 2021-11-29 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019059399A JP7393079B2 (ja) 2019-03-26 2019-03-26 半導体装置

Publications (2)

Publication Number Publication Date
JP2020161983A JP2020161983A (ja) 2020-10-01
JP7393079B2 true JP7393079B2 (ja) 2023-12-06

Family

ID=72604336

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019059399A Active JP7393079B2 (ja) 2019-03-26 2019-03-26 半導体装置

Country Status (3)

Country Link
US (2) US11190193B2 (ja)
JP (1) JP7393079B2 (ja)
CN (1) CN111756370A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7393079B2 (ja) * 2019-03-26 2023-12-06 ラピスセミコンダクタ株式会社 半導体装置
CN114740920B (zh) * 2022-03-22 2024-04-09 上海欧菲智能车联科技有限公司 加热控制电路、加热控制方法及相关装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001345791A (ja) 2000-05-30 2001-12-14 Hitachi Ltd クロック生成回路および通信用半導体集積回路
JP2004297703A (ja) 2003-03-28 2004-10-21 Fujitsu General Ltd クロック乗換回路

Family Cites Families (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1195899A (en) * 1967-11-21 1970-06-24 Mini Of Technology Improvements in or relating to Synchronising Arrangements in Digital Communications Systems.
US4604582A (en) * 1985-01-04 1986-08-05 Lockheed Electronics Company, Inc. Digital phase correlator
GB2193180B (en) * 1986-07-31 1990-02-14 Ibm A conveyor system including a buffer store
JPS63281519A (ja) * 1987-05-13 1988-11-18 Noboru Yamaguchi 同期クロック信号発生装置
US5475381A (en) * 1992-01-28 1995-12-12 Servio Logic Corp. High speed infrared communications system using pulse sets
US5191295A (en) * 1992-03-11 1993-03-02 Ltx Corporation Phase shift vernier for automatic test systems
KR950008461B1 (ko) * 1992-03-18 1995-07-31 재단법인 한국전자통신연구소 Nrz 데이터 비트 동기 장치
US5349612A (en) * 1992-06-19 1994-09-20 Advanced Micro Devices, Inc. Digital serializer and time delay regulator
JP3240762B2 (ja) * 1993-07-26 2001-12-25 ソニー株式会社 光記録媒体の再生方法及び再生装置
US5442324A (en) * 1994-09-23 1995-08-15 At&T Corp. Digital-controlled oscillator
US5777967A (en) * 1995-04-05 1998-07-07 Matsushita Electric Industrial Co., Ltd. Optical disk device
US5546434A (en) * 1995-05-16 1996-08-13 Intel Corporation Dual edge adjusting digital phase-locked loop having one-half reference clock jitter
JPH09181593A (ja) * 1995-12-26 1997-07-11 Toshiba Corp ディジタル出力段回路
JPH10134481A (ja) * 1996-10-30 1998-05-22 Nippon Columbia Co Ltd 光ディスク装置
US6002279A (en) * 1997-10-24 1999-12-14 G2 Networks, Inc. Clock recovery circuit
JP3424549B2 (ja) * 1998-04-10 2003-07-07 横河電機株式会社 スイッチトキャパシタ回路
KR100301043B1 (ko) * 1998-08-08 2001-09-06 윤종용 지연동기루프의위상비교기및지연동기방법
US6721255B1 (en) * 1998-10-28 2004-04-13 Matsushita Electric Industrial Co., Ltd. Device and method for recording data to optical disk using recording pulse with corrected edge position
CA2270516C (en) * 1999-04-30 2009-11-17 Mosaid Technologies Incorporated Frequency-doubling delay locked loop
US6424688B1 (en) * 1999-10-27 2002-07-23 Advanced Micro Devices, Inc. Method to transfer data in a system with multiple clock domains using clock skipping techniques
US6674772B1 (en) * 1999-10-28 2004-01-06 Velio Communicaitons, Inc. Data communications circuit with multi-stage multiplexing
US6760392B1 (en) * 1999-11-12 2004-07-06 Advanced Micro Devices, Inc. Method and apparatus to provide fixed latency early response in a system with multiple clock domains with fixable clock ratios
US6329850B1 (en) * 1999-12-27 2001-12-11 Texas Instruments Incorporated Precision frequency and phase synthesis
US6959063B1 (en) * 2000-02-29 2005-10-25 Telefonaktiebolaget L M Ericsson (Publ) Fractional-N phase locked loop
FR2818467A1 (fr) * 2000-11-22 2002-06-21 Cs Telecom Dispositif de recuperation de l'horloge sur un signal entrant
JP3619466B2 (ja) * 2001-03-27 2005-02-09 松下電器産業株式会社 半導体装置
JP2002313880A (ja) * 2001-04-19 2002-10-25 Hitachi Ltd 半導体集積回路装置の製造方法
JP2003198339A (ja) * 2001-12-21 2003-07-11 Mitsubishi Electric Corp 半導体装置
DE60219527T8 (de) * 2002-01-16 2008-04-10 Mitsubishi Denki K.K. Takterzeugungsschaltung
JP2003330445A (ja) * 2002-05-15 2003-11-19 Fujitsu Ltd 表示装置
US6897699B1 (en) * 2002-07-19 2005-05-24 Rambus Inc. Clock distribution network with process, supply-voltage, and temperature compensation
JP4158465B2 (ja) * 2002-09-10 2008-10-01 日本電気株式会社 クロック再生装置、および、クロック再生装置を用いた電子機器
JP4196657B2 (ja) * 2002-11-29 2008-12-17 株式会社日立製作所 データ再生方法およびデジタル制御型クロックデータリカバリ回路
JP4480536B2 (ja) * 2003-12-05 2010-06-16 株式会社リコー データリカバリ方法およびデータリカバリ回路
US7109760B1 (en) * 2004-01-05 2006-09-19 Integrated Device Technology, Inc. Delay-locked loop (DLL) integrated circuits that support efficient phase locking of clock signals having non-unity duty cycles
US7279938B1 (en) * 2004-01-05 2007-10-09 Integrated Device Technology, Inc. Delay chain integrated circuits having binary-weighted delay chain units with built-in phase comparators therein
JP2005223829A (ja) * 2004-02-09 2005-08-18 Nec Electronics Corp 分数分周回路及びこれを用いたデータ伝送装置
US7053719B2 (en) * 2004-03-11 2006-05-30 Agilent Technologies, Inc. Controlling a voltage controlled oscillator in a bang-bang phase locked loop
US7298188B2 (en) * 2004-04-30 2007-11-20 Fujitsu Limited Timing adjustment circuit and memory controller
TWI288478B (en) * 2004-08-26 2007-10-11 Realtek Semiconductor Corp High voltage tolerance output stage
US7034591B2 (en) * 2004-08-30 2006-04-25 Texas Instruments Incorporated False-lock-free delay locked loop circuit and method
US7487379B2 (en) * 2004-11-22 2009-02-03 Rmi Corporation High performance integrated circuit with low skew clocking networks and improved low power operating mode having reduced recovery time
US7287105B1 (en) * 2005-01-12 2007-10-23 Advanced Micro Devices, Inc. Asynchronous-mode sync FIFO having automatic lookahead and deterministic tester operation
US20090135885A1 (en) * 2005-11-07 2009-05-28 Keystone Semiconductor, Inc. Non-linear feedback control loops as spread spectrum clock generator
US20090041173A1 (en) * 2005-11-14 2009-02-12 Lin Wen T Data clock recovery system using digital arrival-time detector
US7323940B2 (en) * 2006-02-28 2008-01-29 Agilent Technologies, Inc. Adaptive cycle-slipped detector for unlock detection in phase-locked loop applications
CN100403036C (zh) * 2006-03-10 2008-07-16 中国航天科技集团公司第五研究院第五一四研究所 一种电功率测量方法及其测量装置
KR100834393B1 (ko) * 2006-10-31 2008-06-04 주식회사 하이닉스반도체 클럭 데이터 복원장치.
US8315349B2 (en) * 2007-10-31 2012-11-20 Diablo Technologies Inc. Bang-bang phase detector with sub-rate clock
US8022849B2 (en) * 2008-04-14 2011-09-20 Qualcomm, Incorporated Phase to digital converter in all digital phase locked loop
US8433019B2 (en) * 2009-07-24 2013-04-30 Electronics And Telecommunications Research Institute System and apparatus for synchronization between heterogeneous periodic clock domains, circuit for detecting synchronization failure and data receiving method
JP5451318B2 (ja) * 2009-10-29 2014-03-26 ラピスセミコンダクタ株式会社 伝送装置、信号送信装置、信号受信装置及び伝送方法、信号送信方法、信号受信方法
US8502581B1 (en) * 2010-02-06 2013-08-06 Ion E. Opris Multi-phase digital phase-locked loop device for pixel clock reconstruction
JP5743063B2 (ja) * 2011-02-09 2015-07-01 ラピスセミコンダクタ株式会社 半導体集積回路、半導体チップ、及び半導体集積回路の設計手法
JP5653791B2 (ja) * 2011-02-18 2015-01-14 ラピスセミコンダクタ株式会社 Ｆｓｋ復調回路
US8368571B2 (en) * 2011-03-31 2013-02-05 Analog Devices, Inc. Pipelined ADC having error correction
CN102522950B (zh) * 2012-01-06 2015-04-29 开曼群岛威睿电通股份有限公司 具有输出信号转换率控制的电子芯片
JP5993174B2 (ja) * 2012-03-26 2016-09-14 ラピスセミコンダクタ株式会社 データ受信回路及びデータ受信方法
JP6121135B2 (ja) * 2012-10-31 2017-04-26 ラピスセミコンダクタ株式会社 同期化回路及びこれを含むクロックデータリカバリ回路
JP6060637B2 (ja) * 2012-11-14 2017-01-18 株式会社ソシオネクスト 並直列変換回路、インタフェース回路、及び制御装置
CN104065367B (zh) * 2013-03-20 2017-11-07 江苏多维科技有限公司 一种低功耗磁电阻开关传感器
JP6130239B2 (ja) * 2013-06-20 2017-05-17 ラピスセミコンダクタ株式会社 半導体装置、表示装置、及び信号取込方法
US8952736B1 (en) * 2013-10-09 2015-02-10 Nvidia Corporation Method and system for quantization-free and phase-dithered fractional-N generation for phase-locked-loops
EP2916141A1 (en) * 2014-03-06 2015-09-09 Acconeer AB A transmitter-receiver system
JP6268020B2 (ja) * 2014-03-26 2018-01-24 ラピスセミコンダクタ株式会社 クロック生成方法および半導体装置
CN107005243B (zh) * 2014-10-23 2019-06-25 美国莱迪思半导体公司 具有次谐波锁定阻止功能的锁相环
US9417655B2 (en) * 2014-11-14 2016-08-16 Cavium, Inc. Frequency division clock alignment
US9411361B2 (en) * 2014-11-14 2016-08-09 Cavium, Inc. Frequency division clock alignment using pattern selection
JP6480226B2 (ja) * 2015-03-25 2019-03-06 ラピスセミコンダクタ株式会社 スキュー調整装置
US9543970B2 (en) * 2015-04-17 2017-01-10 Taiwan Semiconductor Manufacturing Company Ltd. Circuit for digitizing phase differences, PLL circuit and method for the same
CN105223555B (zh) * 2015-09-22 2017-12-26 北京理工雷科电子信息技术有限公司 一种宽带低噪声调频信号源
US9634678B1 (en) * 2016-02-25 2017-04-25 Silicon Laboratories Inc. Feedback control system with rising and falling edge detection and correction
JP6788996B2 (ja) * 2016-04-27 2020-11-25 ラピスセミコンダクタ株式会社 半導体装置、映像表示システムおよび映像信号出力方法
JP2018074231A (ja) * 2016-10-25 2018-05-10 凸版印刷株式会社 位相同期ループ
JP6809932B2 (ja) * 2017-02-23 2021-01-06 ラピスセミコンダクタ株式会社 半導体装置及びデータ同期方法
JP7040897B2 (ja) * 2017-03-30 2022-03-23 ラピスセミコンダクタ株式会社 半導体装置、非接触電子装置、および周期検出方法
JP7393079B2 (ja) * 2019-03-26 2023-12-06 ラピスセミコンダクタ株式会社 半導体装置
CN110830041B (zh) * 2019-11-25 2023-09-15 上海华力微电子有限公司 占空比50%的连续整数分频器及包括其的锁相环电路

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001345791A (ja) 2000-05-30 2001-12-14 Hitachi Ltd クロック生成回路および通信用半導体集積回路
JP2004297703A (ja) 2003-03-28 2004-10-21 Fujitsu General Ltd クロック乗換回路

Also Published As

Publication number Publication date
US20220085818A1 (en) 2022-03-17
CN111756370A (zh) 2020-10-09
JP2020161983A (ja) 2020-10-01
US11728815B2 (en) 2023-08-15
US20200313679A1 (en) 2020-10-01
US11190193B2 (en) 2021-11-30

Similar Documents

Publication Publication Date Title
US6329850B1 (en) Precision frequency and phase synthesis
US7295053B2 (en) Delay-locked loop circuits
US8368435B2 (en) Method and apparatus for jitter reduction
TWI399038B (zh) Delay synchronous circuit and semiconductor integrated circuit device
US7924071B2 (en) Synchronization detection circuit, pulse width modulation circuit using the same, and synchronization detection method
US11728815B2 (en) Semiconductor device
US6819153B2 (en) Semiconductor device for clock signals synchronization accuracy
JP2008067398A (ja) 直角位相クロックを生成する方法および装置
US7071750B2 (en) Method for multiple-phase splitting by phase interpolation and circuit the same
JP5286845B2 (ja) データリカバリ回路
JP2008219866A (ja) 半導体メモリ装置及びその駆動方法
JP3566686B2 (ja) 逓倍クロック生成回路
JP4015254B2 (ja) ロック検出回路及びｐｌｌ周波数シンセサイザ
US6967536B2 (en) Phase-locked loop circuit reducing steady state phase error
JPWO2009069244A1 (ja) 送信方法および送信装置
US6977539B1 (en) Clock signal generators having programmable full-period clock skew control and methods of generating clock signals having programmable skews
JP6863373B2 (ja) 検出装置および検出方法
JP4750739B2 (ja) 位相同期回路
KR102205037B1 (ko) 글리치를 제거하기 위한 멀티 모듈러스 분주기 및 이를 포함하는 전자 장치
JP6897955B2 (ja) タイミングモジュール、位相同期回路、位相同期方法および位相同期プログラム
JP5102322B2 (ja) クロックデータ再生回路
WO2023027078A1 (ja) Ｐｌｌ回路および送信システム
JP2016116126A (ja) クロックデータリカバリ回路、タイミングコントローラ、電子機器、クロックデータリカバリ方法
JP2008022480A (ja) Ｄｌｌ回路
JP2006222879A (ja) 多相クロック生成回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211125

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20221019

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230123

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230516

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230713

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231024

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231117

R150 Certificate of patent or registration of utility model

Ref document number: 7393079

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150