JP2001345791A - クロック生成回路および通信用半導体集積回路 - Google Patents
クロック生成回路および通信用半導体集積回路Info
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- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
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- G06F5/14—Means for monitoring the fill level; Means for resolving contention, i.e. conflicts between simultaneous enqueue and dequeue operations for overflow or underflow handling, e.g. full or empty flags
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
- H04L7/005—Correction by an elastic buffer
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
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- H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
Abstract
(57)【要約】
【課題】 入力クロックに基づいて入力データを取り込
んで出力するバッファを有する通信用半導体集積回路に
おいて、入力クロックの位相が安定していない場合にお
いても正確なデータの受渡しを可能にするクロックを生
成可能なクロック生成回路を提供する。 【解決手段】 入力クロック（φｉｎ）に基づいて入力
データ（Ｄｉｎ）を取り込むバッファ（１１）を有する
通信用半導体集積回路において、入力クロックまたは位
相の安定した外部クロック（φ０）のいずれかを基準ク
ロックとして動作するＰＬＬ回路（１４Ａ，１４Ｂ）
と、該ＰＬＬ回路の発振出力を分周してデータ読出し用
クロックを生成する読出しクロック生成回路（１３）
と、外部からの制御信号に基づいて上記入力クロックま
たは外部クロックのいずれかを選択して基準クロックと
して上記ＰＬＬ回路に供給するクロック切換え手段（１
５）とを設けるようにした。
んで出力するバッファを有する通信用半導体集積回路に
おいて、入力クロックの位相が安定していない場合にお
いても正確なデータの受渡しを可能にするクロックを生
成可能なクロック生成回路を提供する。 【解決手段】 入力クロック（φｉｎ）に基づいて入力
データ（Ｄｉｎ）を取り込むバッファ（１１）を有する
通信用半導体集積回路において、入力クロックまたは位
相の安定した外部クロック（φ０）のいずれかを基準ク
ロックとして動作するＰＬＬ回路（１４Ａ，１４Ｂ）
と、該ＰＬＬ回路の発振出力を分周してデータ読出し用
クロックを生成する読出しクロック生成回路（１３）
と、外部からの制御信号に基づいて上記入力クロックま
たは外部クロックのいずれかを選択して基準クロックと
して上記ＰＬＬ回路に供給するクロック切換え手段（１
５）とを設けるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ（フェーズ
・ロックド・ループ）回路を用いたクロック生成回路に
適用して有効な技術に関し、例えばシリアルデータを取
り込むためのクロック信号を生成するクロック生成回路
を内蔵した通信用ＬＳＩ（大規模半導体集積回路）に利
用して有効な技術に関する。
・ロックド・ループ）回路を用いたクロック生成回路に
適用して有効な技術に関し、例えばシリアルデータを取
り込むためのクロック信号を生成するクロック生成回路
を内蔵した通信用ＬＳＩ（大規模半導体集積回路）に利
用して有効な技術に関する。
【０００２】
【従来の技術】近年、データ通信用ＬＳＩにおいては、
入力シリアルデータからタイミングクロックを抽出した
り、入力クロックに基づいて入力シリアルデータを取り
込むための位相の安定したクロック信号を生成したりす
るのにＰＬＬ回路が用いられている。
入力シリアルデータからタイミングクロックを抽出した
り、入力クロックに基づいて入力シリアルデータを取り
込むための位相の安定したクロック信号を生成したりす
るのにＰＬＬ回路が用いられている。
【０００３】従来、シリアルデータと共にデータ取込み
用のクロック入力シリアルデータが送られて来るシステ
ムでは、データを一旦入力バッファに取り込んでから出
力する場合、データの読出しタイミングを与えるクロッ
クを生成するのに、図８に示すように、入力クロックφ
ｉｎを基準クロックとしその位相と帰還クロックφｆの
位相とを比較して両クロックの位相が一致するようなク
ロックを生成するＰＬＬ回路が使用されていた。このよ
うな方式のＰＬＬ回路は、入力されるシリアルデータと
共に送られて来るデータ取込み用のクロックの位相が比
較的安定している場合には特に問題はない。
用のクロック入力シリアルデータが送られて来るシステ
ムでは、データを一旦入力バッファに取り込んでから出
力する場合、データの読出しタイミングを与えるクロッ
クを生成するのに、図８に示すように、入力クロックφ
ｉｎを基準クロックとしその位相と帰還クロックφｆの
位相とを比較して両クロックの位相が一致するようなク
ロックを生成するＰＬＬ回路が使用されていた。このよ
うな方式のＰＬＬ回路は、入力されるシリアルデータと
共に送られて来るデータ取込み用のクロックの位相が比
較的安定している場合には特に問題はない。
【０００４】なお、図８において、ＶＣＯは電圧制御型
の発振器、ＰＨＣは外部基準クロックφ０と帰還クロッ
クφｆの位相差を検出する位相比較器、ＬＰＦは位相差
に応じた電圧を発生して電圧制御発振器ＶＣＯに供給す
るループフィルタ、ＤＶＤはＶＣＯの発振出力を分周す
る分周器、ＩＢＦは入力クロックφｉｎに基づいて入力
シリアルデータＤｉｎを取込み分周器ＤＶＤからのクロ
ックＣＬＫに基づいてデータを出力するＦＩＦＯ（ファ
ーストイン・ファーストアウト）メモリのような入力バ
ッファ回路、ＤＳＰはパラレル−シリアル変換等の信号
処理を行なう信号処理回路である。
の発振器、ＰＨＣは外部基準クロックφ０と帰還クロッ
クφｆの位相差を検出する位相比較器、ＬＰＦは位相差
に応じた電圧を発生して電圧制御発振器ＶＣＯに供給す
るループフィルタ、ＤＶＤはＶＣＯの発振出力を分周す
る分周器、ＩＢＦは入力クロックφｉｎに基づいて入力
シリアルデータＤｉｎを取込み分周器ＤＶＤからのクロ
ックＣＬＫに基づいてデータを出力するＦＩＦＯ（ファ
ーストイン・ファーストアウト）メモリのような入力バ
ッファ回路、ＤＳＰはパラレル−シリアル変換等の信号
処理を行なう信号処理回路である。
【０００５】
【発明が解決しようとする課題】本発明者らは、新たに
光通信用ＬＳＩを開発するに当たり上記方式のＰＬＬ回
路について検討を行なったところ、当該通信用ＬＳＩが
使用されるユーザーシステムの構成によっては、データ
取込み用の入力クロックの位相が安定していない場合が
ある。すなわち、データ取込み用の入力クロックは、デ
ータと同時に入力され周波数情報を持つが、データとの
位相関係は保証されていない。そこで、図９に示すよう
に、入力クロックφｉｎ以外の周波数および位相が安定
したクロックφ０を入力してそれを基準クロックとし帰
還クロックφｆの位相と比較して両クロックの位相が一
致するようなクロックＣＬＫを生成するＰＬＬ回路につ
いて検討した。
光通信用ＬＳＩを開発するに当たり上記方式のＰＬＬ回
路について検討を行なったところ、当該通信用ＬＳＩが
使用されるユーザーシステムの構成によっては、データ
取込み用の入力クロックの位相が安定していない場合が
ある。すなわち、データ取込み用の入力クロックは、デ
ータと同時に入力され周波数情報を持つが、データとの
位相関係は保証されていない。そこで、図９に示すよう
に、入力クロックφｉｎ以外の周波数および位相が安定
したクロックφ０を入力してそれを基準クロックとし帰
還クロックφｆの位相と比較して両クロックの位相が一
致するようなクロックＣＬＫを生成するＰＬＬ回路につ
いて検討した。
【０００６】しかしながら、かかる方式では、入力クロ
ックφｉｎの位相が外部基準クロックφ０から生成した
クロックＣＬＫの位相と大きくずれてしまうことがあ
り、それによってデータの正確な受渡しが行なえないお
それが生じる。また、当該通信用ＬＳＩが使用されるユ
ーザーシステムの構成によっては、データ取込み用の入
力クロックφｉｎの位相が安定している場合があり、そ
の場合には入力クロックφｉｎに基づいて読出し用のク
ロックＣＬＫを生成することでそのような問題を回避す
ることができる。しかし、それぞれのシステムに対応し
てクロック生成回路の形式が異なる別個のＬＳＩを設計
したのでは、チップコストが必要以上に高くなってしま
うという問題点がある。
ックφｉｎの位相が外部基準クロックφ０から生成した
クロックＣＬＫの位相と大きくずれてしまうことがあ
り、それによってデータの正確な受渡しが行なえないお
それが生じる。また、当該通信用ＬＳＩが使用されるユ
ーザーシステムの構成によっては、データ取込み用の入
力クロックφｉｎの位相が安定している場合があり、そ
の場合には入力クロックφｉｎに基づいて読出し用のク
ロックＣＬＫを生成することでそのような問題を回避す
ることができる。しかし、それぞれのシステムに対応し
てクロック生成回路の形式が異なる別個のＬＳＩを設計
したのでは、チップコストが必要以上に高くなってしま
うという問題点がある。
【０００７】この発明の目的は、入力クロックに基づい
て入力データを取り込んで出力するバッファを有する通
信用半導体集積回路において、入力クロックの位相が安
定していない場合においても正確なデータの受渡しを可
能にするクロックを生成可能なクロック生成回路を提供
することにある。
て入力データを取り込んで出力するバッファを有する通
信用半導体集積回路において、入力クロックの位相が安
定していない場合においても正確なデータの受渡しを可
能にするクロックを生成可能なクロック生成回路を提供
することにある。
【０００８】この発明の他の目的は、入力データと共に
入力されるクロックとそれとは別個の外部クロックのい
ずれのクロックを基準クロックとする場合にも対応可能
なクロック生成回路を提供することにある。
入力されるクロックとそれとは別個の外部クロックのい
ずれのクロックを基準クロックとする場合にも対応可能
なクロック生成回路を提供することにある。
【０００９】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
【００１１】すなわち、入力クロックに基づいて入力デ
ータを取り込むバッファ回路を有する通信用半導体集積
回路において、入力クロックまたは位相の安定した外部
クロックのいずれかを基準クロックとして動作するＰＬ
Ｌ回路と、該ＰＬＬ回路の発振出力を分周して上記バッ
ファ回路のデータ読出し用クロックを生成する読出しク
ロック生成回路と、外部からの選択信号に基づいて上記
入力クロックまたは外部クロックのいずれかを選択して
上記ＰＬＬ回路に供給するクロック切換え手段とを設け
るようにしたものである。
ータを取り込むバッファ回路を有する通信用半導体集積
回路において、入力クロックまたは位相の安定した外部
クロックのいずれかを基準クロックとして動作するＰＬ
Ｌ回路と、該ＰＬＬ回路の発振出力を分周して上記バッ
ファ回路のデータ読出し用クロックを生成する読出しク
ロック生成回路と、外部からの選択信号に基づいて上記
入力クロックまたは外部クロックのいずれかを選択して
上記ＰＬＬ回路に供給するクロック切換え手段とを設け
るようにしたものである。
【００１２】上記した手段によれば、入力クロックの位
相が安定しているシステムでは入力クロックに基づいて
読出しクロックを生成し、入力クロックの位相が安定し
ていないシステムでは安定した外部クロックに基づいて
読出しクロックを生成することができ、これによって、
入力クロックの位相が安定している場合は勿論のこと、
入力クロックの位相が安定していない場合においても正
確なデータの受渡しが可能となる。また、当該通信用Ｌ
ＳＩが使用されるユーザーシステムの構成によって入力
クロックの位相が安定している場合と安定していない場
合があったとしても、いずれのシステムに対しても１つ
のＬＳＩで対応することができるようになる。
相が安定しているシステムでは入力クロックに基づいて
読出しクロックを生成し、入力クロックの位相が安定し
ていないシステムでは安定した外部クロックに基づいて
読出しクロックを生成することができ、これによって、
入力クロックの位相が安定している場合は勿論のこと、
入力クロックの位相が安定していない場合においても正
確なデータの受渡しが可能となる。また、当該通信用Ｌ
ＳＩが使用されるユーザーシステムの構成によって入力
クロックの位相が安定している場合と安定していない場
合があったとしても、いずれのシステムに対しても１つ
のＬＳＩで対応することができるようになる。
【００１３】また、望ましくは、上記入力クロックに基
づいて上記バッファに入力データを取り込ませるための
書込み用クロックを生成する書込みクロック生成回路を
設け、該書込み用クロック生成回路は、上記ＰＬＬ回路
が上記外部クロックに基づいて動作している場合には外
部からの制御信号および上記読出しクロック生成回路で
生成されたクロックに基づいて書込み用クロックの生成
を開始するように構成する。これによって、書込み用ク
ロックと読出し用クロックの位相差が所定の範囲内に入
ることとなり、正確なデータの受渡しが可能となる。
づいて上記バッファに入力データを取り込ませるための
書込み用クロックを生成する書込みクロック生成回路を
設け、該書込み用クロック生成回路は、上記ＰＬＬ回路
が上記外部クロックに基づいて動作している場合には外
部からの制御信号および上記読出しクロック生成回路で
生成されたクロックに基づいて書込み用クロックの生成
を開始するように構成する。これによって、書込み用ク
ロックと読出し用クロックの位相差が所定の範囲内に入
ることとなり、正確なデータの受渡しが可能となる。
【００１４】さらに、上記読出しクロック生成回路で生
成されたクロックと上記書込みクロック生成回路で生成
されたクロックを比較して位相差が所定以上になったこ
とを示す検出信号を出力する検出回路を設ける。これに
よって、上記検出信号が検出されたときに上記制御信号
を外部から与えることで書込み用クロックの再生成を行
なわせることができ、その結果、入力クロックの位相が
途中でずれてしまった場合にも正確なデータの受渡しが
可能となる。
成されたクロックと上記書込みクロック生成回路で生成
されたクロックを比較して位相差が所定以上になったこ
とを示す検出信号を出力する検出回路を設ける。これに
よって、上記検出信号が検出されたときに上記制御信号
を外部から与えることで書込み用クロックの再生成を行
なわせることができ、その結果、入力クロックの位相が
途中でずれてしまった場合にも正確なデータの受渡しが
可能となる。
【００１５】また、上記ＰＬＬ回路は、外付け素子が接
続されることで回路本来の動作を行ない上記入力クロッ
クまたは外部クロックに基づいて動作する第１のＰＬＬ
回路と、外付け素子を含まず前記第１のＰＬＬ回路の出
力を基準クロックとして動作する第２のＰＬＬ回路とに
より構成するとよい。半導体チップ上に形成される容量
や抵抗はばらつき易いが、外付け素子を用いて第1のＰ
ＬＬ回路を構成することによって、発生される発振信号
の精度を高め、生成されるクロックの位相ずれを小さく
することができ、このクロックを用いて入力バッファに
データを取り込んで読み出すことでさらに正確なデータ
の受渡しが可能となる。
続されることで回路本来の動作を行ない上記入力クロッ
クまたは外部クロックに基づいて動作する第１のＰＬＬ
回路と、外付け素子を含まず前記第１のＰＬＬ回路の出
力を基準クロックとして動作する第２のＰＬＬ回路とに
より構成するとよい。半導体チップ上に形成される容量
や抵抗はばらつき易いが、外付け素子を用いて第1のＰ
ＬＬ回路を構成することによって、発生される発振信号
の精度を高め、生成されるクロックの位相ずれを小さく
することができ、このクロックを用いて入力バッファに
データを取り込んで読み出すことでさらに正確なデータ
の受渡しが可能となる。
【００１６】さらに、上記のように構成されたクロック
生成回路と、該クロック生成回路からのクロック信号に
基づいて複数のチャネルのシリアルデータを取り込んで
出力するバッファ回路と、該バッファ回路に取り込まれ
た複数のチャネルのシリアルデータを多重化して出力す
る多重化回路とにより通信用半導体集積回路を構成す
る。これによって、誤動作の少ないデータ送信が可能と
なる。
生成回路と、該クロック生成回路からのクロック信号に
基づいて複数のチャネルのシリアルデータを取り込んで
出力するバッファ回路と、該バッファ回路に取り込まれ
た複数のチャネルのシリアルデータを多重化して出力す
る多重化回路とにより通信用半導体集積回路を構成す
る。これによって、誤動作の少ないデータ送信が可能と
なる。
【００１７】
【発明の実施の形態】次に、本発明の実施例について図
面を用いて説明する。図１には、本発明に係るクロック
生成回路とそれを用いたデータバッファの概略構成を示
すものである。
面を用いて説明する。図１には、本発明に係るクロック
生成回路とそれを用いたデータバッファの概略構成を示
すものである。
【００１８】図１に示されているように、本発明のクロ
ック生成回路は、位相比較器ＰＨＣとループフィルタＬ
ＰＦと電圧制御発振器ＶＣＯとからなるＰＬＬ回路の前
段にセレクタＳＥＬが設けられ、このセレクタＳＥＬに
より入力クロックφｉｎと周波数および位相が安定した
外部基準クロックφ０のいずれかを選択して位相比較器
ＰＨＣに供給するように構成されている。また、位相比
較器ＰＨＣには、電圧制御発振器ＶＣＯの出力を分周す
る分周器ＤＶＤからの信号が帰還クロックφｆとして供
給されており、位相比較器ＰＨＣは、入力クロックφｉ
ｎまたは外部基準クロックφ０の位相と帰還クロックφ
ｆの位相とを比較して位相差に応じた電圧を発生して電
圧制御発振器ＶＣＯに供給することにより、位相を一致
させるようにＰＬＬ回路が動作する。このＰＬＬ回路と
分周器ＤＶＤとによりクロック生成回路が構成される。
ック生成回路は、位相比較器ＰＨＣとループフィルタＬ
ＰＦと電圧制御発振器ＶＣＯとからなるＰＬＬ回路の前
段にセレクタＳＥＬが設けられ、このセレクタＳＥＬに
より入力クロックφｉｎと周波数および位相が安定した
外部基準クロックφ０のいずれかを選択して位相比較器
ＰＨＣに供給するように構成されている。また、位相比
較器ＰＨＣには、電圧制御発振器ＶＣＯの出力を分周す
る分周器ＤＶＤからの信号が帰還クロックφｆとして供
給されており、位相比較器ＰＨＣは、入力クロックφｉ
ｎまたは外部基準クロックφ０の位相と帰還クロックφ
ｆの位相とを比較して位相差に応じた電圧を発生して電
圧制御発振器ＶＣＯに供給することにより、位相を一致
させるようにＰＬＬ回路が動作する。このＰＬＬ回路と
分周器ＤＶＤとによりクロック生成回路が構成される。
【００１９】一方、上記入力クロックφｉｎに同期して
入力データを取り込むとともに上記分周器ＤＶＤからの
クロックＣＬＫに同期してデータを出力する入力バッフ
ァＩＢＦが設けられているとともに、この入力バッファ
ＩＢＦにはＡＮＤゲートＧ１を介して外部からのリセッ
トＲＳＴ信号が入力可能に構成されており、入力バッフ
ァＩＢＦにはＡＮＤゲートＧ１を介して外部からのリセ
ットＲＳＴ信号が入力されると、例えば入力クロックφ
ｉｎに同期した入力データの取込み動作を中断するよう
に構成されている。入力バッファＩＢＦに取り込まれた
データは、分周器ＤＶＤからのクロックＣＬＫに同期し
て読み出されて次段の信号処理部ＤＳＰに供給され、パ
ラレル−シリアル変換等の信号処理が行なわれる。この
信号処理部ＤＳＰもＰＬＬ回路により生成されたクロッ
クにより動作される。
入力データを取り込むとともに上記分周器ＤＶＤからの
クロックＣＬＫに同期してデータを出力する入力バッフ
ァＩＢＦが設けられているとともに、この入力バッファ
ＩＢＦにはＡＮＤゲートＧ１を介して外部からのリセッ
トＲＳＴ信号が入力可能に構成されており、入力バッフ
ァＩＢＦにはＡＮＤゲートＧ１を介して外部からのリセ
ットＲＳＴ信号が入力されると、例えば入力クロックφ
ｉｎに同期した入力データの取込み動作を中断するよう
に構成されている。入力バッファＩＢＦに取り込まれた
データは、分周器ＤＶＤからのクロックＣＬＫに同期し
て読み出されて次段の信号処理部ＤＳＰに供給され、パ
ラレル−シリアル変換等の信号処理が行なわれる。この
信号処理部ＤＳＰもＰＬＬ回路により生成されたクロッ
クにより動作される。
【００２０】さらに、上記ＡＮＤゲートＧ１には外部か
らのモード選択信号ＭＳが入力されており、このモード
選択信号ＭＳがハイレベルのとき上記入力バッファＩＢ
ＦにはＡＮＤゲートＧ１を介して外部からのリセットＲ
ＳＴ信号が供給される。また、上記モード選択信号ＭＳ
は上記セレクタＳＥＬにも切換え制御信号として供給さ
れており、モード選択信号ＭＳがハイレベルのときセレ
クタＳＥＬは外部基準クロックφ０を位相比較器ＰＨＣ
に供給し、モード選択信号ＭＳがロウレベルのときセレ
クタＳＥＬは入力クロックφｉｎを位相比較器ＰＨＣに
供給するように動作する。
らのモード選択信号ＭＳが入力されており、このモード
選択信号ＭＳがハイレベルのとき上記入力バッファＩＢ
ＦにはＡＮＤゲートＧ１を介して外部からのリセットＲ
ＳＴ信号が供給される。また、上記モード選択信号ＭＳ
は上記セレクタＳＥＬにも切換え制御信号として供給さ
れており、モード選択信号ＭＳがハイレベルのときセレ
クタＳＥＬは外部基準クロックφ０を位相比較器ＰＨＣ
に供給し、モード選択信号ＭＳがロウレベルのときセレ
クタＳＥＬは入力クロックφｉｎを位相比較器ＰＨＣに
供給するように動作する。
【００２１】入力クロックφｉｎが基準側クロックとし
て位相比較器ＰＨＣに供給されると、ＰＬＬ回路は帰還
クロックφｆの位相を入力クロックφｉｎの位相に合わ
せるように動作するので、生成されるクロックすなわち
分周器ＤＶＤから出力されるクロックＣＬＫの位相も入
力クロックφｉｎの位相と一致する。従って、入力クロ
ックφｉｎの位相が安定している場合には、ＰＬＬ回路
の基準側クロックとして入力クロックφｉｎを使用する
ことで、入力バッファＩＢＦにおける正確な入力データ
の取込みと読出しが行なえる。
て位相比較器ＰＨＣに供給されると、ＰＬＬ回路は帰還
クロックφｆの位相を入力クロックφｉｎの位相に合わ
せるように動作するので、生成されるクロックすなわち
分周器ＤＶＤから出力されるクロックＣＬＫの位相も入
力クロックφｉｎの位相と一致する。従って、入力クロ
ックφｉｎの位相が安定している場合には、ＰＬＬ回路
の基準側クロックとして入力クロックφｉｎを使用する
ことで、入力バッファＩＢＦにおける正確な入力データ
の取込みと読出しが行なえる。
【００２２】一方、外部基準クロックφ０が位相比較器
ＰＨＣに供給されると、ＰＬＬ回路は帰還クロックφｆ
の位相を外部基準クロックφ０の位相に合わせるように
動作するので、生成されるクロックすなわち分周器ＤＶ
Ｄから出力されるクロックＣＬＫの位相も外部基準クロ
ックφ０の位相と一致する。しかして、この場合にも入
力バッファＩＢＦは入力クロックφｉｎに同期して入力
データを取り込む。そして、入力バッファＩＢＦからの
データの読出しは、分周器ＤＶＤから出力されるクロッ
クＣＬＫに同期して行なわれる。従って、入力クロック
φｉｎの位相が不安定で、外部により安定したクロック
がある場合には、ＰＬＬ回路の基準側クロックとして外
部基準クロックφ０を使用することで、入力バッファＩ
ＢＦにおけるデータの読出しは規則的に行なわれる。し
かし、この場合には、外部基準クロックφ０と入力デー
タとが非同期であるため、データ入力端子から信号処理
回路への正確なデータの受渡しは保証されなくなる。
ＰＨＣに供給されると、ＰＬＬ回路は帰還クロックφｆ
の位相を外部基準クロックφ０の位相に合わせるように
動作するので、生成されるクロックすなわち分周器ＤＶ
Ｄから出力されるクロックＣＬＫの位相も外部基準クロ
ックφ０の位相と一致する。しかして、この場合にも入
力バッファＩＢＦは入力クロックφｉｎに同期して入力
データを取り込む。そして、入力バッファＩＢＦからの
データの読出しは、分周器ＤＶＤから出力されるクロッ
クＣＬＫに同期して行なわれる。従って、入力クロック
φｉｎの位相が不安定で、外部により安定したクロック
がある場合には、ＰＬＬ回路の基準側クロックとして外
部基準クロックφ０を使用することで、入力バッファＩ
ＢＦにおけるデータの読出しは規則的に行なわれる。し
かし、この場合には、外部基準クロックφ０と入力デー
タとが非同期であるため、データ入力端子から信号処理
回路への正確なデータの受渡しは保証されなくなる。
【００２３】そこで、この実施例では、ＰＬＬ回路の基
準側クロックとして外部基準クロックφ０を使用するモ
ードにおいては、ＡＮＤゲートＧ１よりリセット信号Ｒ
ＳＴを入力バッファＩＢＦに入力してリセットをかける
ようにしている。入力バッファＩＢＦはリセット信号Ｒ
ＳＴが入力されると、データの取込みを中断するように
動作する。これによって、誤ったデータの受渡しが回避
される。なお、リセット信号ＲＳＴの入力によりデータ
の取込みを中断する代わりに、以下の実施例で説明する
ように入力クロックφｉｎの位相を分周器ＤＶＤからの
クロックＣＬＫの位相に同期させるように構成しても良
い。
準側クロックとして外部基準クロックφ０を使用するモ
ードにおいては、ＡＮＤゲートＧ１よりリセット信号Ｒ
ＳＴを入力バッファＩＢＦに入力してリセットをかける
ようにしている。入力バッファＩＢＦはリセット信号Ｒ
ＳＴが入力されると、データの取込みを中断するように
動作する。これによって、誤ったデータの受渡しが回避
される。なお、リセット信号ＲＳＴの入力によりデータ
の取込みを中断する代わりに、以下の実施例で説明する
ように入力クロックφｉｎの位相を分周器ＤＶＤからの
クロックＣＬＫの位相に同期させるように構成しても良
い。
【００２４】図２には、本発明を光通信用ＬＳＩ（トラ
ンシーバ・チップ）のデータ送信回路に適用した場合の
具体的な実施例を示す。この実施例のデータ送信回路
は、各々転送レートが６２２Ｍｂ／ｓの１６チャネルの
データ信号Ｄｉｎ１〜Ｄｉｎ１６を１０ＧＨｚのデータ
信号に多重化して送信する機能を有するもので、データ
取込み用の入力クロックφｉｎのジッタによる誤動作を
防止するため、データ入力部にＦＩＦＯ（ファーストイ
ン・ファーストアウト）方式のバッファメモリ１１を備
えている。バッファメモリ１１は、１６本の各チャネル
に対応してそれぞれ入力段と出力段の２段のフリップフ
ロップＦＦｉ，ＦＦｏからなる４本（４ビット）のシフ
トレジスタＳＦＴ１〜ＳＦＴ４で構成され、各シフトレ
ジスタは入力クロックφｉｎの１周期分ずつずれて動作
される。
ンシーバ・チップ）のデータ送信回路に適用した場合の
具体的な実施例を示す。この実施例のデータ送信回路
は、各々転送レートが６２２Ｍｂ／ｓの１６チャネルの
データ信号Ｄｉｎ１〜Ｄｉｎ１６を１０ＧＨｚのデータ
信号に多重化して送信する機能を有するもので、データ
取込み用の入力クロックφｉｎのジッタによる誤動作を
防止するため、データ入力部にＦＩＦＯ（ファーストイ
ン・ファーストアウト）方式のバッファメモリ１１を備
えている。バッファメモリ１１は、１６本の各チャネル
に対応してそれぞれ入力段と出力段の２段のフリップフ
ロップＦＦｉ，ＦＦｏからなる４本（４ビット）のシフ
トレジスタＳＦＴ１〜ＳＦＴ４で構成され、各シフトレ
ジスタは入力クロックφｉｎの１周期分ずつずれて動作
される。
【００２５】特に制限されるものでないが、上記データ
取込み用の入力クロックφｉｎの周波数は６２２ＭＨｚ
であり、図示しないユーザシステムのＡＳＩＣ等で構成
されたＬＳＩから送信データＤｉｎ１〜Ｄｉｎ１６と共
に入力される。また、この６２２ＭＨｚの入力クロック
φｉｎを４分周して、バッファメモリ１１の各チャネル
のシフトレジスタＳＦＴ１〜ＳＦＴ４の入力段ＦＦｉを
ラッチ動作させるのに必要な図３に示すような１５５Ｍ
Ｈｚの書込みクロックＷ−ＣＬＫ１〜Ｗ−ＣＬＫ４を生
成する書込みクロック生成回路１２と、バッファメモリ
１１に取り込まれた送信データを読み出すため各チャネ
ルのシフトレジスタＳＦＴ１〜ＳＦＴ４の出力段ＦＦｏ
を動作させる１５５ＭＨｚの読出しクロックＲ−ＣＬＫ
１〜Ｒ−ＣＬＫ４を生成する読出しクロック生成回路１
３が設けられている。
取込み用の入力クロックφｉｎの周波数は６２２ＭＨｚ
であり、図示しないユーザシステムのＡＳＩＣ等で構成
されたＬＳＩから送信データＤｉｎ１〜Ｄｉｎ１６と共
に入力される。また、この６２２ＭＨｚの入力クロック
φｉｎを４分周して、バッファメモリ１１の各チャネル
のシフトレジスタＳＦＴ１〜ＳＦＴ４の入力段ＦＦｉを
ラッチ動作させるのに必要な図３に示すような１５５Ｍ
Ｈｚの書込みクロックＷ−ＣＬＫ１〜Ｗ−ＣＬＫ４を生
成する書込みクロック生成回路１２と、バッファメモリ
１１に取り込まれた送信データを読み出すため各チャネ
ルのシフトレジスタＳＦＴ１〜ＳＦＴ４の出力段ＦＦｏ
を動作させる１５５ＭＨｚの読出しクロックＲ−ＣＬＫ
１〜Ｒ−ＣＬＫ４を生成する読出しクロック生成回路１
３が設けられている。
【００２６】上記書込みクロックＷ−ＣＬＫ１〜Ｗ−Ｃ
ＬＫ４がバッファメモリ１１に供給されると、図３に示
すように、書込みクロックＷ−ＣＬＫ１の立ち下がりに
同期してそれぞれシフトレジスタＳＦＴ１の入力段ＦＦ
ｉに入力データのビット（Ｄ１，Ｄ５，Ｄ９……）が順
に取り込まれ、半周期遅れて読出しクロックＲ−ＣＬＫ
１の立ち下がりに同期してそれぞれシフトレジスタＳＦ
Ｔ１の出力段ＦＦｏにシフトされて読み出されて行く。
また、書込みクロックＷ−ＣＬＫ２の立ち下がりに同期
してそれぞれシフトレジスタＳＦＴ２の入力段ＦＦｉに
入力データのビット（Ｄ２，Ｄ６，Ｄ１０……）が順に
取り込まれ、半周期遅れて読出しクロックＲ−ＣＬＫ２
の立ち下がりに同期してそれぞれシフトレジスタＳＦＴ
１の出力段ＦＦｏにシフトされて読み出されて行く。シ
フトレジスタＳＦＴ３，ＳＦＴ４についても同様であ
り、シフトレジスタＳＦＴ３は書込みクロックＷ−ＣＬ
Ｋ３と読出しクロックＲ−ＣＬＫ３により、またシフト
レジスタＳＦＴ４は書込みクロックＷ−ＣＬＫ４と読出
しクロックＲ−ＣＬＫ４により動作される。
ＬＫ４がバッファメモリ１１に供給されると、図３に示
すように、書込みクロックＷ−ＣＬＫ１の立ち下がりに
同期してそれぞれシフトレジスタＳＦＴ１の入力段ＦＦ
ｉに入力データのビット（Ｄ１，Ｄ５，Ｄ９……）が順
に取り込まれ、半周期遅れて読出しクロックＲ−ＣＬＫ
１の立ち下がりに同期してそれぞれシフトレジスタＳＦ
Ｔ１の出力段ＦＦｏにシフトされて読み出されて行く。
また、書込みクロックＷ−ＣＬＫ２の立ち下がりに同期
してそれぞれシフトレジスタＳＦＴ２の入力段ＦＦｉに
入力データのビット（Ｄ２，Ｄ６，Ｄ１０……）が順に
取り込まれ、半周期遅れて読出しクロックＲ−ＣＬＫ２
の立ち下がりに同期してそれぞれシフトレジスタＳＦＴ
１の出力段ＦＦｏにシフトされて読み出されて行く。シ
フトレジスタＳＦＴ３，ＳＦＴ４についても同様であ
り、シフトレジスタＳＦＴ３は書込みクロックＷ−ＣＬ
Ｋ３と読出しクロックＲ−ＣＬＫ３により、またシフト
レジスタＳＦＴ４は書込みクロックＷ−ＣＬＫ４と読出
しクロックＲ−ＣＬＫ４により動作される。
【００２７】この実施例では、上記読出しクロック生成
回路１３における読出しクロックＲ−ＣＬＫ１〜Ｒ−Ｃ
ＬＫ４の生成の基準となるクロックＣＬＫを与えるため
にＰＬＬ回路が設けられている。特に制限されるもので
ないが、この実施例においては、上記基準となるクロッ
クＣＬＫを生成するＰＬＬ回路が、１５５ＭＨｚのクロ
ックを生成する第１のＰＬＬ回路１４Ａと、該ＰＬＬ回
路１４Ａで生成されたクロックに基づいて１０ＧＨｚの
クロックφｘを生成する第２のＰＬＬ回路１４Ｂとから
構成されている。
回路１３における読出しクロックＲ−ＣＬＫ１〜Ｒ−Ｃ
ＬＫ４の生成の基準となるクロックＣＬＫを与えるため
にＰＬＬ回路が設けられている。特に制限されるもので
ないが、この実施例においては、上記基準となるクロッ
クＣＬＫを生成するＰＬＬ回路が、１５５ＭＨｚのクロ
ックを生成する第１のＰＬＬ回路１４Ａと、該ＰＬＬ回
路１４Ａで生成されたクロックに基づいて１０ＧＨｚの
クロックφｘを生成する第２のＰＬＬ回路１４Ｂとから
構成されている。
【００２８】また、第１のＰＬＬ回路１４Ａの前段にセ
レクタ１５が設けられ、このセレクタ１５により入力ク
ロックφｉｎと外部基準クロックφ０のいずれかを選択
してＰＬＬ回路１４Ａの位相比較器ＰＨＣに供給するよ
うに構成されている。なお、この実施例で、セレクタＳ
ＥＬを介してＰＬＬ回路１４Ａに供給される入力側のク
ロックは上記入力クロックφｉｎそのものでなく、入力
クロックφｉｎに基づいてデータ取込み用のクロックＷ
−ＣＬＫ１〜Ｗ−ＣＬＫ４を生成する上記書込みクロッ
ク生成回路１２で生成されたクロックＷ−ＣＬＫ１もし
くはそれと同一周期の１５５ＭＨｚのクロックである。
レクタ１５が設けられ、このセレクタ１５により入力ク
ロックφｉｎと外部基準クロックφ０のいずれかを選択
してＰＬＬ回路１４Ａの位相比較器ＰＨＣに供給するよ
うに構成されている。なお、この実施例で、セレクタＳ
ＥＬを介してＰＬＬ回路１４Ａに供給される入力側のク
ロックは上記入力クロックφｉｎそのものでなく、入力
クロックφｉｎに基づいてデータ取込み用のクロックＷ
−ＣＬＫ１〜Ｗ−ＣＬＫ４を生成する上記書込みクロッ
ク生成回路１２で生成されたクロックＷ−ＣＬＫ１もし
くはそれと同一周期の１５５ＭＨｚのクロックである。
【００２９】上記セレクタ１５には、外部からのモード
選択信号ＭＳが切換え制御信号として供給されており、
このモード選択信号ＭＳがハイレベルのときセレクタ１
５は外部基準クロックφ０を第１ＰＬＬ回路１４Ａの位
相比較器ＰＨＣａに供給し、モード選択信号ＭＳがロウ
レベルのときセレクタ１５は入力クロックφｉｎを位相
比較器ＰＨＣに供給するように動作する。また、上記モ
ード選択信号ＭＳはＡＮＤゲートＧ１に制御信号として
入力されている。
選択信号ＭＳが切換え制御信号として供給されており、
このモード選択信号ＭＳがハイレベルのときセレクタ１
５は外部基準クロックφ０を第１ＰＬＬ回路１４Ａの位
相比較器ＰＨＣａに供給し、モード選択信号ＭＳがロウ
レベルのときセレクタ１５は入力クロックφｉｎを位相
比較器ＰＨＣに供給するように動作する。また、上記モ
ード選択信号ＭＳはＡＮＤゲートＧ１に制御信号として
入力されている。
【００３０】さらに、この実施例では、上記書込みクロ
ック生成回路１２で生成されたデータ取込み用のクロッ
クＷ−ＣＬＫと上記読出しクロック生成回路１３で生成
されたデータ読出し用のクロックＲ−ＣＬＫの位相を比
較して、位相が１周期以上ずれているオーバーフローま
たはアンダーフローを検出する検出回路１６が設けられ
ており、検出回路１６がオーバーフローまたはアンダー
フローを検出すると検出信号Ｕ／Ｐが外部へ出力され
る。外部の装置はこの検出信号を受けるとリセット信号
ＲＳＴを生成して送って来る。このリセット信号ＲＳＴ
はオーバーフロー／アンダーフロー検出回路１６に入力
され、検出回路をリセットするとともに、リセット信号
ＲＳＴに派生して生成された内部リセット信号Ｒesetが
ＡＮＤゲートＧ１に供給される。なお、内部リセット信
号Ｒesetは、オーバーフロー／アンダーフロー検出回路
１６で読出しクロック生成回路１３で生成される読出し
クロックに同期して変化される信号とされる。
ック生成回路１２で生成されたデータ取込み用のクロッ
クＷ−ＣＬＫと上記読出しクロック生成回路１３で生成
されたデータ読出し用のクロックＲ−ＣＬＫの位相を比
較して、位相が１周期以上ずれているオーバーフローま
たはアンダーフローを検出する検出回路１６が設けられ
ており、検出回路１６がオーバーフローまたはアンダー
フローを検出すると検出信号Ｕ／Ｐが外部へ出力され
る。外部の装置はこの検出信号を受けるとリセット信号
ＲＳＴを生成して送って来る。このリセット信号ＲＳＴ
はオーバーフロー／アンダーフロー検出回路１６に入力
され、検出回路をリセットするとともに、リセット信号
ＲＳＴに派生して生成された内部リセット信号Ｒesetが
ＡＮＤゲートＧ１に供給される。なお、内部リセット信
号Ｒesetは、オーバーフロー／アンダーフロー検出回路
１６で読出しクロック生成回路１３で生成される読出し
クロックに同期して変化される信号とされる。
【００３１】ＡＮＤゲートＧ１の他方の端子に入力され
ているモード選択信号ＭＳがロウレベルであると、上記
内部リセット信号ＲesetがＡＮＤゲートＧ１を介して書
込みクロック生成回路１２に供給されて、書込みクロッ
クＷ−ＣＫＬ１〜Ｗ−ＣＬＫ４の生成を禁止し、ＦＩＦ
Ｏバッファメモリ１１へのデータの取込みが中断され
る。
ているモード選択信号ＭＳがロウレベルであると、上記
内部リセット信号ＲesetがＡＮＤゲートＧ１を介して書
込みクロック生成回路１２に供給されて、書込みクロッ
クＷ−ＣＫＬ１〜Ｗ−ＣＬＫ４の生成を禁止し、ＦＩＦ
Ｏバッファメモリ１１へのデータの取込みが中断され
る。
【００３２】上記第１のＰＬＬ回路１４Ａは、上記セレ
クタＳＥＬを介して供給される入力側のクロックＣＬＫ
と帰還クロックφｆの位相を比較する位相比較器ＰＨＣ
ａと、外付けの容量素子からなるループフィルタＬＰＦ
ａと、１５５ＭＨｚの近傍で発振する外付けの電圧制御
発振器ＶＣｘＯとから構成されている。ループフィルタ
ＬＰＦａと電圧制御発振器ＶＣｘＯが外付けの素子で構
成されているのは、精度の高い発振信号を得るためであ
る。
クタＳＥＬを介して供給される入力側のクロックＣＬＫ
と帰還クロックφｆの位相を比較する位相比較器ＰＨＣ
ａと、外付けの容量素子からなるループフィルタＬＰＦ
ａと、１５５ＭＨｚの近傍で発振する外付けの電圧制御
発振器ＶＣｘＯとから構成されている。ループフィルタ
ＬＰＦａと電圧制御発振器ＶＣｘＯが外付けの素子で構
成されているのは、精度の高い発振信号を得るためであ
る。
【００３３】上記第２のＰＬＬ回路１４Ｂは、第１のＰ
ＬＬ回路１４Ａの電圧制御発振器ＶＣｘＯの発振信号と
上記読出しクロック生成回路１３から供給される読出し
クロックＲ−ＣＬＫに同期したクロックの位相を比較す
る位相比較器ＰＨＣｂと、ループフィルタＬＰＦｂと、
１０ＧＨｚの近傍で発振する電圧制御発振器ＶＣＯｂ
と、この発振信号を１／１６に分周する分周回路ＤＶＤ
ｂとから構成されている。第２のＰＬＬ回路１４Ｂを構
成するループフィルタＬＰＦｂと電圧制御発振器ＶＣＯ
ｂは、外付け素子でなく半導体チップ上に他の回路素子
と共に形成された素子により構成される。第２のＰＬＬ
回路は第１のＰＬＬ回路の発振信号を受けて動作するの
で、ループフィルタＬＰＦｂと電圧制御発振器ＶＣＯｂ
が外付け素子で構成されていなくても、周波数精度の高
い発振信号を生成できるためである。
ＬＬ回路１４Ａの電圧制御発振器ＶＣｘＯの発振信号と
上記読出しクロック生成回路１３から供給される読出し
クロックＲ−ＣＬＫに同期したクロックの位相を比較す
る位相比較器ＰＨＣｂと、ループフィルタＬＰＦｂと、
１０ＧＨｚの近傍で発振する電圧制御発振器ＶＣＯｂ
と、この発振信号を１／１６に分周する分周回路ＤＶＤ
ｂとから構成されている。第２のＰＬＬ回路１４Ｂを構
成するループフィルタＬＰＦｂと電圧制御発振器ＶＣＯ
ｂは、外付け素子でなく半導体チップ上に他の回路素子
と共に形成された素子により構成される。第２のＰＬＬ
回路は第１のＰＬＬ回路の発振信号を受けて動作するの
で、ループフィルタＬＰＦｂと電圧制御発振器ＶＣＯｂ
が外付け素子で構成されていなくても、周波数精度の高
い発振信号を生成できるためである。
【００３４】さらに、この実施例では、上記ＦＩＦＯバ
ッファメモリ１１の後段に、バッファメモリ１１から読
み出された１６チャネルの６２２ＭＨｚのデータ信号を
１０ＧＨｚのデータ信号に多重化するデマチプレクサ１
７が設けられ、多重化されたデータ信号は例えば電気信
号を光信号に変換する光電変換モジュールへ供給され、
光信号に変換されてから光ファイバを介して送信され
る。
ッファメモリ１１の後段に、バッファメモリ１１から読
み出された１６チャネルの６２２ＭＨｚのデータ信号を
１０ＧＨｚのデータ信号に多重化するデマチプレクサ１
７が設けられ、多重化されたデータ信号は例えば電気信
号を光信号に変換する光電変換モジュールへ供給され、
光信号に変換されてから光ファイバを介して送信され
る。
【００３５】図４には、上記書込みクロック生成回路１
２の具体例が示されている。なお、読出しクロック生成
回路１３も同様の構成を有するので、説明は省略する。
図４に示されているように、書込みクロック生成回路１
２は入力クロックφｉｎを１／４に分周する分周回路Ｄ
ＶＤ０と、各々出力端子が次段の回路の入力端子に接続
されたフリップフロップＦ／Ｆ１〜Ｆ／Ｆ４からなるシ
フトレジスタとにより構成されており、フリップフロッ
プＦ／Ｆ１〜Ｆ／Ｆ４にはそれぞれ共通のリセット信号
ＲＳＴが供給されるとともに入力クロックφｉｎそれ自
身がラッチタイミング信号として各フリップフロップＦ
／Ｆ１〜Ｆ／Ｆ４のクロック端子に供給されている。そ
して、各フリップフロップＦ／Ｆ１〜Ｆ／Ｆ４の出力信
号が書込みクロックＷ−ＣＬＫ１〜Ｗ−ＣＬＫ４とし
て、前記４段構成のＦＩＦＯバッファメモリ１１の各チ
ャネルのシフトレジスタＳＦＴ１〜ＳＦＴ４の入力段Ｆ
Ｆｉに供給されるように構成されている。
２の具体例が示されている。なお、読出しクロック生成
回路１３も同様の構成を有するので、説明は省略する。
図４に示されているように、書込みクロック生成回路１
２は入力クロックφｉｎを１／４に分周する分周回路Ｄ
ＶＤ０と、各々出力端子が次段の回路の入力端子に接続
されたフリップフロップＦ／Ｆ１〜Ｆ／Ｆ４からなるシ
フトレジスタとにより構成されており、フリップフロッ
プＦ／Ｆ１〜Ｆ／Ｆ４にはそれぞれ共通のリセット信号
ＲＳＴが供給されるとともに入力クロックφｉｎそれ自
身がラッチタイミング信号として各フリップフロップＦ
／Ｆ１〜Ｆ／Ｆ４のクロック端子に供給されている。そ
して、各フリップフロップＦ／Ｆ１〜Ｆ／Ｆ４の出力信
号が書込みクロックＷ−ＣＬＫ１〜Ｗ−ＣＬＫ４とし
て、前記４段構成のＦＩＦＯバッファメモリ１１の各チ
ャネルのシフトレジスタＳＦＴ１〜ＳＦＴ４の入力段Ｆ
Ｆｉに供給されるように構成されている。
【００３６】従って、各書込みクロックＷ−ＣＬＫ１〜
Ｗ−ＣＬＫ４は、図３示すように、入力クロックφｉｎ
の４倍の周期で互いに入力クロックφｉｎの１周期分ず
つ位相がずれた４種類のクロック信号となる。この書込
みクロックＷ−ＣＬＫ１〜Ｗ−ＣＬＫ４によってＦＩＦ
Ｏバッファメモリ１１では、シフトレジスタＳＦＴ１〜
ＳＦＴ４に入力データが順に取り込まれて行く。また、
図５の期間Ｔ１のように、内部リセット信号Ｒesetが無
効状態（ハイレベル）にされると、各フリップフロップ
Ｆ／Ｆ１〜Ｆ／Ｆ４は入力クロックφｉｎが変化しても
ラッチ動作しなくなるため、書込みクロックＷ−ＣＬＫ
１〜Ｗ−ＣＬＫ４も変化せず、ＦＩＦＯバッファメモリ
１１はデータの取込みを停止する。
Ｗ−ＣＬＫ４は、図３示すように、入力クロックφｉｎ
の４倍の周期で互いに入力クロックφｉｎの１周期分ず
つ位相がずれた４種類のクロック信号となる。この書込
みクロックＷ−ＣＬＫ１〜Ｗ−ＣＬＫ４によってＦＩＦ
Ｏバッファメモリ１１では、シフトレジスタＳＦＴ１〜
ＳＦＴ４に入力データが順に取り込まれて行く。また、
図５の期間Ｔ１のように、内部リセット信号Ｒesetが無
効状態（ハイレベル）にされると、各フリップフロップ
Ｆ／Ｆ１〜Ｆ／Ｆ４は入力クロックφｉｎが変化しても
ラッチ動作しなくなるため、書込みクロックＷ−ＣＬＫ
１〜Ｗ−ＣＬＫ４も変化せず、ＦＩＦＯバッファメモリ
１１はデータの取込みを停止する。
【００３７】一方、内部リセット信号Ｒesetが、図３の
期間Ｔ２のように有効状態（ロウレベル）にされると、
各フリップフロップＦ／Ｆ１〜Ｆ／Ｆ４は入力クロック
φｉｎが変化する度にラッチ動作するため、書込みクロ
ックＷ−ＣＬＫ１〜Ｗ−ＣＬＫ４が生成され、これによ
ってＦＩＦＯバッファメモリ１１はデータの取込み動作
を開始することとなる。しかも、このとき内部リセット
信号Ｒesetは、外部から供給されるリセット信号ＲＳＴ
がロウレベルに変化された後、読出し側の基準クロック
ＣＬＫを４分周したクロックＲ−ＣＬＫの最初の立上が
りに同期して形成されるため、読出しクロックが書込み
クロックと非同期であったとしても、内部リセット信号
Ｒesetがロウレベルに変化した後、入力クロックφｉｎ
の１周期以内に分周器ＤＶＤ０が分周を開始して書込み
クロックＷ−ＣＬＫ１〜Ｗ−ＣＬＫ４が生成されるよう
になる。
期間Ｔ２のように有効状態（ロウレベル）にされると、
各フリップフロップＦ／Ｆ１〜Ｆ／Ｆ４は入力クロック
φｉｎが変化する度にラッチ動作するため、書込みクロ
ックＷ−ＣＬＫ１〜Ｗ−ＣＬＫ４が生成され、これによ
ってＦＩＦＯバッファメモリ１１はデータの取込み動作
を開始することとなる。しかも、このとき内部リセット
信号Ｒesetは、外部から供給されるリセット信号ＲＳＴ
がロウレベルに変化された後、読出し側の基準クロック
ＣＬＫを４分周したクロックＲ−ＣＬＫの最初の立上が
りに同期して形成されるため、読出しクロックが書込み
クロックと非同期であったとしても、内部リセット信号
Ｒesetがロウレベルに変化した後、入力クロックφｉｎ
の１周期以内に分周器ＤＶＤ０が分周を開始して書込み
クロックＷ−ＣＬＫ１〜Ｗ−ＣＬＫ４が生成されるよう
になる。
【００３８】その結果、この実施例では、読出しクロッ
クＲ−ＣＬＫが不安定な入力クロックφｉｎではなく安
定した外部基準クロックφ０に基づいて生成されたとし
ても、書込みクロックＷ−ＣＬＫ１〜Ｗ−ＣＬＫ４は、
その位相が、図６に示すように読出しクロックＲ−ＣＬ
Ｋの位相とφｉｎの１周期（データ１ｂｉｔ）内に収ま
るように制御されることとなる。従って、リセット解除
直後は、仮に位相が最もずれた状態でＰＬＬがロックし
たとしても、バッファメモリ１１に対する書込みデータ
はφｉｎの４倍の周期を有する書込みクロックに同期し
ているため、図６にように、読出しクロックの相対的な
変動範囲に対して前後にφｉｎの１．５周期分ずつマー
ジンがあることになるので、誤ったデータの読出しが回
避される。
クＲ−ＣＬＫが不安定な入力クロックφｉｎではなく安
定した外部基準クロックφ０に基づいて生成されたとし
ても、書込みクロックＷ−ＣＬＫ１〜Ｗ−ＣＬＫ４は、
その位相が、図６に示すように読出しクロックＲ−ＣＬ
Ｋの位相とφｉｎの１周期（データ１ｂｉｔ）内に収ま
るように制御されることとなる。従って、リセット解除
直後は、仮に位相が最もずれた状態でＰＬＬがロックし
たとしても、バッファメモリ１１に対する書込みデータ
はφｉｎの４倍の周期を有する書込みクロックに同期し
ているため、図６にように、読出しクロックの相対的な
変動範囲に対して前後にφｉｎの１．５周期分ずつマー
ジンがあることになるので、誤ったデータの読出しが回
避される。
【００３９】また、仮に動作途中で入力クロックφｉｎ
すなわち書込みクロックの位相が、読出しクロックの位
相とかなりずれてしまったとしても、半周期ずれると前
記オーバーフロー／アンダーフロー検出回路１６が位相
のずれを検出して検出信号Ｕ／Ｐを出力し、外部装置が
それを受けてリセット信号ＲＳＴを入力し直してくるこ
とにより、書込みクロック生成回路１２が書込みクロッ
クの生成を一旦停止した後に再開することで位相のずれ
が修正されることとなる。その結果、読出しクロックＲ
−ＣＬＫを不安定な入力クロックφｉｎではなく安定し
た外部基準クロックφ０に基づいて生成するモードにお
いても、誤ったデータの受渡しが回避される。
すなわち書込みクロックの位相が、読出しクロックの位
相とかなりずれてしまったとしても、半周期ずれると前
記オーバーフロー／アンダーフロー検出回路１６が位相
のずれを検出して検出信号Ｕ／Ｐを出力し、外部装置が
それを受けてリセット信号ＲＳＴを入力し直してくるこ
とにより、書込みクロック生成回路１２が書込みクロッ
クの生成を一旦停止した後に再開することで位相のずれ
が修正されることとなる。その結果、読出しクロックＲ
−ＣＬＫを不安定な入力クロックφｉｎではなく安定し
た外部基準クロックφ０に基づいて生成するモードにお
いても、誤ったデータの受渡しが回避される。
【００４０】図７には、上記実施例のデータ送信回路を
適用した光通信用ＬＳＩ（トランシーバ・チップ）の概
略構成例を示す。
適用した光通信用ＬＳＩ（トランシーバ・チップ）の概
略構成例を示す。
【００４１】図７のトランシーバ・チップ１００は、上
記実施例のデータ送信回路からなる送信部１１０と、デ
ータを受信する受信部１２０とを備えている。図７にお
いては、回路構成を簡略化して示しており、送信用ＰＬ
Ｌ回路１１１は図２におけるＰＬＬ回路１４Ａ，１４Ｂ
に、ＦｉＦＯ１１２は図２におけるバッファメモリ１１
にそれぞれ相当し、書込みクロック生成回路１２等他の
回路は図示が省略されている。一方、受信部１２０は受
信したシリアルデータ信号の波形を成形するとともに受
信データ信号の変化を捉えてクロックを生成する回路
（ＣＤＲ）１２１や、多重化されている１６チャネルの
受信データを各チャネル毎のデータ信号に分離するデマ
ルチプレクサ１２２などから構成されている。上記ＣＤ
Ｒ回路１２１には受信データから抽出されたクロックを
基準クロックとして安定した周波数のクロックを生成し
て上記デマルチプレクサ１２２に供給する送信用ＰＬＬ
回路が設けられる。
記実施例のデータ送信回路からなる送信部１１０と、デ
ータを受信する受信部１２０とを備えている。図７にお
いては、回路構成を簡略化して示しており、送信用ＰＬ
Ｌ回路１１１は図２におけるＰＬＬ回路１４Ａ，１４Ｂ
に、ＦｉＦＯ１１２は図２におけるバッファメモリ１１
にそれぞれ相当し、書込みクロック生成回路１２等他の
回路は図示が省略されている。一方、受信部１２０は受
信したシリアルデータ信号の波形を成形するとともに受
信データ信号の変化を捉えてクロックを生成する回路
（ＣＤＲ）１２１や、多重化されている１６チャネルの
受信データを各チャネル毎のデータ信号に分離するデマ
ルチプレクサ１２２などから構成されている。上記ＣＤ
Ｒ回路１２１には受信データから抽出されたクロックを
基準クロックとして安定した周波数のクロックを生成し
て上記デマルチプレクサ１２２に供給する送信用ＰＬＬ
回路が設けられる。
【００４２】上記送信部１１０のマルチプレクサ１７の
出力端子には、レーザーダイオード３１０を駆動するＬ
Ｄドライバチップ２１０が接続され、レーザーダイオー
ド３１０が電気信号である送信データ信号を光信号に変
換して光ファイバ４００へ出力する。また、受信部１２
０のＣＤＲ回路１２１の入力端子にはプリアンプ２２０
が接続されており、このプリアンプ２２０は、光ファイ
バ４００から受信した光信号を電気信号に変換するホト
ダイオード３２０で変換された電気信号を増幅してＣＤ
Ｒ回路１２１の入力端子に供給するように構成されてい
る。
出力端子には、レーザーダイオード３１０を駆動するＬ
Ｄドライバチップ２１０が接続され、レーザーダイオー
ド３１０が電気信号である送信データ信号を光信号に変
換して光ファイバ４００へ出力する。また、受信部１２
０のＣＤＲ回路１２１の入力端子にはプリアンプ２２０
が接続されており、このプリアンプ２２０は、光ファイ
バ４００から受信した光信号を電気信号に変換するホト
ダイオード３２０で変換された電気信号を増幅してＣＤ
Ｒ回路１２１の入力端子に供給するように構成されてい
る。
【００４３】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明はそれに限定さ
れるものでなく、例えば前記実施例では、書込み用クロ
ック生成回路が、ＰＬＬ回路が安定した外部クロックに
基づいて動作しているときにリセット信号が入力された
場合には読出しクロック生成回路で生成されたクロック
に基づいて書込み用クロックの生成を開始するように構
成されているが、読出しクロック生成回路で生成された
クロックの代わりに分周回路ＤＶＤｂから供給されるク
ロックに基づいて書込み用クロックの生成を開始するよ
うに構成とすることも可能である。
例に基づき具体的に説明したが、本発明はそれに限定さ
れるものでなく、例えば前記実施例では、書込み用クロ
ック生成回路が、ＰＬＬ回路が安定した外部クロックに
基づいて動作しているときにリセット信号が入力された
場合には読出しクロック生成回路で生成されたクロック
に基づいて書込み用クロックの生成を開始するように構
成されているが、読出しクロック生成回路で生成された
クロックの代わりに分周回路ＤＶＤｂから供給されるク
ロックに基づいて書込み用クロックの生成を開始するよ
うに構成とすることも可能である。
【００４４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＰＬＬ
回路からなるクロック生成回路を備えた通信用ＬＳＩに
適用した場合について説明したが、本発明はＰＬＬ回路
を内蔵する半導体集積回路一般に利用することができ
る。
なされた発明をその背景となった利用分野であるＰＬＬ
回路からなるクロック生成回路を備えた通信用ＬＳＩに
適用した場合について説明したが、本発明はＰＬＬ回路
を内蔵する半導体集積回路一般に利用することができ
る。
【００４５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
【００４６】すなわち、本発明に従うと、入力クロック
に基づいて入力データを取り込んで出力するバッファを
有する通信用半導体集積回路において、入力クロックの
位相が安定していない場合においても正確なデータの受
渡しを可能するクロックを生成可能なクロック生成回路
を実現することができる。また、入力クロックと基準と
なるクロックのいずれのクロックにも対応可能なクロッ
ク生成回路を実現することができる。
に基づいて入力データを取り込んで出力するバッファを
有する通信用半導体集積回路において、入力クロックの
位相が安定していない場合においても正確なデータの受
渡しを可能するクロックを生成可能なクロック生成回路
を実現することができる。また、入力クロックと基準と
なるクロックのいずれのクロックにも対応可能なクロッ
ク生成回路を実現することができる。
【図１】本発明に係るＰＬＬ回路からなるクロック生成
回路の概略構成を示すブロック図である。
回路の概略構成を示すブロック図である。
【図２】本発明に係るＰＬＬ回路からなるクロック生成
回路を光通信用ＬＳＩのデータ送信回路に適用した場合
の具体的な実施例を示す回路構成図である。
回路を光通信用ＬＳＩのデータ送信回路に適用した場合
の具体的な実施例を示す回路構成図である。
【図３】図２のデータ送信回路を構成するＦＩＦＯバッ
ファの動作タイミングを示すタイミングチャートであ
る。
ファの動作タイミングを示すタイミングチャートであ
る。
【図４】図２のデータ送信回路を構成する書込みクロッ
ク生成回路の構成例を示す論理構成図である。
ク生成回路の構成例を示す論理構成図である。
【図５】図２のデータ送信回路のリセット解除時の動作
タイミングを示すタイミングチャートである。
タイミングを示すタイミングチャートである。
【図６】図２のデータ送信回路を構成するＦＩＦＯバッ
ファの書込みクロックと読出しクロックおよび入力デー
タとの関係を示すタイミングチャートである。
ファの書込みクロックと読出しクロックおよび入力デー
タとの関係を示すタイミングチャートである。
【図７】本発明のデータ送信回路を備えた通信用ＬＳＩ
の一例としてのトランシーバ・チップを利用した通信シ
ステムの概略構成を示すブロック図である。
の一例としてのトランシーバ・チップを利用した通信シ
ステムの概略構成を示すブロック図である。
【図８】従来のＰＬＬ回路からなるクロック生成回路の
一例を示す回路構成図である。
一例を示す回路構成図である。
【図９】本発明に先立って検討したＰＬＬ回路からなる
クロック生成回路を示す回路構成図である。
クロック生成回路を示す回路構成図である。
１１ ＦＩＦＯバッファメモリ １２ 書込みクロック生成回路 １３ 読出しクロック生成回路 １４Ａ，１４Ｂ ＰＬＬ回路 １５ セレクタ １６ オーバーフロー／アンダーフロー検出回路 ＦＰＣ 位相比較器 ＬＰＦ ループフィルタ ＶＣＯ 電圧制御発振器 ＤＶＤ 分周器 φin 入力クロック φ０ 基準クロック
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０４Ｌ 25/40 Ｈ０３Ｌ 7/08 Ｇ // Ｈ０３Ｋ 5/00 Ｎ Ｈ０３Ｋ 5/00 Ｋ (72)発明者 原田 卓 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 高井 厚志 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所通信システム事業本部内 (72)発明者 武鎗 良治 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5B077 DD01 FF12 MM02 NN02 5J106 AA04 BB02 CC01 CC21 CC41 CC52 DD09 DD33 DD43 FF01 FF06 GG18 HH10 KK18 5K029 AA01 AA20 DD04 LL17 5K047 AA05 AA12 GG07 GG42 LL09 MM24 MM46
Claims (5)
- 【請求項１】 入力クロックに基づいて入力データを取
り込むバッファ回路を有する通信用半導体集積回路にお
いて、入力クロックまたは外部クロックのいずれかを基
準クロックとして動作するＰＬＬ回路と、該ＰＬＬ回路
の発振出力を分周して上記バッファ回路のデータ読出し
用クロックを生成する読出しクロック生成回路と、外部
からの選択信号に基づいて上記入力クロックまたは外部
クロックのいずれかを選択して上記ＰＬＬ回路に供給す
るクロック切換え手段とが設けられてなることを特徴と
するクロック生成回路。 - 【請求項２】 上記入力クロックに基づいて上記バッフ
ァに入力データを取り込ませるための書込み用クロック
を生成する書込みクロック生成回路を備え、該書込み用
クロック生成回路は、上記ＰＬＬ回路が上記安定した外
部クロックに基づいて動作している場合には外部からの
制御信号および上記読出しクロック生成回路で生成され
たクロックもしくはその元になるクロックに基づいて書
込み用クロックの生成を開始するように構成されている
ことを特徴とする請求項１に記載のクロック生成回路。 - 【請求項３】 上記読出しクロック生成回路で生成され
たクロックと上記書込みクロック生成回路で生成された
クロックを比較して位相差が所定以上になったことを示
す検出信号を出力する検出回路を備えていることを特徴
とする請求項２に記載のクロック生成回路。 - 【請求項４】 上記ＰＬＬ回路は、外付け素子が接続さ
れることで回路本来の動作を行ない上記入力クロックま
たは外部クロックに基づいて動作する第１のＰＬＬ回路
と、外付け素子を含まず前記第１のＰＬＬ回路の出力を
基準クロックとして動作する第２のＰＬＬ回路とにより
構成されていることを特徴とする請求項１、２または３
に記載のクロック生成回路。 - 【請求項５】 請求項１、２、３または４に記載のクロ
ック生成回路と、該クロック生成回路からのクロック信
号に基づいて複数のチャネルのシリアルデータを取り込
んで出力するバッファ回路と、該バッファ回路に取り込
まれた複数のチャネルのシリアルデータを多重化して出
力する多重化回路とを備えていることを特徴とする通信
用半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000160917A JP2001345791A (ja) | 2000-05-30 | 2000-05-30 | クロック生成回路および通信用半導体集積回路 |
| US09/864,200 US20020031148A1 (en) | 2000-05-30 | 2001-05-25 | Clock producing circuit and semiconductor integrated circuit for communication |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000160917A JP2001345791A (ja) | 2000-05-30 | 2000-05-30 | クロック生成回路および通信用半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001345791A true JP2001345791A (ja) | 2001-12-14 |
Family
ID=18665038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000160917A Pending JP2001345791A (ja) | 2000-05-30 | 2000-05-30 | クロック生成回路および通信用半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20020031148A1 (ja) |
| JP (1) | JP2001345791A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008011173A (ja) * | 2006-06-29 | 2008-01-17 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｄｒ回路 |
| JP2008028628A (ja) * | 2006-07-20 | 2008-02-07 | Advantest Corp | 電気回路および試験装置 |
| KR101088065B1 (ko) | 2006-06-29 | 2011-11-30 | 니폰덴신뎅와 가부시키가이샤 | Ｃｄｒ 회로 |
| JP2013097518A (ja) * | 2011-10-31 | 2013-05-20 | Kyocera Document Solutions Inc | 演算処理装置及び演算処理システム |
| JP2020161983A (ja) * | 2019-03-26 | 2020-10-01 | ラピスセミコンダクタ株式会社 | 半導体装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| AU2003243704A1 (en) * | 2002-06-21 | 2004-01-06 | Thomson Licensing S.A. | Broadcast router configured for alternately receiving multiple or redundant reference inputs |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08111675A (ja) * | 1994-10-07 | 1996-04-30 | Mitsubishi Denki Eng Kk | 同期回路 |
| US5548624A (en) * | 1995-03-14 | 1996-08-20 | Nec Corporation | Destuff circuit for asynchronous digital signals |
| US5761203A (en) * | 1996-04-04 | 1998-06-02 | Lucent Technologies Inc. | Synchronous and asynchronous recovery of signals in an ATM network |
| US6389553B1 (en) * | 1998-05-26 | 2002-05-14 | Nortel Networks Limited | Redundant link delay maintenance circuit and method |
| US6229863B1 (en) * | 1998-11-02 | 2001-05-08 | Adc Telecommunications, Inc. | Reducing waiting time jitter |
-
2000
- 2000-05-30 JP JP2000160917A patent/JP2001345791A/ja active Pending
-
2001
- 2001-05-25 US US09/864,200 patent/US20020031148A1/en not_active Abandoned
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008011173A (ja) * | 2006-06-29 | 2008-01-17 | Nippon Telegr & Teleph Corp <Ntt> | Ｃｄｒ回路 |
| KR101088065B1 (ko) | 2006-06-29 | 2011-11-30 | 니폰덴신뎅와 가부시키가이샤 | Ｃｄｒ 회로 |
| JP2008028628A (ja) * | 2006-07-20 | 2008-02-07 | Advantest Corp | 電気回路および試験装置 |
| JP2013097518A (ja) * | 2011-10-31 | 2013-05-20 | Kyocera Document Solutions Inc | 演算処理装置及び演算処理システム |
| JP2020161983A (ja) * | 2019-03-26 | 2020-10-01 | ラピスセミコンダクタ株式会社 | 半導体装置 |
| JP7393079B2 (ja) | 2019-03-26 | 2023-12-06 | ラピスセミコンダクタ株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020031148A1 (en) | 2002-03-14 |
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