JPH08111675A - 同期回路 - Google Patents

同期回路

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JPH08111675A
JPH08111675A JP24406694A JP24406694A JPH08111675A JP H08111675 A JPH08111675 A JP H08111675A JP 24406694 A JP24406694 A JP 24406694A JP 24406694 A JP24406694 A JP 24406694A JP H08111675 A JPH08111675 A JP H08111675A
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signal
latch
synchronous
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JP24406694A
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Satoshi Nishio
諭 西尾
Tsutomu Yoshimura
勉 吉村
Harufusa Kondo
晴房 近藤
Shigeki Kohama
茂樹 小浜
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Mitsubishi Electric Engineering Co Ltd
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Engineering Co Ltd
Mitsubishi Electric Corp
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    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
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    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
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    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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  • Synchronisation In Digital Transmission Systems (AREA)
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Abstract

(57)【要約】 【目的】 外部クロックの並走を行わずに外部データの
取り込み・位相合わせを可能とする、小型で低消費電力
な同期回路を実現する。 【構成】 内部クロック２をディレイライン１で遅延し
てディレイクロック３を生成し、ディレイクロック３の
内でその立上がりが外部データ信号６のそれとほぼ一致
したものをセレクトクロック５とする。エラスティック
ストア回路７は、Ｄ−ラッチ列をＣ素子列で制御する回
路である。これにより、エラスティックストア回路７
は、セレクトクロック５のタイミングで、外部データ信
号６を十分なセットアップホールド時間で以て取り込ん
だ後、内部クロック２に同期して、取り込んだ外部デー
タを内部データ信号８として出力する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体集積回路の入
力部における、ビット同期を含む同期回路、又はビット
同期及びセル同期を含めた同期回路に関するものであ
る。
【０００２】
【従来の技術】近年、半導体集積回路の技術開発が進
み、多くの機能を持つブロックを一チップ上に搭載でき
るようになった。しかしながら、パッケージやボードの
制限上、配線できる入出力数には限界があるというピン
ネックの問題がある。また、動作の高速化に伴い、クロ
ックスキューの面から、即ち、チップ間にデータ線とク
ロック線とを別々に配線していたのでは配線長の違いか
ら位相差が生じるので、これを解消すべく、データ線と
クロック線とを並走させて外部データ信号と外部クロッ
クとを同位相化することが必要となる。しかし、データ
線とクロック線とを並走させたとしても、動作が高速化
するにつれて反射やクロストークという物理現象の発生
が顕著となるため、この面から、高速なクロック線をチ
ップ間伝送すること自体が困難な状況となってきてい
る。
【０００３】以上のことから、データ線ごとのクロック
並走を行わずに、チップ内にクロックスキューフリー
（クロックの位相に遅れのない状態）の同期回路を組み
込んで、外部データの取り込み、位相あわせを可能とす
る技術がいくつか提案されている。これらの技術によ
り、入力数を減らすことが出来ると共に、高速な伝送に
も対応することが出来る。
【０００４】その一つが、ディレイラインを用いたタイ
ミング発生回路を利用したものであり、その構成のブロ
ック図を図４３に示す。本技術は、Internatinal Solid
-State Circuits Conference(ISSCC)-90 FEBRUARY 15,1
990 P104,IEEEのFig.1に開示されている。
【０００５】同図に示された方法は、外部データ１２４
をディレイライン１２０を用いて遅延し、遅延された外
部データの中から、セレクト回路１２１を用いて、内部
クロック１２５に対して十分なセットアップ・ホールド
時間をもつ位相のデータをセレクトデータ１２６として
選択し、このセレクトデータ１２６を、Ｄ−フリップフ
ロップ（以下、Ｄ−Ｆ／Ｆと称す）１２３において、内
部クロック１２５に打ち直すものである。ここで、十分
なセットアップ・ホールド時間をもつ位相とは、内部ク
ロック１２５の立上がり又は立下がりが、外部データが
‘Ｈ’レベルにある時間の内でほぼ中間のタイミングに
ある場合である。
【０００６】上記ディレイライン１２０の遅延値を制御
する方法としては、直接的にはビット同期回路用として
提案されたものではないが、特公平３−６２０５２号
（米国特許４１２４９０号）公報に開示された方法が挙
げられる。この方法は、デューティ値を厳密に制御した
２相クロックの生成に関している。
【０００７】また、第二の従来技術は、セル位相同期の
従来例に関しており、これは特開平４−９２５３４号公
報の従来技術の欄に開示されている。この技術のブロッ
ク構成図を、図４４に示す。
【０００８】同図に示す技術では、内部クロック１４４
を基準カウンタ１５５を用いて数ビットに分け、外部デ
ータ１４１をシリアル／パラレル変換器（単にＳ／Ｐと
称す）１４６によってパラレルに分解する際に、セル位
相比較器１５６によって各クロック１４５を制御し、そ
の後、Ｐ／Ｓ１４７で再度元に戻して内部データ１５０
を生成するという方法を採用している。
【０００９】ここで、セル同期とは、取り込んだ外部デ
ータの一フレーム中のデータの内で先頭に属するデータ
を抽出するために行う同期処理であり、その際、外部セ
ルパルス１４２が外部データ１４１のデータ線と並走し
て入力されるが、外部データを出力する各チップ毎に配
線長が異なるため、各外部セルパルス１４２の位相がず
れている。
【００１０】そこで、本従来技術では、Ｓ／Ｐ１４６を
構成する各Ｄ−Ｆ／Ｆ１４９で以て外部データ１４１を
パラレル信号に分解して、分解された外部データ１５１
〜１５４の周期を長周期化している。これにより、各外
部データ１５１〜１５４は内部クロック１４４に対して
十分なセットアップ・ホールド時間をもつこととなり、
内部クロック１４４によるセル同期を可能としている。
このセル同期におけるタイミングチャートを、図４５に
示す。
【００１１】尚、図４４において、１４３は基準セルパ
ルスを、１４８はセレクト信号を示している。また、図
４６のブロック図に示す第三の従来技術は、外部データ
を取り込むためのビット同期に関するものであり、Ｓ／
Ｐ１２９のビット幅を広げることにより、外部データ１
３５〜１３８の動作を十分低速にし、確実に外部データ
１３１を取り込める伝達速度でのビット同期を実現して
いる。この場合、外部データ１３１と外部クロック１３
２とは並走されて入力するため同位相であり、Ｄ−ラッ
チ１３４によって外部データは長周期化される。このと
き十分なセットアップ・ホールド時間を取るために、両
端のＤ−ラッチ１３４のクロックと内部クロック１３９
とが一致する場合には、それを検出し、ちょうど中間の
タイミングでデータを取り込めるような制御が必要とな
る。
【００１２】
【発明が解決しようとする課題】上述した第一の従来技
術では、外部データの入線毎にディレイラインとセレク
ト回路の組合わせが必要になるという問題がある。ま
た、ディレイラインの遅延値の制御に関しては、ループ
構成が必要となり回路構成が複雑になると共に、ディレ
イラインでの総遅延値を厳密に外部データの一周期に等
しく制御する必要があり、そのために制御が容易ではな
く実用的でないという問題がある。
【００１３】他方、第二の従来技術では、Ｓ／Ｐ，Ｐ／
Ｓ，カウンタの各々の部分にセル位相調整のビット幅分
のレジスタないしＤ−Ｆ／Ｆが必要となるので回路規模
が大きくなる上に、セルの先頭が常に同一のレジストな
いしＤ−Ｆ／Ｆ上にこなくてはいけないので、セル位相
調整パルス幅に比例して回路規模が大きくなってしまう
と同時に、調整幅がセル周期の約数でなくてはならない
という制限がある。例えば、一セルが１１０ビットの場
合には、調整幅は２ビット、５ビット、１０ビット、１
１ビット・・・となる。
【００１４】又、第三の従来技術では、基本的に外部ク
ロックを外部データと並走させているので、データ線ご
とのクロック並走を行わずにデータの取り込み・位相同
期を可能にするという要求に全く応えきれていないとい
う問題点がある。加えて、ラッチが常に動作するという
回路構成を採用しているため、消費電力も大きくならざ
るを得ないという問題点がある。
【００１５】本発明は、この様な従来技術の問題点に鑑
み成されたものであり、データ線毎のクロック並走を行
わずに外部データの取り込み・位相合わせを可能とす
る、小規模且つ低消費電力な高速の同期回路を１チップ
（ＬＳＩ）内に実現することを目的としている。そし
て、本同期回路が行う同期機能を、ビット同期に加え
て、セル同期にも適用可能としている。
【００１６】
【課題を解決するための手段】請求項１に係る発明の同
期回路では、外部データ信号を入力する第１端子と、内
部クロックを入力する第２端子と、前記第２端子に接続
され、前記内部クロックを順次に遅延させて複数のディ
レイクロックを生成するディレイラインと、前記第１端
子と前記ディレイラインとに接続され、前記複数のディ
レイクロックの内から前記外部データ信号が所定のレベ
ルにある間にレベル変化を生じるものを一つ選択して、
選択された前記ディレイクロックをセレクトクロックと
して出力するクロックセレクト回路と、前記第１及び第
２端子と前記クロックセレクト回路とに接続され、前記
セレクトクロックの前記レベル変化に応じて前記外部デ
ータ信号を取込み、取込まれた前記外部データ信号をそ
の位相を前記内部クロックに同期させて内部データ信号
として出力するエラスティックストア回路とを備える。
【００１７】請求項２に係る発明では、請求項１記載の
同期回路において、前記エラスティックストア回路は、
シリアルに接続された複数のラッチを備え、前記外部デ
ータ信号を順次にラッチして前記内部データ信号を出力
するラッチ列と、前記ラッチ毎に設けられてシリアルに
接続された複数の自己同期Ｃ素子を有する自己同期Ｃ素
子列とを備えており、前記複数の自己同期Ｃ素子の内
で、初段の前記自己同期Ｃ素子は前記セレクトクロック
をそのリクエスト信号として入力し、最終段の前記自己
同期Ｃ素子は前記内部クロックをそのアクノレッジ信号
として入力し、前記複数の自己同期Ｃ素子のそれぞれ
は、その前段に当たる前記自己同期Ｃ素子が出力した前
記リクエスト信号の入力を受けたときに対応する前記ラ
ッチが空状態の場合には、前記ラッチを保持状態に制御
し、その後段及び前記前段に当たる前記自己同期Ｃ素子
の各々に対して前記リクエスト信号及びアクノレッジ信
号を出力し、その後、前記後段の自己同期Ｃ素子が出力
する前記アクノレッジ信号の入力に応じて前記ラッチを
開放状態に制御する一方、前記前段に当たる自己同期Ｃ
素子が出力した前記リクエスト信号の入力を受けたとき
に対応する前記ラッチが占有状態の場合には、前記後段
の自己同期Ｃ素子が出力する前記アクノレッジ信号の入
力に応じて前記ラッチを前記保持状態から前記開放状態
へと制御し、更に前記リクエスト信号及びアクノレッジ
信号をそれぞれ前記後段及び前段の自己同期Ｃ素子へ出
力することを特徴とする。
【００１８】請求項３に係る発明では、請求項２記載の
同期回路において、前記クロックセレクト回路は、前記
外部データ信号の立上がりに応じて前記複数のディレイ
クロックをラッチする第１ラッチ回路と、前記複数のデ
ィレイクロックの内で、その前段の前記ディレイクロッ
クがＬレベルにあるのに対してＨレベルとなる最初の前
記ディレイクロックに対してのみ前記Ｈレベルのエンコ
ード信号を出力するエンコード回路と、前記外部データ
信号の立下がりと同一のタイミングで前記エンコード信
号をラッチする第２ラッチ回路と、前記第２ラッチ回路
の出力に応じて、前記複数のディレイクロックから前記
Ｈレベルにある前記エンコード信号に対応した前記ディ
レイクロックを前記セレクトクロックとして選択するセ
レクト回路とを、備えたことを特徴とする。
【００１９】請求項４に係る発明は、請求項２記載の同
期回路であって、前記内部データ信号を出力する第３端
子と、外部リセットを入力する第４端子とを更に備え、
前記エラスティックストア回路は、前記第４端子から入
力した前記外部リセットによってリセットされた直後
に、前記第２端子から入力する前記内部クロックの出力
をその周期の所定周期分だけ停止させた上で、出力停止
後の前記内部クロックを前記最終段の自己同期Ｃ素子の
前記アクノレッジ信号として出力する制御回路を、更に
備えたことを特徴とする。
【００２０】請求項５に係る発明では、請求項４記載の
同期回路であって、前記エラスティックストア回路は、
前記制御回路を第２制御回路として有し、前記第２及び
第４端子と前記自己同期Ｃ素子列と前記第２制御回路と
に接続され、前記初段の自己同期Ｃ素子が出力する占有
信号が当該初段の前記ラッチが開放状態にあることを示
している場合には、前記外部リセットを前記自己同期Ｃ
素子列と前記第２制御回路とに出力してリセットする一
方、前記占有信号が前記初段のラッチが占有状態にある
ことを示している場合には内部リセットを生成し、当該
内部リセットを前記自己同期Ｃ素子列と前記第２制御回
路とに出力して再リセットする第１制御回路を、更に備
えたことを特徴とする。
【００２１】請求項６に係る発明では、請求項１又は請
求項２記載の同期回路であって、前記第１端子は、前記
外部データ信号に並走されて送信されてくる、ビット同
期及びセル同期前の内部セル位相パルスに対応する信号
をも入力し、前記エラスティックストア回路は、シリア
ルに接続された複数の新たなラッチを有し、前記内部デ
ータ信号を順次にラッチしてセル同期データ信号として
出力する新たなラッチ列と、前記新たなラッチ毎に設け
られて当該新たなラッチを制御する新たな自己同期Ｃ素
子が複数個シリアルに接続された新たな自己同期Ｃ素子
列と、前記新たな自己同期Ｃ素子列の最終段の新たな自
己同期Ｃ素子が出力する前記内部セル位相パルスとリフ
ァレンスセル位相パルスとを比較して、前記内部セル位
相パルスが前記リファレンスセル位相パルスよりも遅延
しているときには第１セル位相調整信号を出力し、前記
内部セル位相パルスが前記リファレンスセル位相パルス
よりも進んでいるときには第２セル位相調整信号を出力
するセル位相比較器と、前記第１セル位相調整信号に応
じて、書込みクロックをリクエスト信号として初段の前
記新たな自己同期Ｃ素子に出力する第１セル位相制御部
と、前記第２セル位相調整信号に応じて、読出しクロッ
クをアクノレッジ信号として前記最終段の新たな自己同
期Ｃ素子に出力する第２セル位相制御部とを更に備え、
前記新たな自己同期Ｃ素子は前記自己同期Ｃ素子と同一
の機能を有する。
【００２２】請求項７に係る発明は、請求項１又は請求
項２記載の同期回路であって、ＰＬＬ回路内のＶＣＯ制
御電圧信号を入力するＶＣＯ制御電圧信号入力端子と、
前記ＶＣＯ制御電圧信号を受けて駆動されるカレントミ
ラー回路とを更に備え、前記ディレイラインは、前記カ
レントミラー回路が発生するカレント電流によって駆動
されることを特徴とする。
【００２３】請求項８に係る発明は、入力したデータの
変化点で自身のデータをラッチする、シリアルに接続さ
れた複数のラッチから成る自己ラッチによって、外部デ
ータ信号の取込み及び位相合わせを行う同期回路におい
て、前記自己ラッチによるラッチのタイミング調整を、
前記ラッチ毎に設けられた自己同期Ｃ素子がシリアルに
接続されて成る自己同期Ｃ素子列によって制御すること
を特徴とする。
【００２４】請求項９に係る発明は、外部データ信号を
入力する第１端子と、内部クロックを入力する第２端子
と、前記第１端子に接続され、前記外部データ信号の変
化点に同期したパルス信号を発生するデータ変化点パル
ス発生回路と、前記第１端子に接続され、複数のラッチ
がシリアルに接続されてなるラッチ列と、前記ラッチ毎
に設けられ、当該ラッチに対してラッチ信号を出力して
制御する自己同期Ｃ素子がシリアルに接続されてなる自
己同期Ｃ素子列とを有するビット同期部と、前記自己同
期Ｃ素子列及び前記ラッチ列の内でそれぞれ最終段の自
己同期Ｃ素子及びラッチと前記第２端子とに接続され、
前記最終段のラッチが出力するデータ信号を前記最終段
の自己同期Ｃ素子が出力するアクノレッジ信号に同期し
て取込み、更に取込んだ前記データ信号を前記内部クロ
ックに同期して出力するセル同期部とを備え、前記自己
同期Ｃ素子列の内で初段の自己同期Ｃ素子は、前記パル
ス信号をそのリクエスト信号として入力し、前記最終段
の自己同期Ｃ素子は、前記第２端子に接続されて、前記
内部クロックを前記アクノレッジ信号として入力し、前
記自己同期Ｃ素子の各々は、その前段に当たる前記自己
同期Ｃ素子が出力した前記リクエスト信号の入力を受け
たときに対応する前記ラッチが空状態の場合には、前記
ラッチを保持状態に制御し、その後段及び前記前段に当
たる前記自己同期Ｃ素子の各々に対して前記リクエスト
信号及びアクノレッジ信号を出力し、その後、前記後段
の自己同期Ｃ素子が出力する前記アクノレッジ信号の入
力に応じて前記ラッチを開放状態に制御する一方、前記
前段に当たる自己同期Ｃ素子が出力した前記リクエスト
信号の入力を受けたときに対応する前記ラッチが占有状
態の場合には、前記後段の自己同期Ｃ素子が出力する前
記アクノレッジ信号の入力に応じて前記ラッチを前記占
有状態から前記開放状態へと制御し、更に前記リクエス
ト信号及びアクノレッジ信号をそれぞれ前記後段及び前
段の自己同期Ｃ素子へ出力することを特徴とする。
【００２５】
【作用】請求項１に係る発明では、セレクトクロック
は、外部データ信号が所定のレベルにある間にそのレベ
ルを変化させるので、エラスティックストア回路は、外
部データ信号が所定のレベルにある間に、セレクトクロ
ックのレベル変化に応じて上記外部データ信号を取り込
む。従って、エラスティックストア回路は、外部データ
信号の取り込みの際に十分なセットアップ・ホールド時
間を確保することができる。その後、エラスティックス
トア回路は、取込まれた前記外部データ信号の位相を内
部クロックに同期させて出力する。
【００２６】請求項２に係る発明では、各自己同期Ｃ素
子がその前段及び後段の自己同期Ｃ素子との間でリクエ
スト信号とアクノレッジ信号とをやり取りすることで、
対応するラッチの開放・保持状態を制御し、これによっ
て外部データが順次に転送されていく。その際、初段の
自己同期Ｃ素子は、セレクトクロックの入力に同期して
外部データを対応するラッチに保持させる。
【００２７】その後の各自己同期Ｃ素子は、対応するラ
ッチが空の状態、即ちデータを保持していない状態のと
きには、リクエスト信号の入力に同期して対応するラッ
チを保持状態として、前段のラッチから転送されてくる
データを当該ラッチに取り込んだ上で、後段の自己同期
Ｃ素子にデータの取込みを指令するリクエスト信号を出
力し、後段の自己同期Ｃ素子から、出力された当該デー
タを取り込んだ旨を教示するアクノレッジ信号を受け取
った上で、対応するラッチを開放状態とする。
【００２８】これに対して、対応するラッチが既に占有
状態となっているときには、自己同期Ｃ素子は、その後
段の自己同期Ｃ素子からアクノレッジ信号が送信されて
くるまでは、対応するラッチを依然保持状態に保つ。こ
のため、前段の自己同期Ｃ素子も、対応するラッチを開
放状態とすることができず、保持状態に保つ。そして、
上記アクノレッジ信号の送信を受けて、当該自己同期Ｃ
素子は、対応するラッチを開放状態とし、データの取り
込みができる旨を教示するアクノレッジ信号を前段の自
己同期Ｃ素子に出力する。
【００２９】最終段の自己同期Ｃ素子は、その入力する
アクノレッジ信号である内部クロックを受けて、データ
の取り込みを行う。従って、セレクトクロックに同期し
て取り込まれた外部データ信号と内部クロックとの位相
差は、自己同期Ｃ素子列の制御による上記転送によって
吸収されてしまうこととなり、内部クロックに同期した
内部信号が得られる。
【００３０】請求項３に係る発明では、エンコード回路
は、（前段のディレイクロックのレベル，当該ディレイ
クロックのレベル）が（Ｌレベル，Ｈレベル）となる当
該ディレイクロックをエンコード信号として出力する。
第２ラッチ回路は、外部データ信号の立下がりのタイミ
ングでエンコード信号をラッチし、セレクト回路はエン
コード信号に対応したディレイクロックをセレクトクロ
ックとして出力する。従って、ディレイクロックの総遅
延量を外部データ信号の一周期内に厳密に制御すること
なく、外部データ信号の取り込みタイミングを与えるセ
レクトクロックが生成される。
【００３１】請求項４に係る発明では、制御回路は、最
終段の自己同期Ｃ素子に入力すべきアクノレッジ信号の
入力タイミングを、外部リセットによるリセット時より
も、内部クロックの周期の所定倍分だけ遅延させる。他
の自己同期Ｃ素子は、外部リセットによってリセットさ
れ、動作する。従って、最終段の自己同期Ｃ素子は、上
記アクノレッジ信号の入力タイミングの遅延時間分だ
け、占有状態にある対応するラッチを開放状態に制御す
ることができず、当該最終段のラッチは遅延時間分だけ
占有状態を保つ。これにより、始動時に最終段のラッチ
が開放状態にあるために、転送されてくるデータが取り
込まれずに抜けてしまうという事態の発生が防止され
る。
【００３２】請求項５に係る発明では、初段の自己同期
Ｃ素子は、初段のラッチが占有状態に保持され続けてい
ることを示す占有信号を第１制御回路へ出力する。この
占有信号を受けて第１制御回路は、自己同期Ｃ素子列と
第２制御回路とに対して、外部リセットを出力して再リ
セットする。この再リセットにより、初段のラッチは開
放状態となる。
【００３３】請求項６に係る発明では、各新たな自己同
期Ｃ素子がその前段及び後段の新たな自己同期Ｃ素子と
の間でリクエスト信号とアクノレッジ信号とをやり取り
することで、対応するラッチの開放・保持状態を制御
し、これによって内部データが順次に転送されていく。
【００３４】そして、セル位相比較器は、最終段の新た
な自己同期Ｃ素子が出力する内部セル位相パルスがリフ
ァレンスセル位相パルスよりも遅延しているときには、
第１セル位相調整信号を第１セル位相制御部へ出力し、
第１セル位相制御部は、書込みクロックを初段の新たな
自己同期Ｃ素子へ出力する。これにより、初段の新たな
自己同期Ｃ素子は、書込みクロックをリクエスト信号と
して入力して、対応する新たなラッチを制御する。その
結果、データの転送が早まり、最終段の新たな自己同期
Ｃ素子から出力されるセル同期データ信号は、リファレ
ンスセル位相パルスと同位相となる。
【００３５】一方、最終段の新たな自己同期Ｃ素子が出
力する内部セル位相パルスがリファレンスセル位相パル
スよりも進んでいるときには、セル位相比較器は第２セ
ル位相調整信号を第２セル位相制御部へ出力し、第２セ
ル位相制御部は、読出しクロックを最終段の新たな自己
同期Ｃ素子へ出力する。これにより、最終段の新たな自
己同期Ｃ素子は、読出しクロックをアクノレッジ信号と
して入力して、対応する最終段の新たなラッチを制御す
る。その結果、データの転送が遅まり、最終段の新たな
自己同期Ｃ素子から出力されるセル同期データ信号は、
リファレンスセル位相パルスと同位相となる。
【００３６】請求項７に係る発明では、温度変化等に対
応して適切に変化するＶＣＯ制御電圧信号によってカレ
ントミラー回路は駆動され、そのカレント電流によって
ディレイラインは駆動される。
【００３７】請求項８に係る発明では、ラッチのタイミ
ング調整自己同期Ｃ素子列によって制御される。
【００３８】請求項９に係る発明では、各自己同期Ｃ素
子がその前段及び後段の自己同期Ｃ素子との間でリクエ
スト信号とアクノレッジ信号とをやり取りすることで、
対応するラッチの開放・保持状態が制御され、これによ
って外部データが順次に転送されていき、ビット同期が
実行される。ここでは、初段の自己同期Ｃ素子は、デー
タ変化点パルス発生回路が発生するパルス信号のタイミ
ングで、外部データ信号の取込みが行われ、最終段の自
己同期Ｃ素子は、内部クロックのタイミングに応じてデ
ータ取込みを行う。これにより、外部データ信号と内部
クロックとの位相差が吸収された上、最終段のラッチが
出力するデータは、更にセル同期部によってセル同期さ
れて出力される。
【００３９】
【実施例】
（実施例１） 実際のチップ間インターフェースでは、
数ビットが同様なチップから出力されたデータであるこ
とが多く、その場合、複数ビットをまとめて同一のタイ
ミングで取り込んだ方が回路を節約する面で有利であ
る。係る観点をも含めて、本発明は、同期回路を構成し
ている。
【００４０】以下、図面に基づき、この発明の第一実施
例に係る同期回路について説明する。
【００４１】図１は、二つのチップ（ＬＳＩ）間のデー
タ伝送を模式的に示したブロック図であり、第一実施例
としての同期回路１０がＬＳＩ１３内に組み込まれてい
る。同じくＬＳＩ１３内に設けられた内部クロック発生
器１１は、内部クロック２を発振して、同期回路１０へ
この内部クロック２を出力する。ＬＳＩ１２は、外部デ
ータ信号６（シリアルな信号）をＬＳＩ１３へ送信し、
同期回路１０は、内部クロック２に同期した、外部デー
タ信号６の取り込み（ビット同期）を行う。
【００４２】図２は、同期回路１０の構成を示すブロッ
ク図である。第一端子Ｔ1は外部データ信号６を同期回
路１０へ入力する入力端子であり、第二端子Ｔ2は内部
クロック２を同期回路１０へ入力する入力端子である。
又、第三端子Ｔ3は、内部クロック２に同期して取込ま
れた外部データ信号である内部データ信号８を、ＬＳＩ
１３内の他の機能回路部へ出力する出力端子である。１
は、ｎ個（ｎ≧２）のバッファが直列接続されて構成さ
れるディレイラインであり、４はクロックセレクト回路
であり、７はエラスティックストア回路である。
【００４３】第２入力端子Ｔ2が内部クロック２をディ
レイライン１に入力すると、ディレイライン２は、その
有する内部のバッファ（図示せず）によって内部クロッ
ク２をｎ回連続的に遅延させて、得られた各バッファの
出力をディレイクロック３（その数はｎ個）としてクロ
ックセレクト回路４に与える。
【００４４】一方、第１入力端子Ｔ1は、外部データ信
号６を、クロックセレクト回路４とエラスティックスト
ア回路７とへ入力する。
【００４５】クロックセレクト回路４は、ディレイクロ
ック３を受けて、それらの中から外部データ信号６に同
期したものを選出して、選出されたディレイクロック３
をセレクトクロック５として出力する。エラスティック
ストア回路７は、第２入力端子Ｔ2が入力する内部クロ
ック２とセレクトクロック５とにより、外部データ信号
６を内部データ信号８に移し換える働きをする。
【００４６】図３は、クロックセレクト回路４の内部構
成を示すブロック図である。同回路４は、第１ラッチ回
路１８，エンコード回路１９，第２ラッチ回路１８Ａ，
セレクト回路２０に大別される。
【００４７】第１ラッチ回路１８は、外部データ信号６
によって、順次に遅延されたｎ個のディレイクロック３
を取り込み、その出力２２（以後、状態信号と称す）を
エンコード回路１９に出力し、エンコード回路１９は、
状態信号２２よりエンコード信号２１へ変換し、第２ラ
ッチ回路１８Ａは、エンコード信号２１を、インバータ
９による外部データ信号６の反転出力に同期して取り込
む。セレクト回路２０は、第２ラッチ回路１８Ａの出力
１４によって、ディレイクロック３の内の一つをセレク
トして、セレクトされたディレイクロック３をセレクト
クロック５として出力する。
【００４８】次に、この回路４の各部の詳細な構成と動
作とについて説明する。
【００４９】図４は、第１ラッチ回路１８の構成を示す
ブロック図であり、同回路１８は、入力するディレイク
ロック３の数に対応して、ｎ個のアップエッジ動作型の
Ｄ−フリップフロップ（以下、Ｄ−Ｆ／Ｆと称す）１５
より成る。勿論、ダウンエッジ動作型のＤ−Ｆ／Ｆを用
いて、外部データ信号６の立ち下がりで本回路１８を動
作させることも可能である。第一ラッチ回路１８は、外
部データ信号６の立ち上がりに応じて、ディレイクロッ
ク３の値を取り込み、エンコード回路１８へ出力する。
【００５０】図５は、エンコード回路１９の内部構成を
示す回路図である。入力する状態信号２２の一つに対し
てエンコード信号２１を出力する回路部分を、図５中
に、一点鎖線で囲んだ領域５１として表わしている。こ
の回路部分５１に於ける真理値表を、表１として以下に
示す。
【００５１】
【表１】
【００５２】但し、表１における前段クロック５２，自
段クロック５４及びセレクト出力５３は、それぞれ図５
中の当該回路部分５１の前段の回路部分の状態信号２
２，当該回路部分５１の状態信号２２及びエンコード信
号２１に相当している。又、表１中のフラグ入力、フラ
グ出力は、各々、図５中のフラグ入力信号５５ａ，フラ
グ出力信号５５ｂに対応している。
【００５３】エンコード回路１９は、第１ラッチ回路１
８の出力２２から、次の様なエンコード信号２１を出力
する。まず、ある状態信号２２と一つ前の段の状態信号
２２（一つ手前のディレイクロック３からの出力）との
値を比較して、前段出力（前段クロック５２）・自段出
力（自段クロック５４）がそれぞれ‘Ｈ’・‘Ｌ’レベ
ルの組合わせの時にのみ、エンコード信号２１を‘Ｈ’
レベルとする。例えば、図６のタイミングチャートに示
す様に、外部データ信号６の変化に対して隣り合う３つ
のディレイクロック３のタイミングがそれぞれＡ，Ｂ，
Ｃの時には、図中Ｂで表わされたディレイクロック３に
対応したエンコード信号２１のレベルが、‘Ｈ’レベル
となる。
【００５４】これに対して、ディレイライン１の全ディ
レイ値が外部データ信号６の１周期より大きく、‘Ｈ’
レベル・‘Ｌ’レベルとなる組合わせが複数個存在する
場合には、常にその内の一つのみを優先的に選択する必
要がある。そこで、一度エンコード信号２１の一つのレ
ベルが‘Ｈ’レベルへ立ち上がったときには、それ以降
のエンコード信号２１を強制的に‘Ｌ’レベルとするた
めのフラグ信号２３を設けている。こうすることによ
り、ディレイライン１の総遅延値を、外部データ信号６
の１周期に対して厳密に制御する必要がなくなり、外部
データ信号６のクロック周期以上の遅延であれば必ずエ
ンコード信号２１が出力される。
【００５５】第２ラッチ回路１８Ａは、エンコード回路
１９における処理時間を考慮して、エンコード回路１９
の出力信号２１を外部データ信号６の立ち下がりで以て
取り込み、セレクト信号１４としてセレクト回路１４へ
出力する。ここで、第２ラッチ回路１８Ａは、図４で示
した第１ラッチ回路１８と同一の構成を有している。
【００５６】図７は、セレクト回路２０の内部構成を示
す回路図であり、ｎ本のセレクト信号１４の各々は、対
応するディレイクロック３と共にＡＮＤ回路５６に入力
される。ｎ個のＡＮＤ回路５６は、並列接続されてお
り、この内の一つのＡＮＤ回路５６、即ち‘Ｈ’レベル
にある一本のセレクト信号１４が入力するＡＮＤ回路５
６の出力が、セレクトクロック５として出力される。従
って、出力されるセレクトクロック５のレベルは、対応
するＡＮＤ回路５６に入力するディレイクロック３のレ
ベル変化に応じて変化する。
【００５７】尚、セレクト回路２０の構成としては、図
７に示したものに代えて、図８に示す構成２０Ａを採用
することもできる。図８において、５７はＡＮＤ回路、
５８はＯＲ回路である。
【００５８】この結果、セレクトクロック５の立ち上が
りと外部データ６の立ち上がりとがほぼ一致することに
なり、後述するエラスティックストア回路７において、
セレクトクロック５の立ち下がりで外部データ信号６を
取り込むことにより、十分なセットアップ／ホールド時
間がとれることとなる（例えば、図６のＢで表わされた
ディレイクロック３がセレクトクロック５としてセレク
トされる場合を参照。）。
【００５９】クロックセレクト回路４を以上のように構
成することで、外部クロックを外部データ信号６と並走
させること無くして、しかもレジスト等を多数使用する
ことなく、規模の小さい回路による外部データ取り込み
機能を実現できる。また、外部データ信号６の一周期時
間内でセレクトクロック５をロックする構成になってい
るので（即ち、外部データ信号６の立上がりで内部クロ
ック２のラッチ，立下がりでセレクトクロック５を確定
しているので）、ジッタなどの影響による外部データ信
号６の一時的な不安定に即時に対応することが可能とな
る。
【００６０】尚、図４では、第１（及び第２）ラッチ回
路１８（１８Ａ）の構成素子としてＤ−Ｆ／Ｆ２２を用
いていたが、これに代えてＤ−ラッチを採用することも
できる。この場合の例を、図９に示す。同図で、１６は
Ｄ−ラッチであり、インバータとＡＮＤ回路とより成る
ゲート回路１６Ａは、外部データ信号６の‘Ｌ’レベル
から‘Ｈ’レベルへの立上がり時に応答して‘Ｈ’レベ
ルへ立上がり、その後すぐに‘Ｌ’レベルへ立下がる、
パルス幅の短いパルスを生成して、そのパルスを各Ｄ−
ラッチ１６のＥ端子へ入力する。従って、この場合に
は、特にロックした状態（セレクトクロック５が固定さ
れている状態）では、セレクトクロック回路４はほとん
ど動作していないため、消費電力が小さく抑えられてい
るという利点がある。この点で、Ｓ／Ｐ・Ｐ／Ｓ回路を
使用した従来技術の場合と比べても、消費電力を格段に
節約できる。
【００６１】図１０は、図２中のエラスティックストア
回路７の構成例を示したブロック図である。同回路７
は、複数のＤ−ラッチ１７がシリアル接続されてなるＤ
−ラッチ列と、各Ｄ−ラッチ１７毎に設けられた、当該
Ｄラッチ１７を制御する自己同期Ｃ素子２４がシリアル
接続されてなる自己同期Ｃ素子列とを備えている。これ
らの自己同期Ｃ素子２４の内で、外部データ信号６が入
力するＤ−ラッチ１７に対してラッチ信号２７を出力す
る、初段の自己同期Ｃ素子２４ｉに、セレクトクロック
５の反転信号が後述するリクエスト入力信号として入力
する。又、内部データ信号８を出力する最終段のＤ−ラ
ッチ１７にラッチ信号２７を出力する、最終段の自己同
期Ｃ素子２４ｆには、内部クロック２が当該自己同期Ｃ
素子２４ｆ用のアクノレッジ入力信号として入力する。
又、２５及び２６は、それぞれリクエスト信号及びアク
ノレッジ信号を総称する符号である。以下、自己同期Ｃ
素子２４の動作を説明する。
【００６２】ここでは、図１１の模式図と図１２及び図
１３のタイミングチャートとに基づいて、自己同期Ｃ素
子２４の動作を説明する。図１１においては、ある自己
同期Ｃ素子２４に入力するリクエスト信号及びアクノレ
ッジ信号を、それぞれリクエスト入力信号２５及びアク
ノレッジ入力信号２６として記述しており、又、上記自
己同期Ｃ素子２４より出力されるリクエスト信号及びア
クノレッジ信号を、それぞれリクエスト出力信号２５’
及びアクノレッジ出力信号２６’として記述している。
【００６３】先ず、Ｄ−ラッチ１７が開いた状態（アン
ラッチ状態）、即ち、空の場合を考える。このときのタ
イミングチャートは、図１２である。
【００６４】自己同期Ｃ素子２４は、前段の自己同期Ｃ
素子２４ａが出力するリクエスト入力信号２５の入力に
応じて、Ｄ−ラッチ１７を保持状態にするラッチ信号２
７を対応するＤ−ラッチ１７に送ると共に、アクノレッ
ジ出力信号２６’を前段の自己同期Ｃ素子２４ａへ出力
する。更に、自己同期Ｃ素子２４は、次段の自己同期Ｃ
素子２４ｂに対して、リクエスト出力信号２５’を送
る。一方、次段の自己同期Ｃ素子２４ｂは、リクエスト
出力信号２５’を受けてアクノレッジ入力信号２６を前
段の自己同期Ｃ素子２４へ返し、そのアクノレッジ入力
信号２６を受けて、その自己同期Ｃ素子２４はＤ−ラッ
チ１７を開放すると共に、リクエスト出力信号２５’の
出力を停止する。
【００６５】他方、Ｄ−ラッチ１７が占有状態（ラッチ
状態）ないし保持状態の場合には、図１３のタイミング
チャートに示す通り、自己同期Ｃ素子２４は、アクノレ
ッジ入力信号２６の‘Ｌ’レベルへの立下がりに応じ
て、ラッチ信号２７を‘Ｈ’レベルへと立上げてＤ−ラ
ッチ１７を開放状態にする（ラッチ信号２７が‘Ｈ’レ
ベルのときにＤ−ラッチ１７を開放とし、‘Ｌ’レベル
のときにＤ−ラッチ１７を保持とする）と共に、リクエ
スト出力信号２５’を‘Ｌ’レベルへ立下げる。そし
て、同Ｃ素子２４は、その後のアクノレッジ信号２６の
‘Ｈ’レベルへの立上がりに応じて、リクエスト出力信
号２５’を次段の自己同期Ｃ素子２４ｂへ出力すると共
に、ラッチ信号２７を‘Ｌ’レベルへと立下げてＤ−ラ
ッチ１７を保持状態とする。そして、Ｄ−ラッチ１７が
前段のデータを取り込んだので、自己同期Ｃ素子２４
は、その前段の自己同期Ｃ素子２４ａへ、前段のデータ
信号を取り込む様に指示するアクノレッジ出力信号２
６’を出力する。
【００６６】尚、「空状態」及び「占有状態」という２
つの概念をより理解しやすくするために、それらの模式
的な概念図を、それぞれ図４１及び図４２に示す。
【００６７】この様に、ここで言う自己同期Ｃ素子２４
とは、リクエスト信号２５とアクノレッジ信号２６と
を、その次段又は前段の自己同期Ｃ素子との間でやりと
りする事により、データの転送を実現する回路一般を指
している。図１４に、その様な自己同期Ｃ素子２４の回
路構成例を示す。同図に示す通り、自己同期Ｃ素子２４
は、２つのＲ−Ｓ−Ｆ／Ｆ６０、２つのＮＡＮＤ回路５
９，６３、２つのインバータ６１，６４、ＡＮＤ回路６
２、遅延素子２８（複数のインバータを直列接続して成
る。）より構成されている。
【００６８】図７に示した様に、本実施例では、セレク
トクロック５を自己同期Ｃ素子列の初段のリクエスト入
力信号として、内部クロック２を最終段のアクノレッジ
入力信号として入力しているので、これにより、両クロ
ック５，２の位相差を吸収して、外部データ信号を内部
クロック２の位相での動作に打ち直すことが可能とな
る。従って、最終段のＤ−Ｆ／Ｆ１７に保持された内部
データ信号１８は、内部クロック２に同期して出力され
る。
【００６９】ここで、従来の例でみられる様にＳ／Ｐ・
Ｐ／Ｓ回路を利用する同期回路では、Ｓ／Ｐ側、Ｐ／Ｓ
側の両方にレジスタが必要となる上に、カウンタ部分に
も展開ビット数分のレジストが必要となる。これに対
し、図７の様に自己同期Ｃ素子列を用いた構成とするこ
とにより、レジスタ等が不要となるので回路数を節約し
て消費電力を抑えることが可能となる。
【００７０】（実施例２） 次に、この発明の第二実施
例としての同期回路について説明する。
【００７１】図１５は、第２実施例としての同期回路１
０Ａが組み込まれたＬＳＩ１３Ａと、ＬＳＩ１３Ａに対
して外部データ信号６を送信するＬＳＩ１２とを示した
ブロック図である。同図に示す通り、ＬＳＩ１３Ａに
は、同期回路１０Ａと内部クロック発生器１１に加え
て、新たにリセット回路６５及びエラー検出回路６６が
組み込まれており、リセット回路６５は、外部リセット
６７を同期回路１０Ａへ出力する。
【００７２】図１６は、同期回路１０Ａの構成を示すブ
ロック図である。第１〜第３端子Ｔ1〜Ｔ3、ディレイラ
イン１、クロックセレクト回路４は、それぞれ同期回路
１０における対応するものと同一である。第４端子Ｔ4
は、外部リセット６７を同期回路１０Ａに入力するため
の入力端子である。そして、外部リセット６７は、イン
バータ６８によって反転された上で、エラスティックス
トア回路７Ａに入力される。又、第５端子Ｔ5は、内部
リセット３１を同期回路１０Ａから出力するための出力
端子である。本実施例２における特徴部は、エラスティ
ックストア回路７Ａの構成にある。本回路７Ａは、前述
のエラスティックストア回路７の構成を基本にして、こ
れに改良を加えたものである。
【００７３】図１７は、エラスティックストア回路７Ａ
の構成を示すブロック図である。この実施例では、次の
観点から図１７の構成を採用している。先ず、リセット
後に、外部データ信号の取り込みの抜けが生じる場合が
あるため、これを防ぐために、最終段の自己同期Ｃ素子
２４Ａ２を‘占有状態’（アクノレッジ入力信号が
‘Ｈ’レベルへ立ち上がるまで、次の外部データ信号の
取り込みを待つ状態）にしておく必要がある。そのため
に、図１７に示す様に、内部クロック２を直接アクノレ
ッジ入力信号として最終段の自己同期Ｃ素子２４Ａ２に
入力させるのではなく、第２制御回路２９を付加して、
本回路２９によって内部クロック２から生成した新たな
クロック３３を、アクノレッジ入力信号として上記Ｃ素
子２４Ａ２に入力する。
【００７４】図１８に、第２制御回路２９の回路例を示
す。同図に示す通り、第２制御回路２９は、Ｄ−ラッチ
７４、Ｄ−Ｆ／Ｆ７５及びＯＲ回路７６から成る。Ｄ−
ラッチ７４のＤ端子に入力する内部リセット３１は、こ
こでは、外部リセットの反転３０に相当している。
【００７５】図１９に、外部リセットの反転３０、従っ
て内部リセット３１が入力した直後の第２制御回路２９
の動作チャートを示す。内部リセット３１が、‘Ｌ’レ
ベルから‘Ｈ’レベルに立上がった時点では、Ｄ−ラッ
チ７４のＱ出力は‘Ｌ’レベルのままであり、従って、
ＯＲ回路７６の出力たるクロック３３は‘Ｈ’レベルに
ある。クロック３３が‘Ｈ’レベルにある状態は、内部
クロック２がその後立上がった後に再び‘Ｌ’レベルへ
立下がるときまで続く。即ち、最終段の自己同期Ｃ素子
２４Ａ２のアクノレッジ入力信号たるクロック３３は、
内部クロック２よりもその一周期分だけ遅延して出力さ
れるわけである。従って、アクノレッジ入力信号３３の
入力を一周期分だけ止めたことによって、最終段の自己
同期Ｃ素子２４Ａ２を占有状態にすることが出来る。
尚、位相差によっては、自己同期Ｃ素子２４Ａ２の一つ
前段のＣ素子２４Ａもまた、占有状態となる場合もあ
る。
【００７６】一方、何らかの原因（例えば、回路内ノイ
ズや外部データ信号６のジッタ等）によって、自己同期
Ｃ素子列が全て占有状態になってしまう場合も考えられ
る。その様な場合には、その情報を他の回路（エラー検
出回路６６）に知らせて、現在のデータを廃棄する必要
がある。
【００７７】この場合、自己同期Ｃ素子列の数を単純に
増やして、その様な状態が発生するのを防止するという
ことも考えられないわけではない。しかし、これでは、
自己同期Ｃ素子がやみくもに増えるだけであり、同期回
路の小型化という目的に逆行する。
【００７８】そこで、本実施例２では、第１制御回路２
８を設けて、初段の自己同期Ｃ素子２４Ａ１の占有信号
３２を検出することにより内部リセット３１を第１制御
回路２８内で生成し、この内部リセット３１によって、
各自己同期Ｃ素子２４Ａと第２制御回路２９とを全てリ
セットしなおすという構成を採っている。この再リセッ
トにより、各Ｄ−Ｆ／Ｆ１７内のデータは消される。
尚、占有信号３２が占有状態を示さない場合には、第１
制御回路２８は、外部リセットの反転３０を、そのまま
内部リセット３１として出力する。
【００７９】ここで、第１制御回路２８の回路構成例
を、図２０に示す。同図に示す通り、第１制御回路２８
は、ゲート回路７１，Ｄ−Ｆ／Ｆ７０及びＡＮＤ回路７
２を有している。また、図１７で示した占有信号３２と
は、図２０に示す第１及び第２占有信号３２−１，３２
−２の総称である。この内、第１占有信号３２−１はセ
レクトクロック５の反転信号（初段の自己同期Ｃ素子２
４Ａ１のリクエスト入力信号）に該当し、第２占有信号
３２−２は初段の自己同期Ｃ素子２４Ａ１のリクエスト
出力信号２５に該当している。
【００８０】第１制御回路２８の動作チャートを、図２
１に示す。同図に示す通り、初期時ではＤ−Ｆ／Ｆ７０
のＱバー出力は‘Ｈ’レベルであるため、外部リセット
の反転３０がそのまま内部リセット３１となって、各部
２４Ａ、２９をリセットする。しかし、その後、自己同
期Ｃ素子２４が全て占有状態となった場合には、初段の
自己同期Ｃ素子２４Ａ１にリクエスト入力信号（３２−
１）が入力しても、当該Ｃ素子２４Ａ１は、アクノレッ
ジ入力信号が立下がるまでは、リクエスト出力信号２５
（３２−２）のレベルを‘Ｈ’レベルに保つ（図２１の
時刻ｔ1）。従って、内部リセット３１は‘Ｌ’レベル
に立下がり、リセット状態となる。これにより、各部２
４Ａ、２９は再リセットされる。その後、リクエスト出
力信号２５（３２−２）が‘Ｌ’レベルへ立下がるの
で、図２１の時刻ｔ2において、内部リセット３１は、
外部リセットの反転３０が‘Ｈ’レベルにあるにも拘わ
らず、‘Ｈ’レベルへ立上がる。
【００８１】そして、本実施例２では、上記内部リセッ
ト３１によるリセットに対応可能とするために、実施例
１における自己同期Ｃ素子２４にリセット付加回路を設
けることで、各自己同期Ｃ素子２４Ａを構成している。
その回路構成を、図２２に示す。即ち、自己同期Ｃ素子
２４のＮＡＮＤ回路６３の出力と内部リセット３１とを
入力とするＡＮＤ回路７３を設けることで、自己同期Ｃ
素子２４Ａはアクノレッジ出力信号２６’を生成してい
る。
【００８２】これにより、全ての自己同期Ｃ素子２４Ａ
が占有状態となるのを回避しつつ自己同期Ｃ素子の数を
節約でき（最小で３つ）、入力データのノイズ等による
誤データの取り込みを検出することが出来る。
【００８３】尚、本実施例は、第１及び第２制御回路２
８，２９の双方を用いる場合であったが、これに代え
て、第１制御回路２８のみを適用しても良いし、第２制
御回路２９のみを適用しても良い。後者の場合には、外
部リセットの反転３０をそのまま本回路２９に入力す
る。
【００８４】（実施例３）実施例１及び実施例２は、い
ずれも外部データ信号６を内部クロック２の位相に直す
という、ビット同期回路に関するものであった。そこで
用いられた方法は、基準となるセル位相パルスと外部か
らのセル位相パルスとを比較することで、セル同期回路
にも拡張できる。この観点から、ビット同期制御及びセ
ル同期制御の両方を含んだ同期回路を実現したのが、本
実施例３である。
【００８５】図２３は、実施例３に係る同期回路１０Ｂ
が組込まれたＬＳＩ１３Ｂと当該ＬＳＩ１３Ｂへ外部デ
ータ信号６を送信するＬＳＩ１２とを模式的に示したブ
ロック図である。尚、図２３には図示していないが、Ｌ
ＳＩ１２は、外部データ信号６と共に、後述する内部セ
ル位相パルス（図２６の３７）に対応する、ビット同期
及びセル同期処理を受ける前のデータ信号をも並走させ
て、同期回路１０Ｂに送信している。
【００８６】ＬＳＩ１３Ｂは、そのインターフェース部
として、同期回路１０Ｂの他に、内部クロック発生器１
１、リファレンスセル位相パルス発生器７７及びリセッ
ト回路６５を有している。リファレンスセル位相パルス
発生器７７は、外部からのセル位相パルスとして、リフ
ァレンスセル位相パルス３８を出力する。又、リセット
回路６５は、外部リセット６７を同期回路１０Ｂに出力
する一方、同期回路１０Ｂが出力する２つのセル位相エ
ラー信号４１，４２を入力する。
【００８７】図２４は、同期回路１０Ｂの構成を示すブ
ロック図であり、第１〜第４端子Ｔ1〜Ｔ4，ディレイラ
イン１，クロックセレクト回路４及びインバータ６８
は、同期回路１０Ａの対応するそれぞれと同一である。
第５端子Ｔ5’は、リファレンスセル位相パルス３８を
同期回路１０Ｂに入力する入力端子である。又、第６及
び第７端子Ｔ6，Ｔ7は、それぞれ、第１及び第２セル位
相エラー４１，４２を同期回路１０Ｂより出力する出力
端子である。本実施例３の特徴部分も又、エラスティッ
クストア回路７Ｂにある。以下、本回路７Ｂについて説
明する。
【００８８】図２５は、エラスティックストア回路７Ｂ
が二つの部分、即ち、ビット同期部７Ｂ１とセル同期部
７Ｂ２とに大別されることを示すブロック図である。こ
の内、ビット同期部７Ｂ１は、前述した実施例２におけ
るエラスティックストア回路７Ａと同一である（勿論、
ビット同期部７Ｂ１を、実施例１のエラスティックスト
ア回路７と同一構成としても良い。）。ここでいう内部
信号８には、後述する内部セル位相パルス３７に対応す
る、セル同期前の信号をも含んでいる。
【００８９】図２６は、セル同期部７Ｂ２の構成を示す
ブロック図である。同図に示す通り、エラスティックス
トア回路７Ｂのセル同期部７Ｂ２は、Ｄ−ラッチ（１７
Ｂ）列（新たなラッチ列）、自己同期Ｃ素子（２４Ｂ）
列（新たな自己同期Ｃ素子列），初段の自己同期Ｃ素子
２４Ｂ１を制御する第１セル位相制御部４３，最終段の
自己同期Ｃ素子２４Ｂ２を制御する第２セル位相制御部
４４，内部セル位相パルス３７とリファレンスセル位相
パルス３８とを比較して第１及び第２セル位相調整信号
３９，４０を出力するセル位相比較器４５を有してい
る。
【００９０】又、図２７は、第１セル位相制御部４３の
回路構成例を示すブロック図である。同制御部４３は、
ＯＲ回路７８，ＡＮＤ回路７９，Ｄ−Ｆ／Ｆ８０を備え
ている。又、ここでは、外部リセットの反転３０が、そ
のまま内部リセット３１となる。
【００９１】図２８は、第２セル位相制御部４４の回路
構成例を示すブロック図である。同制御部４４は、Ｄ−
Ｆ／Ｆ８８の直列接続群８９，ＯＲ回路９１，ＡＮＤ回
路９０，Ｄ−Ｆ／Ｆ９２を備えている。
【００９２】又、図２９は、セル位相比較器４５の具体
的構成例を示すブロック図である。同比較器４５は、Ｄ
−Ｆ／Ｆ８１，８２、ＡＮＤ回路８６，８７、ゲート回
路８４，８５、エッジトリガ型Ｊ−Ｋ−Ｆ／Ｆ４６，４
６Ａ、Ｄ−ラッチ８３，８４を備えている。参考とし
て、エッジトリガ型Ｊ−Ｋ−Ｆ／Ｆ４６（４６Ａ）の構
成例を図３０に示す。
【００９３】尚、自己同期Ｃ素子２４Ｂ（新たな自己同
期Ｃ素子）の内部の回路構成は、前述した自己同期Ｃ素
子２４Ａのそれと同一である。
【００９４】以下、動作について説明する。まず、内部
リセット３１によるリセット直後に、第２セル位相制御
部４４により、Ｄ−Ｆ／Ｆ列群８９におけるシフトレジ
スタ分だけ、自己同期Ｃ素子２４Ｂを占有状態にする。
この点は、実施例２の第２制御回路２９を用いた場合と
同じ原理である。但し、これは、自己同期Ｃ素子２４Ｂ
の数の半分（（調整可能なビットずれ−１）の半分）と
するのが望ましい。
【００９５】自己同期Ｃ素子（２４Ｂ）列によって転送
される内部セル位相パルス３７と基準となるリファレン
スセル位相パルス３８とが、ビット単位で一致している
ときには、セル位相比較器４５は第１及び第２セル位相
調整信号３９，４０を出力せず（両信号３９，４０とも
に０レベルの出力）、セル同期は予めとれていることに
なる。ここで、両セル位相パルス３７，３８に、調整可
能なビット幅分だけ幅をもたせるようにする。例えば、
図３１で示された、セル位相比較器４５の動作例を表わ
すタイミングチャートでは、調整可能なビット幅を３ビ
ットとして表している。
【００９６】しかし、内部セル位相パルス３７とリファ
レンスセル位相パルス３８の位相がずれている場合に
は、以下に示す方法でセル位相を合わせる。
【００９７】先ず、図３１にケース１として示すよう
に、内部セル位相パルス３７がリファレンスセル位相パ
ルス３８より早いときには、セル位相比較器４５は、早
いビット数分の時間だけ、第２セル位相調整信号（Ｂ）
４０を‘Ｈ’レベルにする。逆に、内部セル位相パルス
３７がリファレンス位相パルス３８より遅いときには、
図３１のケース２に示す通り、セル位相比較器４５は、
その遅いビット数分の時間だけ、第１セル位相調整信号
（Ｆ）３９を‘Ｈ’レベルとして出力する。第１及び第
２セル位相制御部４３，４４は、それぞれ第１及び第２
セル位相調整信号３９，４０を受けて、書き込みクロッ
ク３５、読み出しクロック３６による自己同期Ｃ素子２
４Ｂ１，２４Ｂ２の制御を行う。尚、図３１の例では、
一ビット分の位相ずれにおける、各信号の出力波形を表
している。
【００９８】第１セル位相制御部４３では、第１セル位
相調整信号（Ｆ）３９が‘Ｈ’レベルのときに、書き込
みクロック３５を‘Ｈ’レベルに固定する。書き込みク
ロック３５は、初段の自己同期Ｃ素子２４Ｂ１のリクエ
スト入力信号に該当する。これにより、前述した通り、
占有状態にある自己同期Ｃ素子２４Ｂは、アクノレッジ
入力信号を受けて、対応するＤ−ラッチ１７Ｂを開放す
る。従って、占有状態となっている自己同期Ｃ素子（２
４Ｂ）列により保持状態となっているデータの数が、上
記書き込みクロック３５が‘Ｈ’レベルとなっているビ
ット数分だけ減少し、データの伝達を早める動作が行わ
れる。これにより、内部セル位相パルス３７は、リファ
レンスセル位相パルス３８と同位相となる。
【００９９】また、その際に調節できるビット幅を越え
てしまい、初段の自己同期Ｃ素子２４Ｂ１が占有状態に
なってしまったときには、実施例２の図２０に示したの
と同様に占有信号３２によって占有状態を検出し、得ら
れた第１セル位相エラー（Ｆ）４１を他の回路（ここで
は、リセット回路６５）に出力する。そして、リセット
回路６５は第１セル位相エラー４１を検出したら、再び
外部リセット６７の反転３０を‘Ｈ’レベルに立上げ
て、これにより各部２４Ｂ，４３，４４に対して再リセ
ットをかけるものとする。これによって、全ての自己同
期Ｃ素子２４Ｂが誤動作により占有状態となってしまっ
ても、再びセル同期を行える状態に回復させることがで
きる。この場合の各Ｄ−ラッチ１７Ｂの占有状態の変化
を、図３２に模式的に示す。但し、図３２では、一ビッ
ト分だけ上記位相ずれがある場合を示しており、１７Ｂ
Ｅは、空の状態にあるＤ−ラッチ、１７ＢＦは占有状態
にあるＤ−ラッチである。
【０１００】一方、第２セル位相制御部４４では、第２
セル位相調整信号（Ｂ）４０が‘Ｈ’レベルのときに、
読み出しクロック３６を‘Ｈ’レベルに固定する。この
読み出しクロック３６は、最終段の自己同期Ｃ素子２４
Ｂ２のアクノレッジ入力信号に該当する。これにより、
自己同期Ｃ素子列の中で保持状態にある自己同期Ｃ素子
２４Ｂが、上記位相ずれのビット数分だけ増加し、これ
によりデータの伝送を遅らせる動作をする。この遅延動
作により、内部セル位相パルス３７は、リファレンスセ
ル位相パルス３８と同位相となる。また、その際に、調
整できるビット幅を越えてしまい、最終段の自己同期Ｃ
素子２４Ｂ２が空状態（アクノレッジ入力信号が立ち下
がったときに既にリクエスト出力信号が立ち上がってい
る状態）になってしまったときには、第２セル位相エラ
ー（Ｂ）４２をリセット回路６５に出力する。このと
き、リセット回路６５は、再び外部リセットの反転３０
を‘Ｈ’レベルに立上げて、各部２４Ｂ，４３，４４を
再リセットする。
【０１０１】図２６に示す様なセル同期部７Ｂ２を含め
たエラスティックストア回路７Ｂの構成を採用すること
で、ビット同期及びセル同期を統一した方法で以て制御
することができ、同期回路の回路構成を容易に簡単化す
ることができる。
【０１０２】また、この実施例によれば、セル位相比較
器４５自体は従来のセル位相同期部（図４０）のそれと
同様な構成ではあるものの、従来技術においてカウンタ
回路やセル位相比較器やＳ／Ｐ及びＰ／Ｓ利用によるセ
レクト回路の構成により実現していたビット同期及びセ
ル同期を、自己同期Ｃ素子列の初段と最終段とを制御す
ることで容易に実現できる。この点で、調整可能なビッ
ト幅が大きくなるにつれて、本実施例による方式の方が
回路規模の面で格段に有利であると言える。何故なら
ば、本実施例では、自己同期Ｃ素子２４Ｂの数が増加す
るだけであって、他の部分４３，４４，４５は、それぞ
れ一つずつ設けるだけで良いからである。
【０１０３】更に従来の方式では、セルの先頭が常に同
じ位置に来るようにする必要があるために、常に調整可
能なビット幅をセルビット数の約数としなければならな
かった。しかし、本方式では、そのような制限を考慮す
ることなく、同期回路を構成することができる利点があ
る。
【０１０４】（実施例４） 図３３は、この発明の第４
の実施例に係る同期回路１０Ｃをインターフェース部と
して組込んだＬＳＩ１３Ｃと、当該ＬＳＩ１３Ｃに外部
データを送信するＬＳＩ１２とを模式的に示したブロッ
ク図である。この同期回路１０Ｃでは、自己ラッチ機能
を自己同期Ｃ素子列で構成している。ここで、自己ラッ
チとは、データの変化点で、自身のデータをラッチする
回路一般のことを言う。
【０１０５】図３４は、同期回路１０Ｃの内部構成を示
すブロック図である。本回路１０Ｃは、Ｄ−ラッチ（１
７）列と自己同期Ｃ素子（２４Ｃ）列とデータ変化点パ
ルス発生回路４７とからなるビット同期部９３と、２つ
のＤ−Ｆ／Ｆ９４，９５からなるセル同期部とに大別さ
れる。この同期回路１０Ｃは、エラスティックストア回
路そのものを形成している。第１〜第３端子Ｔ1〜Ｔ
3は、実施例１における対応する各端子と同一である。
【０１０６】又、図３５は、データ変化点パルス発生回
路４７の回路構成例を示したブロック図である。同回路
４７は、インバータ９６〜９８、ＡＮＤ回路９９，１０
０、ＯＲ回路１０１及び遅延素子２８Ａ（例えば、複数
のバッファないしインバータの直列接続構造を有する）
を有する。以下、動作を説明する。
【０１０７】データ変化点パルス発生回路４７は、外部
データ信号６の立ち上がり・立ち下がり変化時からパル
スを発生させ、そのパルスを初段の自己同期Ｃ素子２４
Ｃ１にそのリクエスト入力信号４８として入力する。こ
の点を、図３６のタイミングチャートに示す。
【０１０８】最終段の自己同期Ｃ素子２４Ｃ２のアクノ
レッジ入力信号は、内部クロック２そのものである。
【０１０９】一方、セル同期部側では、第１Ｄ−Ｆ／Ｆ
９４は、最終段の自己同期Ｃ素子２４Ｃ２が出力するア
クノレッジ出力信号２６を取り込みエッジ２６Ａとして
取り込み、当該取り込みエッジ２６Ａに応じて最終段の
Ｄ−ラッチ１７Ｅが出力するデータ８Ａを取り込む。こ
の取り込んだデータ８Ａを第２Ｄ−Ｆ／Ｆ９５において
内部クロック２で打ち直すことにより、内部クロック２
に同期した内部データ信号８として、データ８Ａを取り
込むことが可能となる。
【０１１０】即ち、最終段のＤ−ラッチ１７Ｅが閉状態
（占有状態）にあったときに、内部クロック２が‘Ｌ’
レベルへ立下がると、その後、最終段の自己同期Ｃ素子
２４Ｃ２が出力するアクノレッジ出力信号２６が立下が
り、第１Ｄ−Ｆ／Ｆ９４の取り込みエッジ２６Ａの反転
が立上がる。このとき、同Ｃ素子２４Ｃ２は、Ｄ−ラッ
チ１７Ｅを開放状態にする。従って、データ８Ａは第１
Ｄ−Ｆ／Ｆ９４によって取り込まれ、更にデータ８Ａ
は、第２Ｄ−Ｆ／Ｆ９５において内部クロック２に同期
して出力される。
【０１１１】この同期回路１０Ｃによれば、図２のディ
レイライン１やクロックセレクト回路４を使用すること
無く、内部クロック２と外部データ信号６とから内部デ
ータ信号８を出力することが可能となる。
【０１１２】尚、従来の自己ラッチ回路では、「IEEE I
SSCC '92 SESSION 5 PP94-95 M.Bagheri et.al」のＦｉ
ｇ．５に示されたPhase Comparator部におけるように、
書き込みクロック（ＷＣＫ）の‘Ｌｏｗ’と、内部クロ
ックに相当する読み出しクロック（ＲＣＫ）の立ち下が
りエッジ（ＥＤ）がタイミング的に一致するときにの
み、読み出しクロックを反転させている（立ち下がりラ
ッチから立ち上がりラッチにする。上記文献のＦｉｇ．
６を参照。）。この従来方式では、読み出しクロックの
一周期の数分の一のタイミング検出を必要とするので、
高速回路では実現が困難であると考えられる。これに対
して、本方式では、自己同期Ｃ素子２４Ｃ内のリクエス
ト信号２５とアクノレッジ信号２６とのやりとりで以て
外部データ信号６と内部クロック２との位相差を吸収す
るため、上記した従来の様なタイミング検出回路が全く
不要となり、高速化・小規模回路構成化対応の自己ラッ
チ回路を実現できる。
【０１１３】（実施例５） 既述した第一の従来技術で
は、厳密な遅延値制御を必要としているの対し、本実施
例５の場合では、遅延値の制御はかなり緩く、ディレイ
ライン１Ａの総遅延値が外部データの一周期以上であれ
ばよい仕組みになっている。
【０１１４】実施例５は、図２のディレイライン１の改
良に係わる。その他の部分は、他の実施例１〜４と同一
である。
【０１１５】図３７に、本実施例のディレイライン１Ａ
の回路構成例を示す。この実施例は、ディレイライン１
Ａの全ディレイ値を、プロセスばらつきや温度変化に対
して一定値に保つ様にすることを目的としており、その
ために、ＰＬＬ回路４９を設け、その中の電圧制御発振
器（ＶＣＯ）の制御電圧信号５０そのものを利用するこ
とにより、ディレイライン１Ａの全ディレイ値を調整す
る。尚、ＰＬＬ回路４９のＶＣＯ制御電圧信号５０の出
力端を、ＶＣＯ制御電圧信号入力端と呼んでいる。
【０１１６】この場合、ディレイライン１Ａ内の各バッ
ファ部分については、ほぼその特性にばらつきがないと
考えることができるので、ディレイライン１Ａの全ディ
レイ値を一定に制御できれば、各ディレイクロック３の
遅延量も常に一定となる。
【０１１７】そこで、本実施例５では、ＰＬＬ回路４９
のＶＣＯ制御電圧信号５０を受けて駆動されるカレント
ミラー回路を設け、このカレントミラー回路に流れるカ
レント電流によって、ディレイライン１Ａの駆動力を制
御している。ＰＬＬ回路４９の構成は、「IEEE ISSCC '
87 PP251〜261,D.K.Jeong et.al」のＦｉｇ．３に示さ
れたものと同一であるが、その内部構成を図３８に示
す。更に、図３８に示されたＰＬＬ回路４９中のＶＣＯ
のブロック構成の一例を図３９に示し、当該ＶＣＯのｄ
ｅｌａｙセルの構成例を図４０に示す。ここで、リファ
レンスクロックとは、データ毎のクロックの並走を意味
するものではなく、データの動作周波数と等しい周波数
のクロックを、各チップに１つずつ入力するもので構成
される。
【０１１８】図３７に示す様に、先ずＰ型ＦＥＴ１０
６，１０７とＮ型ＦＥＴ１０５とが第１のカレントミラ
ー回路１０２を構成し、更にＰ型ＦＥＴ１０７とＮ型Ｆ
ＥＴ１０８，１０９とが第２のカレントミラー回路１０
３を構成し、更にＰ型ＦＥＴ１１０とディレイライン１
Ａ内のＰ型ＦＥＴ１１２及びＮ型ＦＥＴ１１１の各組合
わせとが、第３のカレントミラー回路１０４を構成して
いる。ディレイライン１Ａには、上記Ｐ型ＦＥＴ１１２
及びＮ型ＦＥＴ１１１の組み合わせが複数個（ディレイ
クロック３の数をｎとすれば、上記組み合わせ数は２
ｎ）設けられており、Ｐ型ＦＥＴ１１２と対応するＮ型
ＦＥＴ１１１との間に、インバータ１１３が設けられて
いる。即ち、このインバータ１１３のゲートで、Ｐ型Ｆ
ＥＴ１１２とＮ型ＦＥＴ１１１間の電流を制限している
のである。しかも、このインバータ１１３の個数（従っ
て、インバータ１１３を介して接続されたＰ型ＦＥＴ１
１２とＮ型ＦＥＴ１１１との組合わせ数）は、ＰＬＬ回
路４９内のＶＣＯディレイセル（上記文献のＦｉｇ．３
（ｃ）又は図３８を参照）のインバータ総数と同じとし
ている。こうすることによって、ディレイライン１の全
ディレイ値を外部データ信号のクロック周期の１／２と
することができる。
【０１１９】この制御によって、異なるチップ間でのイ
ンバータ１１１のプロセスばらつきや温度変化によるデ
ィレイ値の変化を抑えることができる。また、ＶＣＯ制
御電圧信号５０の電圧値によってカレント電流を制御し
て各インバータ１１３の駆動力を抑えているので、ディ
レイライン１Ａでの消費電力を格段に節約することがで
きる。
【０１２０】以上述べた各実施例の説明をまとめれば、
次の通りである。即ち、本発明は、同期関係にあるチッ
プ間インタフェースにおける重要な技術であり、マイク
ロプロセッサのＩ／Ｏインターフェースや、データ通信
システム等での同期回復機能としての利用が考えられ
る。本発明によって、小規模、低消費電力且つ高速ロッ
ク可能な同期回路を実現することが可能となるが、この
点は、上記の各システムにとってはこれから一層重要と
なる点であり、この発明の様々な応用・適用が期待され
得る。各実施例の効果は、次の通りである。
【０１２１】(1) 実施例１〜３及び実施例５では、デ
ィレイライン１，１Ａを利用して、外部クロックの並走
無しでの外部データ信号の取り込みを可能とする。
【０１２２】(2) 実施例１によれば、小規模かつ高速
ロックでビット同期を実現することができる。
【０１２３】(3) 実施例１〜４によれば、自己同期
Ｃ素子列によるＥＳ回路を実現することができる。
【０１２４】(4) 実施例３によれば、自己同期Ｃ素子
列を用いたＥＳ回路で、ビット同期及びセル同期の両方
を実現することができる。
【０１２５】(5) 実施例４によれば、高速且つ小規模
の自己ラッチ回路を実現することができる。
【０１２６】(6) 実施例５によれば、ディレイ値を常
に一定に制御可能な低消費電力型のディレイラインを実
現することができる。
【０１２７】
【発明の効果】請求項１に係る発明によれば、外部クロ
ックを並走させることなく、外部データを内部クロック
に同期して取込むことができ、しかも、その様なビット
同期を小規模、高速ロック可能な回路構成で実現でき
る。
【０１２８】請求項２に係る発明によれば、ビット同期
を行う同期回路を自己同期Ｃ素子列による制御で実現で
きるので、小規模、高速ロック可能、低消費電力な同期
回路を実現することができる。
【０１２９】請求項３に係る発明によれば、ディレイラ
インの出力をエンコードすることによってセレクトクロ
ックを実現しているので、回路規模を小規模化、低消費
電力化することができ、しかも、ディレイラインの遅延
量を外部データ信号の一周期に厳密に制御することな
く、外部データ信号を取り込むためのセレクトクロック
を生成することができる。
【０１３０】請求項４に係る発明によれば、外部データ
が最終段の自己同期Ｃ素子に取り込まれずに抜けてしま
うのを防止することができる。
【０１３１】請求項５に係る発明によれば、回路規模を
大きくすることなく、ノイズ等の影響による誤動作を検
出して、正常な動作へ復帰させることができる。
【０１３２】請求項６に係る発明によれば、外部クロッ
クを並走させることもなく、ビット同期制御とセル同期
制御の両方を、自己同期Ｃ素子列を用いた小規模・低消
費電力型の回路構成で実現することができる。
【０１３３】請求項７に係る発明によれば、常にディレ
イ値を一定とすることができる低消費電力型のディレイ
ラインを実現することができ、これにより、プロセスに
よるばらつきや温度変化による影響を受けない安定した
同期回路を実現することが可能となる。
【０１３４】請求項８に係る発明によれば、自己ラッチ
のタイミング調整に自己同期Ｃ素子列を用いるので、高
速でビット同期及びセル同期を行う小型な同期回路を実
現することができる。
【０１３５】請求項９に係る発明によれば、高速で小型
且つ低消費電力型の同期回路を実現することができる。
【図面の簡単な説明】
【図１】 実施例１の同期回路を組み込んだＬＳＩを示
すブロック図である。
【図２】 実施例１の同期回路の構成を示すブロック図
である。
【図３】 クロックセレクト回路の構成例を示すブロッ
ク図である。
【図４】 第１ラッチ回路の構成例を示すブロック図で
ある。
【図５】 エンコード回路の構成例を示す説明図であ
る。
【図６】 クロックセレクト回路の動作を説明するタイ
ミングチャートである。
【図７】 セレクト回路の構成例を示す説明図である。
【図８】 セレクト回路の別の構成例を示す説明図であ
る。
【図９】 第１ラッチ回路の別の構成例を示す説明図で
ある。
【図１０】 エラスティックストア回路の構成例を示す
説明図である。
【図１１】 ある一つの自己同期Ｃ素子におけるリクエ
スト信号及びアクノレッジ信号の入出力を示す説明図で
ある。
【図１２】 空状態における自己同期Ｃ素子の動作を示
すタイミングチャートである。
【図１３】 占有状態における自己同期Ｃ素子の動作を
示すタイミングチャートである。
【図１４】 自己同期Ｃ素子の回路例を示す説明図であ
る。
【図１５】 実施例２の同期回路を組込んだＬＳＩを示
すブロック図である。
【図１６】 実施例２の同期回路の構成を示すブロック
図である。
【図１７】 実施例２のエラスティックストア回路の構
成を示すブロック図である。
【図１８】 第２制御回路の構成例を示す説明図であ
る。
【図１９】 第２制御回路の動作を説明するためのタイ
ミングチャートである。
【図２０】 第１制御回路の構成例を示す説明図であ
る。
【図２１】 第１制御回路の動作を説明するためのタイ
ミングチャートである。
【図２２】 実施例２の自己同期Ｃ素子の回路構成を示
す説明図である。
【図２３】 実施例３におけるＬＳＩチップ間のデータ
伝送を示すブロック図である。
【図２４】 実施例３の同期回路の構成を示すブロック
図である。
【図２５】 実施例３のエラスティックストア回路の構
成を示すブロック図である。
【図２６】 エラスティックストア回路のセル位相同期
部の回路構成を示すブロック図である。
【図２７】 第１セル位相制御部の回路構成例を示す説
明図である。
【図２８】 第２セル位相制御部の回路構成例を示す説
明図である。
【図２９】 セル位相比較器の回路構成例を示す説明図
である。
【図３０】 エッジトリガ型Ｊ−Ｋフリップフロップの
回路構成例を示す説明図である。
【図３１】 セル位相比較器の動作を説明するためのタ
イミングチャートである。
【図３２】 Ｄ−ラッチ列の占有状態の変化を示す説明
図である。
【図３３】 実施例４におけるＬＳＩチップ間のデータ
伝送を示すブロック図である。
【図３４】 実施例４の同期回路の構成例を示すブロッ
ク図である。
【図３５】 データ変化点パルス発生回路の回路例を示
す説明図である。
【図３６】 データ変化点パルス発生回路の動作を示す
タイミングチャートである。
【図３７】 実施例５のディレイラインの構成例を示す
説明図である。
【図３８】 ＰＬＬ回路の構成例を示す説明図である。
【図３９】 ＰＬＬ回路内のＶＣＯの構成を示すブロッ
ク図である。
【図４０】 ＶＣＯのｄｅｌａｙセルの構成を示す回路
図である。
【図４１】 空状態の場合を示す概念図である。
【図４２】 占有状態の場合を示す概念図である。
【図４３】 ディレイラインを用いたビット同期回路の
従来例を示す説明図である。
【図４４】 セル同期回路の従来例の構成を示す説明図
である。
【図４５】 従来のセル同期回路におけるＳ／Ｐのタイ
ミングチャートである。
【図４６】 Ｓ／Ｐ・Ｐ／Ｓ回路を用いたビット同期回
路の従来例の構成を示す説明図である。
【符号の説明】
１，１Ａ ディレイライン、２ 内部クロック、３ デ
ィレイクロック、４クロックセレクト回路、５ セレク
トクロック、６ 外部データ信号、７，７Ａ，７Ｂ エ
ラスティックストア回路、８ 内部データ信号、１０，
１０Ａ，１０Ｂ，１０Ｃ 同期回路、１７ Ｄ−ラッ
チ、１８ 第１ラッチ回路、１９ エンコード回路、２
０ セレクト回路、２１ エンコード信号、２２ 状態
信号、２４ 自己同期Ｃ素子、２５ リクエスト信号、
２６ アクノレッジ信号、２７ラッチ信号。
フロントページの続き (72)発明者 吉村 勉 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内 (72)発明者 近藤 晴房 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社システムエル・エス・アイ開発研 究所内 (72)発明者 小浜 茂樹 兵庫県尼崎市塚口本町８丁目１番１号 三 菱電機株式会社通信機製作所内

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 外部データ信号を入力する第１端子と、 内部クロックを入力する第２端子と、 前記第２端子に接続され、前記内部クロックを順次に遅
    延させて複数のディレイクロックを生成するディレイラ
    インと、 前記第１端子と前記ディレイラインとに接続され、前記
    複数のディレイクロックの内から前記外部データ信号が
    所定のレベルにある間にレベル変化を生じるものを一つ
    選択して、選択された前記ディレイクロックをセレクト
    クロックとして出力するクロックセレクト回路と、 前記第１及び第２端子と前記クロックセレクト回路とに
    接続され、前記セレクトクロックの前記レベル変化に応
    じて前記外部データ信号を取込み、取込まれた前記外部
    データ信号をその位相を前記内部クロックに同期させて
    内部データ信号として出力するエラスティックストア回
    路とを、備えた同期回路。
  2. 【請求項２】 請求項１記載の同期回路において、 前記エラスティックストア回路は、 シリアルに接続された複数のラッチを備え、前記外部デ
    ータ信号を順次にラッチして前記内部データ信号を出力
    するラッチ列と、 前記ラッチ毎に設けられてシリアルに接続された複数の
    自己同期Ｃ素子を有する自己同期Ｃ素子列とを備えてお
    り、 前記複数の自己同期Ｃ素子の内で、初段の前記自己同期
    Ｃ素子は前記セレクトクロックをそのリクエスト信号と
    して入力し、最終段の前記自己同期Ｃ素子は前記内部ク
    ロックをそのアクノレッジ信号として入力し、 前記複数の自己同期Ｃ素子のそれぞれは、 その前段に当たる前記自己同期Ｃ素子が出力した前記リ
    クエスト信号の入力を受けたときに対応する前記ラッチ
    が空状態の場合には、前記ラッチを保持状態に制御し、
    その後段及び前記前段に当たる前記自己同期Ｃ素子の各
    々に対して前記リクエスト信号及びアクノレッジ信号を
    出力し、その後、前記後段の自己同期Ｃ素子が出力する
    前記アクノレッジ信号の入力に応じて前記ラッチを開放
    状態に制御する一方、 前記前段に当たる自己同期Ｃ素子が出力した前記リクエ
    スト信号の入力を受けたときに対応する前記ラッチが占
    有状態の場合には、前記後段の自己同期Ｃ素子が出力す
    る前記アクノレッジ信号の入力に応じて前記ラッチを前
    記保持状態から前記開放状態へと制御し、更に前記リク
    エスト信号及びアクノレッジ信号をそれぞれ前記後段及
    び前段の自己同期Ｃ素子へ出力する、ことを特徴とする
    同期回路。
  3. 【請求項３】 請求項２記載の同期回路において、 前記クロックセレクト回路は、 前記外部データ信号の立上がりに応じて前記複数のディ
    レイクロックをラッチする第１ラッチ回路と、 前記複数のディレイクロックの内で、その前段の前記デ
    ィレイクロックがＬレベルにあるのに対してＨレベルと
    なる最初の前記ディレイクロックに対してのみ前記Ｈレ
    ベルのエンコード信号を出力するエンコード回路と、 前記外部データ信号の立下がりと同一のタイミングで前
    記エンコード信号をラッチする第２ラッチ回路と、 前記第２ラッチ回路の出力に応じて、前記複数のディレ
    イクロックから前記Ｈレベルにある前記エンコード信号
    に対応した前記ディレイクロックを前記セレクトクロッ
    クとして選択するセレクト回路とを、備えたことを特徴
    とする同期回路。
  4. 【請求項４】 請求項２記載の同期回路であって、 前記内部データ信号を出力する第３端子と、 外部リセットを入力する第４端子とを更に備え、 前記エラスティックストア回路は、 前記第４端子から入力した前記外部リセットによってリ
    セットされた直後に、前記第２端子から入力する前記内
    部クロックの出力をその周期の所定周期分だけ停止させ
    た上で、出力停止後の前記内部クロックを前記最終段の
    自己同期Ｃ素子の前記アクノレッジ信号として出力する
    制御回路を、更に備えたことを特徴とする同期回路。
  5. 【請求項５】 請求項４記載の同期回路であって、 前記エラスティックストア回路は、 前記制御回路を第２制御回路として有し、 前記第２及び第４端子と前記自己同期Ｃ素子列と前記第
    ２制御回路とに接続され、前記初段の自己同期Ｃ素子が
    出力する占有信号が当該初段の前記ラッチが開放状態に
    あることを示している場合には、前記外部リセットを前
    記自己同期Ｃ素子列と前記第２制御回路とに出力してリ
    セットする一方、前記占有信号が前記初段のラッチが占
    有状態にあることを示している場合には内部リセットを
    生成し、当該内部リセットを前記自己同期Ｃ素子列と前
    記第２制御回路とに出力して再リセットする第１制御回
    路を、更に備えたことを特徴とする同期回路。
  6. 【請求項６】 請求項１又は請求項２記載の同期回路で
    あって、 前記第１端子は、前記外部データ信号に並走されて送信
    されてくる、ビット同期及びセル同期前の内部セル位相
    パルスに対応する信号をも入力し、 前記エラスティックストア回路は、 シリアルに接続された複数の新たなラッチを有し、前記
    内部データ信号を順次にラッチしてセル同期データ信号
    として出力する新たなラッチ列と、 前記新たなラッチ毎に設けられて当該新たなラッチを制
    御する新たな自己同期Ｃ素子が複数個シリアルに接続さ
    れた新たな自己同期Ｃ素子列と、 前記新たな自己同期Ｃ素子列の最終段の新たな自己同期
    Ｃ素子が出力する前記内部セル位相パルスとリファレン
    スセル位相パルスとを比較して、前記内部セル位相パル
    スが前記リファレンスセル位相パルスよりも遅延してい
    るときには第１セル位相調整信号を出力し、前記内部セ
    ル位相パルスが前記リファレンスセル位相パルスよりも
    進んでいるときには第２セル位相調整信号を出力するセ
    ル位相比較器と、 前記第１セル位相調整信号に応じて、書込みクロックを
    リクエスト信号として初段の前記新たな自己同期Ｃ素子
    に出力する第１セル位相制御部と、 前記第２セル位相調整信号に応じて、読出しクロックを
    アクノレッジ信号として前記最終段の新たな自己同期Ｃ
    素子に出力する第２セル位相制御部とを更に備え、 前記新たな自己同期Ｃ素子は前記自己同期Ｃ素子と同一
    の機能を有する、同期回路。
  7. 【請求項７】 請求項１又は請求項２記載の同期回路で
    あって、 ＰＬＬ回路内のＶＣＯ制御電圧信号を入力するＶＣＯ制
    御電圧信号入力端子と、 前記ＶＣＯ制御電圧信号を受けて駆動されるカレントミ
    ラー回路とを更に備え、 前記ディレイラインは、前記カレントミラー回路が発生
    するカレント電流によって駆動されることを特徴とする
    同期回路。
  8. 【請求項８】 入力したデータの変化点で自身のデータ
    をラッチする、シリアルに接続された複数のラッチから
    成る自己ラッチによって、外部データ信号の取込み及び
    位相合わせを行う同期回路において、 前記自己ラッチによるラッチのタイミング調整を、前記
    ラッチ毎に設けられた自己同期Ｃ素子がシリアルに接続
    されて成る自己同期Ｃ素子列によって制御することを特
    徴とする同期回路。
  9. 【請求項９】 外部データ信号を入力する第１端子と、 内部クロックを入力する第２端子と、 前記第１端子に接続され、前記外部データ信号の変化点
    に同期したパルス信号を発生するデータ変化点パルス発
    生回路と、 前記第１端子に接続され、複数のラッチがシリアルに接
    続されてなるラッチ列と、前記ラッチ毎に設けられ、当
    該ラッチに対してラッチ信号を出力して制御する自己同
    期Ｃ素子がシリアルに接続されてなる自己同期Ｃ素子列
    とを有するビット同期部と、 前記自己同期Ｃ素子列及び前記ラッチ列の内でそれぞれ
    最終段の自己同期Ｃ素子及びラッチと前記第２端子とに
    接続され、前記最終段のラッチが出力するデータ信号を
    前記最終段の自己同期Ｃ素子が出力するアクノレッジ信
    号に同期して取込み、更に取込んだ前記データ信号を前
    記内部クロックに同期して出力するセル同期部とを備
    え、 前記自己同期Ｃ素子列の内で初段の自己同期Ｃ素子は、
    前記パルス信号をそのリクエスト信号として入力し、前
    記最終段の自己同期Ｃ素子は、前記第２端子に接続され
    て、前記内部クロックを前記アクノレッジ信号として入
    力し、 前記自己同期Ｃ素子の各々は、 その前段に当たる前記自己同期Ｃ素子が出力した前記リ
    クエスト信号の入力を受けたときに対応する前記ラッチ
    が空状態の場合には、前記ラッチを保持状態に制御し、
    その後段及び前記前段に当たる前記自己同期Ｃ素子の各
    々に対して前記リクエスト信号及びアクノレッジ信号を
    出力し、その後、前記後段の自己同期Ｃ素子が出力する
    前記アクノレッジ信号の入力に応じて前記ラッチを開放
    状態に制御する一方、 前記前段に当たる自己同期Ｃ素子が出力した前記リクエ
    スト信号の入力を受けたときに対応する前記ラッチが占
    有状態の場合には、前記後段の自己同期Ｃ素子が出力す
    る前記アクノレッジ信号の入力に応じて前記ラッチを前
    記占有状態から前記開放状態へと制御し、更に前記リク
    エスト信号及びアクノレッジ信号をそれぞれ前記後段及
    び前段の自己同期Ｃ素子へ出力する、ことを特徴とする
    同期回路。
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