JP2010130364A - タイミング調整回路、固体撮像素子、およびカメラシステム - Google Patents

タイミング調整回路、固体撮像素子、およびカメラシステム Download PDF

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Abstract

【課題】データライン毎に独立した遅延時間の調節が可能で、しかも内蔵するＰＬＬの発振周波数に依存することなく、遅延時間を調節することが可能なタイミング調整回路、固体撮像素子、およびカメラシステムを提供する。
【解決手段】少なくとも一つのデータラインＤＴＬと、発振信号を発振する複数の発振遅延素子ＯＳＣＤ１〜３を有し、基準クロックＲＣＬＫとフィードバッククロックＦＣＬＫとを位相同期させて発振信号を発振する位相同期回路１６０と、データラインに配置された発振遅延素子ＯＳＣＤと等価な遅延素子１８２を含み、データラインＤＴＬを伝搬されるデータを遅延させる少なくとも一つの遅延回路１８１と、位相同期回路１６０の発振にかかわる信号を応じて遅延回路１８１の遅延素子１８２の遅延量を調節する遅延調節部１７０とを有する。
【選択図】図４

Description

本発明は、ＣＭＯＳイメージセンサに代表されるタイミング調整回路、固体撮像素子、およびカメラシステムに関するものである。
近年デジタルスチルカメラやカムコーダ、監視カメラ等の用途に、ＣＣＤ(Charge Coupled Device)の他にＣＭＯＳ(Complementary Metal Oxide Semiconductor)イメージセンサが広く使われるようになり、市場も拡大している。
ＣＭＯＳイメージセンサは、各画素に入射した光を光電変換素子であるフォトダイオードで電子に変換し、それを一定期間蓄積した上で、その蓄積電荷量を反映した信号をデジタル化して外部のＤＳＰ等に出力する。
一般的に、外部とのタイミング調整には、配線負荷などにより発生する外部インタフェースの遅延時間を制御し、内部クロックとの同期を調整するＤＬＬ（Delay Locked Loop)回路が用いられる。
ところが、イメージセンサでは、多画素化の要求を受けて、画素以外の周辺回路は小型化する必要があり、各データライン毎にＤＬＬを搭載するのは困難である。
特許文献１の技術を応用した遅延回路が提案されている。
この遅延回路では、ＰＬＬ(Phase Locked Loop)を用いて精度の高い遅延時間を作り出し、それを各データラインに設置された遅延回路に供給する。
この遅延回路においては、遅延時間の制御はＰＬＬの発振周波数を制御することで可能となる。この方式はＰＬＬ内部の発振器を遅延回路として用いることで、小型で精度の高い遅延回路の実現を可能にしている。
また、特許文献２には、データライン毎に遅延時間調節を可能としたワイドレンジクロック発生器が提案されている。
ＵＳＰ５９８２２４１ 特表２００７−５３８４７３号公報
しかし、上記した特許文献１に開示された技術を応用した回路では、各データライン毎に配置された遅延回路にはすべて共通のコントロール電圧が供給されているため、各データライン毎に独立した遅延時間の調節はできない。
特許文献２に開示された技術では、データライン毎に遅延時間調節を可能としているが、調節幅はＰＬＬの発振周波数に依存するため、高精度のタイミング調整のためにはＰＬＬを高周波で発振させる必要がある。
一例として、最小遅延時間を５０ｐｓとした場合、ＰＬＬは５ＧＨｚで発振する必要があり、このようなＰＬＬは現実的に設計困難である。
本発明は、データライン毎に独立した遅延時間の調節が可能で、しかも内蔵するＰＬＬの発振周波数に依存することなく、遅延時間を調節することが可能なタイミング調整回路、固体撮像素子、およびカメラシステムを提供することにある。
本発明の第１の観点のタイミング調整回路は、少なくとも一つのデータラインと、発振遅延素子により発振信号を発振する複数の発振遅延素子を有し、基準クロックとフィードバッククロックとを位相同期させて上記発振信号を発振する位相同期回路と、上記データラインに配置された上記発振遅延素子と等価な遅延素子を含み、当該データラインを伝搬されるデータを遅延させる少なくとも一つの遅延回路と、上記位相同期回路の発振にかかわる信号を応じて上記遅延回路の遅延素子の遅延量を調節する遅延調節部とを有する。
本発明の第２の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から画素信号の読み出しを行い、読み出したアナログ画素信号をデジタル信号に変換する機能を含む画素読み出し部と、上記画素読み出し部によるデジタル信号の遅延タイミングを調整可能なタイミング調整回路と、を有し、上記タイミング調整回路は、上記画素読み出し部によるデジタルデータが伝搬される少なくとも一つのデータラインと、発振遅延素子により発振信号を発振する複数の発振遅延素子を有し、基準クロックとフィードバッククロックとを位相同期させて上記発振信号を発振する位相同期回路と、上記データラインに配置された上記発振遅延素子と等価な遅延素子を含み、当該データラインを伝搬されるデータを遅延させる少なくとも一つの遅延回路と、上記位相同期回路の発振にかかわる信号を応じて上記遅延回路の遅延素子の遅延量を調節する遅延調節部と、を含む。
本発明の第３の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から画素信号の読み出しを行い、読み出したアナログ画素信号をデジタル信号に変換する機能を含む画素読み出し部と、上記画素読み出し部によるデジタル信号の遅延タイミングを調整可能なタイミング調整回路と、を有し、上記タイミング調整回路は、上記画素読み出し部によるデジタルデータが伝搬される少なくとも一つのデータラインと、発振遅延素子により発振信号を発振する複数の発振遅延素子を有し、基準クロックとフィードバッククロックとを位相同期させて上記発振信号を発振する位相同期回路と、上記データラインに配置された上記発振遅延素子と等価な遅延素子を含み、当該データラインを伝搬されるデータを遅延させる少なくとも一つの遅延回路と、上記位相同期回路の発振にかかわる信号を応じて上記遅延回路の遅延素子の遅延量を調節する遅延調節部と、を含む。
本発明によれば、データラインに、位相同期回路の発振遅延素子と等価な遅延素子を含遅延回路が配置される。
そして、遅延回路の遅延量は、遅延調節部により、位相同期回路の発振にかかわる信号に応じて調節される。
本発明によれば、データライン毎に独立した遅延時間の調節ができ、しかも内蔵するＰＬＬの発振周波数に依存することなく、遅延時間を調節することができる。
以下、本発明の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（タイミング調整回路を含む固体撮像素子の構成例）
２．第２の実施形態（カメラシステム）
＜１．第１の実施形態＞
図１は、本発明の実施形態に係るデータ転送回路を採用したＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
図２は、図１のデータ転送回路のより具体的な構成およびＤＳＰとの接続状態の一例を示す図である。
本ＣＭＯＳイメージセンサ１００は、画素アレイ部１１０、画素駆動部としての行選択回路（Ｖｄｅｃ）１２０、およびカラム読み出し回路（ＡＦＥ）１３０を有する。行選択回路１２０およびカラム読み出し回路１３０により画素信号読み出し部が構成される。
ＣＭＯＳイメージセンサ１００は、デジタルデータのデータ転送回路２００として、デジタル制御回路１４０、出力インタフェース部（ＩＦ）１５０、位相同期回路としてのＰＬＬ回路１６０、遅延調節部（電流調節部）１７０、および遅延回路群１８０を有する。
また、ＰＬＬ回路１６０、遅延調節部（電流調節部）１７０、および遅延回路群１８０により遅延タイミング調整回路２１０が構成される。
この遅延タイミング調整回路２１０は、デジタル制御回路１４０と出力インタフェース部１５０間に配置される。
そして、ＣＭＯＳイメージセンサ１００は、ＤＳＰ３００と伝送線路４００により接続され、デジタルデータをＤＳＰ３００に転送する。
本実施形態のデータ転送回路２００は、ＰＬＬ回路１６０を内蔵し、遅延調節部１７０においてＰＬＬ回路１６０内部の発振遅延素子と同一の（等価な）遅延素子を用いた遅延回路が各データラインに配置されている。
これにより、データ転送回路２００は、温度変動、電源電圧変動、トランジスタのしきい値バラツキの影響をうけない遅延時間を作り出すことができ、データライン毎に独立して遅延時間を設定することも可能となっている。
データ転送回路２００は、各データライン毎に配置された遅延回路それぞれに遅延時間調節機能が内蔵されており、データチャネルごとに独立した遅延時間調節が可能に構成される。
これにより、データ転送回路２００は、内蔵するＰＬＬ回路１６０の発振周波数に依存することなく、遅延時間を調節することが可能となっている。
このような特徴を有するデータ転送回路２００のより具体的な構成および機能については、後で詳述する。
画素アレイ部１１０は、複数の画素回路１１０ＡがＭ行×Ｎ列の２次元状（マトリクス状）に配列されている。
本実施形態に係る画素回路１１０Ａは、基本的に、光電変換素子、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、行選択トランジスタ、およびフローティングディフュージョン（Floating Diffusion)ＦＤを含んで構成される。
画素アレイ部１１０に配線されている転送制御線ＬＴＲＧ、リセット制御線ＬＲＳＴ、および行選択線ＬＳＬが一組として画素配列の各行単位で配線されている。
転送制御線ＬＴＲＧ、リセット制御線ＬＲＳＴ、および行選択線ＬＳＥＬの各制御線はそれぞれＭ本ずつ設けられている。
これらの転送制御線ＬＴＲＧ、リセット制御線ＬＲＳＴ、および行選択線ＬＳＥＬは、行選択回路１２０により駆動される。
図３は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
この画素回路１１０Ａは、たとえばフォトダイオードからなる光電変換素子１１１を有する。
そして、画素回路１１０Ａは、この１個の光電変換素子１１１に対して、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
光電変換素子１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、光電変換素子１１１と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴＲＧを通じてそのゲート（転送ゲート）に制御信号である送信信号ＴＲＧが与えられる。
これにより、転送トランジスタ１１２は、光電変換素子１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号であるリセット信号ＲＳＴが与えられる。
これにより、リセットトランジスタ１１３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して信号線１１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線１１６に出力する。信号線１１６を通じて、各画素から出力された電圧は、カラム読み出し回路１３０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。
行選択回路１２０は、画素アレイ部１１０の中の任意の行に配置された画素の動作を制御する。行選択回路１２０は、転送制御線ＬＴＲＧ、リセット制御線ＬＲＳＴ、および行選択線ＬＥＳを通して画素回路を制御する。
カラム読み出し回路１３０は、行選択回路１２０により読み出し制御された画素行のデータを、信号線ＬＳＧＮを介して受け取り、後段のデジタル制御回路１４０に転送する。
カラム読み出し回路１３０は、相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）回路やＡＤＣ（アナログデジタルコンバータ）を含む。
以下に、本実施形態に係るデータ転送回路２００のより具体的な構成および機能について詳述する。
デジタル制御回路１４０は、ＰＬＬ回路１６０で生成されたクロック信号に同期して、カラム読み出し回路１３０により供給されるデジタルデータをラッチし、ラッチデータを出力する。
デジタル制御回路１４０は、図２に示すように、複数の出力チャネルを有する。デジタル制御回路１４０は、複数のデータラインＤＴＬ０〜ＤＴＬｐに対応して配置されたラッチとしてのフリップフロップ（ＦＦ）１４１−０〜ＦＦ１４１−ｐを有する。
各ＦＦ１４１−０〜ＦＦ１４１−ｐは出力Ｑが対応するデータラインＤＴＬ０〜ＤＴＬｐに接続され、ラッチしたデジタルデータを対応するデータラインＤＴＬ０〜ＤＴＬｐに出力する。
出力インタフェース部（ＩＦ）１５０は、デジタル制御回路１４０から出力され、遅延回路群１８０で遅延調節され、タイミング調整された各データラインＤＴＬ０〜ＤＴＬｐのデジタルデータを伝送線路４００に転送する。
出力インタフェース部１５０は、各データラインＤＴＬ０〜ＤＴＬに対応して配置されたドライバ１５１−０〜１５１−ｐを有する。
ドライバ１５１−１〜１５１−ｐは、シングル信号から差動信号に変換して対応する伝送線路４００に出力する。
図４は、本実施形態に係るデータ転送回路２００におけるＰＬＬ回路１６０、遅延調節部１７０、および遅延回路群１８０を含む遅延タイミング調整回路２１０の構成例を示す回路図である。
ＰＬＬ回路１６０は、マスタークロックＭＣＫを分周した基準クロックＲＣＬＫに位相同期させたクロックを生成し、このクロックＣＬＫをデジタル制御回路１４０に供給し、電流Ｉｄｌを遅延調節部１７０に供給する。
ＰＬＬ回路１６０は、図４に示すように、入力分周器(RDIV)１６１、位相比較器(PFD)１６２、チャージポンプ(CP)１６３、ループフィルタ(LPF)１６４、電圧制御発振器(VCO)１６５、および帰還分周器(1/N)１６６により構成される。
ＰＬＬ回路１６０は、入力分周器１６１にマスタークロックＭＣＫが外部から供給され、チャージポンプ１６３に外部からバイアス信号ＢＩＡＳが供給され、帰還分周器１６６に外部から分周数制御信号ＤＣＴＬが供給される。
入力分周器１６１は、マスタークロックＭＣＫを入力分周器１６１で比較周波数まで分周し、基準クロックＲＣＬＫとして位相比較器１６２に出力する。
位相比較器１６２は、基準クロックＲＣＬＫと帰還分周器１６６からのフィードバッククロックＦＣＬＫとの位相差を検出し、その結果をチャージポンプ１６３に出力する。
チャージポンプ１６３およびループフィルタ１６４は、入力された位相差結果を時間軸から電圧軸に変換し、ループフィルタ１６４が電圧信号を電圧制御発振器１６５に出力する。
電圧制御発振器１６５は、ループフィルタ１６４で得られた電圧信号を入力として、発振器に流す電流を決め、電圧信号に応じた周波数で発振し、発振信号ＣＬＫを帰還分周器１６６に出力する。
帰還分周器１６６は、発振信号ＣＬＫの周波数をＮ分周し、分周した発信信号をフィードバッククロックＦＣＬＫとして位相比較器１６２に出力する。
図４の電圧制御発振器１６５は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ１〜ＰＴ７、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ１，ＮＴ２，ＮＴ３、発振遅延素子ＯＳＣＤ１，ＯＳＣＤ２，ＯＳＣＤ３、および出力バッファＢＦ１を有する。
ＰＭＯＳトランジスタＰＴ１およびＰＴ２のソースが電源電圧ＶＤＤの供給源に接続されている。ＮＭＯＳトランジスタＮＴ１およびＮＴ２のソースが基準電位源ＶＳＳに接続されている。
ＰＭＯＳトランジスタＰＴ１のドレインがＮＭＯＳトランジスタＮＴ１のドレインに接続され、その接続点がＰＭＯＳトランジスタＰＴ１のゲートおよびＰＭＯＳトランジスタＰＴ２のゲートに接続されている。
ＮＭＯＳトランジスタＮＴ１のゲートがループフィルタ１６４の電圧信号の出力に接続されている。すなわち、ＮＭＯＳトランジスタＮＴ１のゲートにより電圧制御発振器１６５の入力部が形成される。
ＰＭＯＳトランジスタＰＴ２のドレインがＮＭＯＳトランジスタＮＴ２のドレインおよびゲートに接続され、その接続点によりノードＮＤ１が形成されている。
これらのＰＭＯＳトランジスタＰＴ１，ＰＴ２、およびＮＭＯＳトランジスタＮＴ１，ＮＴ２によりカレントミラー回路が形成されている。
ＰＭＯＳトランジスタＰＴ３のソースが電源電圧ＶＤＤの供給源に接続され、ドレインがＮＭＯＳトランジスタＮＴ３のドレインが接続され、その接続点により接続ノードＮＤ２が形成されている。ＮＭＯＳトランジスタＮＴ３のソースが基準電位源ＶＳＳに接続されている。
ＮＭＯＳトランジスタＮＴ３のゲートがノードＮＤ１に接続され、ノードＮＤ２がＰＭＯＳトランジスタＰＴ３〜ＰＴ６のゲートに共通に接続されている。
これらのＰＭＯＳトランジスタＰＴ３〜ＰＴ６、およびＮＭＯＳＮＴ２，ＮＴ３によりカレントミラー回路が形成されている。
そして、ノードＮＤ２に電流Ｉｄｌが発現される。
また、ノードＮＤ１に対してＮＭＯＳトランジスタＮＴ３に並列にデータチャネル数分のＮＭＯＳトランジスタＮＴ３−０〜ＮＴ３−ｐが配置される。そして、各ＮＭＯＳトランジスタＮＴ３−０〜ＮＴ３−ｐのドレインに発現される電流Ｉｄｌが電流調節部１７０に供給される。
このＮＭＯＳトランジスタＮＴ３−０〜ＮＴ３−ｐは、各チャネルに対応して配置される電流調節部１７０に配置されてもよい。
ＰＭＯＳトランジスタＰＴ４〜ＰＴ６のソースが電源電圧ＶＤＤの供給源に接続され、ドレインが発振遅延素子ＯＳＣＤ１、ＯＳＣＤ２，ＯＳＣＤ３の差動対に接続されている。
発振遅延素子ＯＳＣＤ１，ＯＳＣＤ２，ＯＳＣＤ３は、正負入力および負正出力を有する差動回路により構成される。そして、上記ＰＭＯＳトランジスタＰＴ３〜ＰＴ６は、各発振遅延素子ＯＳＣＤ１，ＯＳＣＤ２，ＯＳＣＤ３の電流源としてそれぞれ機能する。
３段の発振遅延素子ＯＳＣＤ１，ＯＳＣＤ２，ＯＳＣＤ３は、正負入力および負正出力が交互に縦続接続され、最終段の出力が初段の出力に帰還されて発振ループが形成されている。
具体的には、初段の発振遅延素子ＯＳＣＤ１の負出力が２段目のＯＳＣＤ２の正入力に接続され、初段の発振遅延素子ＯＳＣＤ１の正出力が２段目のＯＳＣＤ２の負入力に接続されている。
２段目の発振遅延素子ＯＳＣＤ２の負出力が最終段のＯＳＣＤ３の正入力に接続され、２段目の発振遅延素子ＯＳＣＤ２の正出力が最終段のＯＳＣＤ３の負入力に接続されている。
最終段の発振遅延素子ＯＳＣＤ３の負出力が初段のＯＳＣＤ１の正入力に接続され、最終段の発振遅延素子ＯＳＣＤ３の正出力が初段のＯＳＣＤ１の負入力に接続されている。
このように複数段（基本的に奇数段）の発振遅延素子ＯＳＣＤ１〜３をループ状に接続されて、電圧制御発振器１６０の発振部ＯＳＣが形成されている。
ＰＭＯＳトランジスタＰＴ７のソースが電源電圧ＶＤＤの供給源に接続され、ドレインが出力バッファＢＦ１の差動対に接続されている。ＰＭＯＳトランジスタＰＴ７のゲートは制御信号ＣＴＬの供給ラインに接続されている。
出力バッファＢＦ１は、正負入力および１正出力を有する差動回路により構成される。そして、上記ＰＭＯＳトランジスタＰＴ７は、出力バッファＢＦ１の電流源として機能する。
出力バッファＢＦ１の正入力が発振部ＯＳＣの最終段の発振遅延素子ＯＳＣＤ３の負出力に接続され、負入力が発振遅延素子ＯＳＣＤ３の正出力に接続されている。
出力バッファＢＦ１は発振部ＯＳＣの差動出力をシングル信号に変換し、その発振信号ＣＬＫを帰還分周器１６６に出力する。
電流調節部１７０は、ＰＬＬ回路１６０の電圧制御発振器１６５のノードＮＤ１の信号を受けて発振遅延素子ＯＳＣＤ１〜３の電流源としてのＰＭＯＳトランジスタＰＴ４〜ＰＴ６に供給される電流Ｉｄｌに応じた調節信号としての電流を発生する機能を有する。
電流調節部１７０は、供給電流Ｉｄｌに応じた電流Ｉｏｓｃを発生し、電流Ｉｏｓｃを遅延回路１８１の発振遅延素子に調節信号として供給する。
電流調節部１７０は、外部からのデータまたはデータクロックの遅延制御信号ＤＤＣＴＬ、ＤＣＣＴＬに応じて電流を微調整可能である。
遅延回路群１８０は、データラインＤＴＬ０〜ＤＴＬｐごとに配置された遅延回路１８１−０〜１８１−ｐを有する。
各遅延回路１８０−１〜１８１−ｐは、電流調節部１７０により供給される電流Ｉｏｓｃに応じた遅延量をもってデータの遅延量を調節し、このデータを出力インタフェース部１５０の対応するドライバ１５１−０〜１５１−ｐに出力する。
図５は、本実施形態に係る電流調節部１７０および遅延回路１８１の１チャネルあたりの構成例を示す図である。
図５の電流調節部１７０は、ＰＭＯＳトランジスタＰＴ１１〜ＰＴ１４、ミラー比が調節可能な可変ゲート部１７１、およびＮＭＯＳトランジスタＮＴ１１を有する。
ＰＭＯＳトランジスタＰＴ１１〜ＰＴ１４のソースは電源電圧ＶＤＤの供給源に接続されている。ＮＭＯＳトランジスタ１１のソースは基準電位源ＶＳＳに接続されている。
ＰＭＯＳトランジスタＰＴ１１のドレインが電流Ｉｄｌの供給ラインに接続され、その接続ノードＮＤ１１がＰＭＯＳトランジスタＰＴ１１のゲートおよびＰＭＯＳトランジスタＰＴ１２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ１２のドレインが可変ゲート部１７１に接続され、その接続ノードＮＤ１２がＮＭＯＳトランジスタＮＴ１１のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ１３のドレインがＮＭＯＳトランジスタＮＴ１１のドレインに接続され、その接続ノードＮＤ１３がＰＭＯＳトランジスタＰＴ１３のゲートおよびＰＭＯＳトランジスタＰＴ１４のゲートに接続されている。
そして、ＰＭＯＳトランジスタＰＴ１４のドレインから電流Ｉｏｓｃが遅延回路１８１の遅延素子に供給される。すなわち、ＰＭＯＳトランジスタＰＴ１４は電流源として遅延回路１８１と共用される。
可変ゲート部１７１は、ＮＭＯＳトランジスタＮＴ１２を基本としたカレントミラー回路を形成し、外部からの制御信号ＤＤＣＴＬまたはＤＣＣＴＬによりそのミラー比を調節可能に構成される。
図６は、本実施形態に係る電流調節部１７０のより具体的な構成例を示す回路図である。
なお、図６においては、電流源Ｉ１１、ＮＭＯＳトランジスタＮＴ１３，ＮＴ１４により形成されるカレントミラー回路で電流Ｉｄｌを供給するように構成されている。
図６の可変ゲート部１７１は、ノードＮＤ１２と基準電位源ＶＳＳとの間に並列に接続されたＮＭＯＳトランジスタＮＴ１２，ＮＴ１２１〜ＮＴ１２６を有する。
ＮＭＯＳトランジスタＮＴ１２は、ゲートがノードＮＤ１２に直接接続されている。
ＮＭＯＳトランジスタＮＴ１２１〜ＮＴ１２６は、各ゲートとノードＮＤ１２とを選択的に接続するスイッチＳＷ１１と、各ゲートと基準電位源ＶＳＳとを選択的に接続するスイッチＳＷ１２とが接続されている。
スイッチＳＷ１１，ＳＷ１２は、６ビットの制御信号ＤＤＣＴＬにより相補的にオンオフされる。
たとえば対応するビットが１の場合はスイッチＳＷ１１がオンし、スイッチＳＷ１２がオフする。一方、対応するビットが０の場合はスイッチＳＷ１１がオフし、スイッチＳＷ１２がオンする。
これにより、電流ミラー機能のミラー比Ｋが調節され、これに応じて電流Ｉｏｓｃが微調整される。
遅延回路群１８０の各遅延回路１８１（−０〜−ｐ)は、図５に示すように、遅延素子１８２、入力レベルシフタ１８３、出力レベルシフタ１８４、クロックドインバータ１８５，１８６、インバータ１８７、およびスイッチ１８８，１８９を有する。
そして、スイッチ１８８，１８９、インバータ１８７によりバイパス回路１９０が形成されている。
遅延回路１８１は、バッファＢＦ１８１，ＢＦ１８２、データ入力端子ＴＤＩＮ、スタンバイ信号ＳＴＢの入力端子ＴＳＴＢ、および出力端子ＴＤＯＵＴを有する。
本実施形態において、スタンバイ信号ＳＴＢはハイレベルでアクティブであり、非スタンバイ時にはローレベルに設定される。
バッファＢＦ１８１の入力がデータ入力端子ＴＤＩＮに接続され、出力がクロックドインバータ１８５の入力およびスイッチＳＷ１８８の端子ａに接続されている。スイッチＳＷ１８８の端子ｂは出力レベルシフタ１８４の出力およびスイッチ１８９の端子ａに接続されている。
クロックドインバータ１８５の出力はクロックドインバータ１８６の入力および入力レベルシフタ１８３の負入力に接続されている。そして、クロックドインバータ１８６の出力が入力レベルシフタ１８３の正入力に接続されている。
クロックドインバータ１８５，１８６の制御端子はスタンバイ信号ＳＴＢの入力端子ＴＳＴＢに接続されている。
入力レベルシフタ１８３の正出力が遅延素子１８２の負入力に接続され、負出力が遅延素子１８２の正入力に接続されている。遅延素子１８２の正出力が出力レベルシフタ１８４の負入力に接続され、負出力が出力レベルシフタ１８４の正入力に接続されている。
出力レベルシフタ１８４の出力がスイッチ１８９の端子ａに接続され、スイッチ１８９の端子ｂがバッファＢＦ１８２の入力に接続され、バッファＢＦ１８２の出力が出力端子ＴＤＯＵＴに接続されている。
また、スイッチ１８８の制御端子およびインバータ１８７の入力がスタンバイ信号ＳＴＢの入力端子ＴＳＴＢに接続され、インバータ１８７の出力がスイッチ１８９の制御端子に接続されている。
遅延素子１８２は、ＰＬＬ回路１６０の電圧制御発振器１６５内の３段縦続接続された発振遅延素子ＯＳＣＤ１、ＯＳＣＤ２、ＯＳＣＤ３のうちの１段のたとえば発振遅延素子ＯＳＣＤ２と同一の（等価な）遅延素子により形成されている。
遅延素子１８２は、電流調節部１７０により電流Ｉｏｓｃを受けて、この電流Ｉｏｓｃの値に応じた遅延量をもって入力レベルシフタ１８３の出力データを遅延させ、そのデータを出力レベルシフタ１８４に出力する。
図７は、本実施形態に係る遅延回路１８１に適用される遅延素子１８２の構成例を示す回路図である。
図７の遅延素子１８２は、ＰＭＯＳトランジスタＰＴ２１，ＰＴ２２，ＰＴ２３、ＮＭＯＳトランジスタＮＴ２１〜ＮＴ２４、入力端子ＴＩ＋，ＴＩ−、および出力端子ＴＯ＋，ＴＯ−を有する。
なお、遅延素子１８２において、電流源としてのＰＭＯＳトランジスタＰＴ２１は図５に示す電流調節部１７０と共用するＰＭＯＳトランジスタＰＴ１４に相当する。
ＰＭＯＳトランジスタＰＴ２１のソースが電源電圧ＶＤＤの供給源に接続され、ドレインがＰＭＯＳトランジスタＰＴ２２，ＰＴ２３のソースに接続されている。
ＰＭＯＳトランジスタＰＴ２１のゲートは、図５に示したように、ノードＮＤ１３に接続されている。
ＰＭＯＳトランジスタＰＴ２２のドレインがＮＭＯＳトランジスタＮＴ２１、ＮＴ２３のドレインに接続され、その接続点によりノードＮＤ２１が形成されている。ＰＭＯＳトランジスタＰＴ２２のゲートが正の入力端子ＴＩ＋に接続され、ノードＮＤ２１が負の出力端子ＴＯ−に接続されている。正の入力端子ＴＩ＋は上述したように、入力レベルシフタ１８３の負出力に接続され、負の出力端子ＴＯ−は出力レベルシフタ１８４の正入力に接続される。
ＰＭＯＳトランジスタＰＴ２３のドレインがＮＭＯＳトランジスタＮＴ２２、ＮＴ２４のドレインに接続され、その接続点によりノードＮＤ２３が形成されている。ＰＭＯＳトランジスタＰＴ２３のゲートが負の入力端子ＴＩ−に接続され、ノードＮＤ２２が正の出力端子ＴＯ＋に接続されている。負の入力端子ＴＩ＋は上述したように、入力レベルシフタ１８３の正出力に接続され、正の出力端子ＴＯ＋は出力レベルシフタ１８４の負入力に接続される。
ＮＭＯＳトランジスタＮＴ２１およびＮＴ２３のソースが基準電位源ＶＳＳに接続されている。ＮＭＯＳトランジスタＮＴ２１のゲートがノードＮＤ２２に接続され、ＮＭＯＳトランジスタＮＴ２３ゲートは自身のドレインおよびノードＮＤ２１に接続されている。ＮＭＯＳトランジスタＮＴ２３はダイオード接続されており、ノードＮＤ２１の電位を所定電位に保持するリミッタとして機能する。
ＮＭＯＳトランジスタＮＴ２２およびＮＴ２４のソースが基準電位源ＶＳＳに接続されている。ＮＭＯＳトランジスタＮＴ２２のゲートがノードＮＤ２１に接続され、ＮＭＯＳトランジスタＮＴ２４ゲートは自身のドレインおよびノードＮＤ２２に接続されている。ＮＭＯＳトランジスタＮＴ２４はダイオード接続されており、ノードＮＤ２２の電位を所定電位に保持するリミッタとして機能する。
このような構成を有する遅延素子１８２は、正の入力端子ＴＩ＋に入力するデータのレベルを反転させて負の出力端子ＴＯ−から出力し、負の入力端子ＴＩ−に入力するデータのレベルを反転させて正の出力端子ＴＯ＋から出力する。
このレベル反転動作の処理時間が電流調節部１７０から供給される電流Ｉｏｓｃの値で調節される。
入力レベルシフタ１８３は、クロックドインバータ１８５，１８６から出力される入力データの電圧振幅を次段の遅延素子１８２（ｏｓｃ）の入力電圧レンジに調節し、振幅調整したデータを遅延素子１８２に出力する。
たとえば遅延素子１８２の入力電圧レンジは、電圧最大値ＶＭＡＸと電圧最小値ＶＭＩＮの範囲である。
図８は、本実施形態に係る遅延回路１８１に適用される入力レベルシフタ１８３の構成例を示す回路図である。
入力差動回路１８３１、および出力バッファ部１８３２，１８３３を有する。
入力差動回路１８３１は、ＰＭＯＳトランジスタＰＴ３１、ＰＴ３２、ＮＭＯＳトランジスタＮＴ３１，ＮＴ３２、正の入力端子ＴＩ＋、および負の入力端子ＴＩ−を有する。
ＰＭＯＳトランジスタＰＴ３１およびＰＴ３２のソースが電源電圧ＶＤＤの供給源に接続され、ＮＭＯＳトランジスタＮＴ３１およびＮＴ３２のソースが基準電位源ＶＳＳに接続されている。
ＰＭＯＳトランジスタＰＴ３１のゲートが正の入力端子ＴＩ＋に接続され、ドレインがＮＭＯＳトランジスタＮＴ３１のドレインに接続され、その接続点によりノードＮＤ３１が形成されている。
ＰＭＯＳトランジスタＰＴ３２のゲートが負の入力端子ＴＩ−に接続され、ドレインがＮＭＯＳトランジスタＮＴ３２のドレインに接続され、その接続点によりノードＮＤ３２が形成されている。
ＮＭＯＳトランジスタＮＴ３１のゲートがノードＮＤ３２に接続され、ＮＭＯＳトランジスタＮＴ３２のゲートがノードＮＤ３１に接続されている。
そして、ノードＮＤ３１が出力バッファ部１８３２の入力に接続され、ノードＮＤ３２が出力バッファ部１８３３の入力に接続されている。
出力バッファ部１８３２は、ＰＭＯＳトランジスタＰＴ３３，ＰＴ３４、ＮＭＯＳトランジスタＮＴ３３，ＮＴ３４，および負の出力端子ＴＯ−を有する。
ＰＭＯＳトランジスタＰＴ３３，ＰＴ３４のソースが遅延素子１８２の電圧最大値ＶＭＡＸの供給端子ＴＶＭＡＸに接続されている。
ＮＭＯＳトランジスタＮＴ３３，ＮＴ３４のソースが遅延素子１８２の電圧最小値ＶＭＩＮの供給端子ＴＶＭＩＮに接続されている。
ＰＭＯＳトランジスタＰＴ３３のドレインがＮＭＯＳトランジスタＮＴ３３のドレインと接続され、その接続点によりノードＮＤ３３が形成されている。
ＰＭＯＳトランジスタＰＴ３４のドレインがＮＭＯＳトランジスタＮＴ３４のドレインと接続され、その接続点によりノードＮＤ３４が形成されている。
ＰＭＯＳトランジスタＰＴ３３のゲートおよびＮＭＯＳトランジスタＮＴ３３のゲートが入力差動回路１８３１のノードＮＤ３１に接続されている。
ＰＭＯＳトランジスタＰＴ３４のゲートおよびＮＭＯＳトランジスタＮＴ３４のゲートがノードＮＤ３３に接続され、ノードＮＤ３４が負の出力端子ＴＯ−に接続されている。
すなわち、出力バッファ部１８３２は、ノードＮＤ３１と出力端子ＴＯ−との間に２つのＣＭＯＳインバータを縦続接続して構成されている。
出力バッファ部１８３３は、ＰＭＯＳトランジスタＰＴ３３，ＰＴ３４、ＮＭＯＳトランジスタＮＴ３３，ＮＴ３４，および正の出力端子ＴＯ＋を有する。
ＰＭＯＳトランジスタＰＴ３５，ＰＴ３６のソースが遅延素子１８２の電圧最大値ＶＭＡＸの供給端子ＴＶＭＡＸに接続されている。
ＮＭＯＳトランジスタＮＴ３５，ＮＴ３６のソースが遅延素子１８２の電圧最小値ＶＭＩＮの供給端子ＴＶＭＩＮに接続されている。
ＰＭＯＳトランジスタＰＴ３５のドレインがＮＭＯＳトランジスタＮＴ３５のドレインと接続され、その接続点によりノードＮＤ３５が形成されている。
ＰＭＯＳトランジスタＰＴ３６のドレインがＮＭＯＳトランジスタＮＴ３６のドレインと接続され、その接続点によりノードＮＤ３６が形成されている。
ＰＭＯＳトランジスタＰＴ３５のゲートおよびＮＭＯＳトランジスタＮＴ３５のゲートが入力差動回路１８３１のノードＮＤ３２に接続されている。
ＰＭＯＳトランジスタＰＴ３６のゲートおよびＮＭＯＳトランジスタＮＴ３６のゲートがノードＮＤ３５に接続され、ノードＮＤ３６が正の出力端子ＴＯ＋に接続されている。
すなわち、出力バッファ部１８３３は、ノードＮＤ３２と出力端子ＴＯ＋との間に２つのＣＭＯＳインバータを縦続接続して構成されている。
入力レベルシフタ１８３は、正の入力端子ＴＩ＋に入力するデータを入力差動回路１８３１でレベルを反転させ、出力バッファ部１８３２でデータの電圧振幅を次段の遅延素子１８２の入力電圧レンジに調節し、負の出力端子ＴＯ−から出力する。
また、入力レベルシフタ１８３は、負の入力端子ＴＩ−に入力するデータを入力差動回路１８３１でレベルを反転させ、出力バッファ部１８３３でデータの電圧振幅を次段の遅延素子１８２の入力電圧レンジに調節し、正の出力端子ＴＯ＋から出力する。
出力レベルシフタ１８４は、遅延素子１８２から出力されたデータの出力電圧振幅を再びデータの電圧振幅（ＶＤＤ−ＶＳＳ）に戻し、差動からシングルに出力を変換する。
図９は、本実施形態に係る遅延回路１８１に適用される出力レベルシフタ１８４の構成例を示す回路図である。
図９の出力レベルシフタ１８４は、ＰＭＯＳトランジスタＰＴ４１、ＰＴ４２、ＮＭＯＳトランジスタＮＴ４１，ＮＴ４２、正の入力端子ＴＩ＋、負の入力端子ＴＩ−、および出力端子ＴＯを有する。
ＰＭＯＳトランジスタＰＴ４１およびＰＴ４２のソースが電源電圧ＶＤＤの供給源に接続され、ＮＭＯＳトランジスタＮＴ４１およびＮＴ４２のソースが基準電位源ＶＳＳに接続されている。
ＰＭＯＳトランジスタＰＴ４１のゲートが正の入力端子ＴＩ＋に接続され、ドレインがＮＭＯＳトランジスタＮＴ４１のドレインに接続され、その接続点によりノードＮＤ４１が形成されている。
ＰＭＯＳトランジスタＰＴ４２のゲートがＦの入力端子ＴＩ−に接続され、ドレインがＮＭＯＳトランジスタＮＴ４２のドレインに接続され、その接続点によりノードＮＤ４２が形成されている。
ＮＭＯＳトランジスタＮＴ４１，ＮＴ４２のゲートがノードＮＤ４１に接続され、ノードＮＤ４２が出力端子ＴＯに接続されている。
このような構成を有する出力レベルシフタ１８４は、上述したように、遅延素子１８２から出力されたデータの出力電圧振幅を再びデータの電圧振幅（ＶＤＤ−ＶＳＳ）に戻し、差動からシングルに出力を変換する。
クロックドインバータ１８５，１８６はスタンバイ信号ＳＴＢが非アクティブのローレベルのときに作動状態となり、入力データを反転して出力する。
スイッチ１８８，１８９はスタンバイ信号ＳＴＢがハイレベルのときにオン状態となり、入力データの経路において、バッファＢＦ１８１の出力を出力レベルシフタ１８４側に直接転送する。
すなわち、スイッチ１８８は、スタンバイ信号ＳＴＢがアクティブのハイレベルのときに、データ経路におけるクロックドインバータ１８５，１８６、入力レベルシフタ１８３、遅延素子１８２、出力レベルシフタ１８４の経路をバイパスさせる。
スイッチ１８９は、スタンバイ信号ＳＴＢがローレベルでインバータ１８７の出力がハイレベルのときにオン状態となり、出力レベルシフタ１８４の出力をバッファＢＦ１８２を介して出力端子ＴＤＯＵＴに伝搬させる。
スイッチ１８９は、スタンバイ信号ＳＴＢがハイレベルでインバータ１８７の出力がローレベルのときにオフ状態となり、出力レベルシフタ１８４の出力側をハイインピーダンス状態に保持する。
ここで、上記構成を有するデータ転送回路２００における遅延タイミング調整回路２１０の動作について、図１０、図１１（Ａ）〜（Ｄ）、および図１２（Ａ）〜（Ｄ）に関連付けて説明する。
図１０は、遅延時間Ｔｄと供給電流Ｉｏｓｃとの関係を説明するための図である。
図１１（Ａ）〜（Ｄ）は通常動作(非スタンバイ)時のタイミングチャートである。
図１２（Ａ）〜（Ｄ）はスタンバイ時のタイミングチャートである。
ＰＬＬ回路１６０は、マスタークロックＭＣＫを入力分周器１６１で比較周波数まで分周をかけた後、この基準クロックＲＣＬＫと帰還分周器１６６からのフィードバッククロックＦＣＬＫと位相比較器１６２で位相差を検出する。
検出された位相差はチャージポンプ１６３とループフィルタ１６４にて時間軸から電圧軸に変換される。
電圧制御発振器１６５の出力は帰還分周器１６６に供給され、そこで比較周波数に分周され位相比較器１６２にフィードバックされる。そして、フィードバッククロックＦＣＬＫと分周後のマスタークロックである基準クロックＲＣＬＫの位相が一致する周波数でロックがかかる。
このフィードバック制御により、温度変化や電源電圧変動、トランジスタのしきい値バラツキ等が発生した際にもロック周波数は一定となり、発振器で生じる位相差はこれらの変動の影響を受けずに安定する。
本実施形態においては、この位相差が遅延回路１８１の遅延時間の基準値として使用される。
ロック周波数はマスタークロックＭＣＫの周波数、帰還分周器１６６の分周数、電圧制御発振器１６５のゲイン、チャージポンプ１６３の出力電流、ループフィルタ１６４の伝達関数により決定される。
ただし、本遅延タイミング調整回路２１０ではＰＬＬ回路１６０のロック周波数は直接遅延時間として使用しないため、任意のロック周波数に設定することが可能である。
遅延回路１８１はＰＬＬ回路１６０の電圧制御発振器１６５から発振遅延素子ＯＳＣＤ１〜３の供給電流Ｉｄｌを受け取る。
この電流ＩｄｌはＰＬＬ回路１６０の電圧制御発振器１６５の発振遅延素子ＯＳＣＤ１〜３に供給されるものをミラー(折り返し)したものである。このため、遅延回路１８１の遅延素子１８２で生じる位相差はＰＬＬ回路１６０の発振遅延素子ＯＳＣＤ１〜３のうちの１段で生じる位相差と同一のものとなる。
したがって、遅延回路１８１の遅延素子１８２cで生じる位相差もＰＬＬ回路１６０と同様に温度変化、電源電圧変動、トランジスタのしきい値バラツキの影響を受けない。
遅延タイミング調整回路２１０は、図５および図６に示すように、電流調節部（遅延調節部）１７０にてＰＬＬ回路１６０から供給される電流Ｉｄｌを微調整することが可能である。
この図５および図６例の場合、遅延時間Ｔｄと遅延素子１８２への供給電流Ｉｏｓｃは以下のような関係式が成り立つ。
［数１］
ΔＴｄ ∝ 1/√ΔＩｏｓｃ ・・・（式１）
このことから以下のように電流調節部(遅延調節部)１７０で電流Ｉｏｓｃを制御することで、遅延時間Ｔｄを線形に調節することが可能である。
［数２］
ΔＩｏｓｃ = Ｉｄｌ/ΔＫ ・・・（式２）
ここで、Ｋは電流調節部(遅延調節部)１７０の電流調節係数を示す。ＩｄｌはＰＬＬ回路１６０から電流調節部(遅延調節部)１７０に供給される電流を現している。
ここで、式２を式１に代入すると、次の関係が得られる。
［数３］
ΔＴｄ ∝ √ΔＫ/√Ｉｄｌ ・・・（式３）
√Ｉｄｌは定数であることから、式３を変形すると次式が得られる。
［数４］
∴ΔＴｄ ∝ √ΔＫ ・・・（式４）
遅延時間Ｔｄと電流調節部(遅延調節部)１７０による電流調節係数Ｋの平方根とが比例関係になる。
図１０は、供給電流Ｉｏｓｃと遅延時間Ｔｄとの関係をグラフ化したものである。
電流調節部(遅延調節部)１７０は、図５および図６に示されるように、カレントミラー構成であり、ミラー比を外部からの制御信号ＤＤＣＴＬで調節できるように設定可能な構成となっている。
このミラー比がＫに相当する。
電流調節部(遅延調節部)１７０は、カレントミラー比を制御信号ＤＤＣＴＬで切り替えられる構成であるため、ミラー比Ｋの選び方次第で平方根特性も実現可能である。
たとえば、Ｋを１，４，９，１６，２５・・・と切り替えた場合、Ｋの平方根は１，２，３，４，５・・・となり、ΔＴｄは線形に増加していくことが確認できる。
図６に電流調節部(遅延調節部)１７０の回路例を示すように、電流調節部(遅延調節部)１７０は６ビット制御の回路となっているが、６ビットに限定されることなく、目標とするΔＴｄにあわせてビット数を調節することが可能である。
以上のように、通常動作時（非スタンバイ時）には、遅延回路１８１でタイミング調整され、出力インタフェース部１５０を介して伝送線路４００に出力される。
遅延回路１８１を使わない場合、スタンバイ信号ＳＴＢがハイレベルに設定されて入力されることで、遅延回路１８１の入力レベルシフタ１８３、遅延素子１８２、出力レベルシフタ１８４をバイパスする経路で信号を送ることになる。
この場合、バッファの遅延のみに切り替えることができる。
このとき、入力レベルシフタ１８３、遅延素子１８２、出力レベルシフタ１８４は連動してスタンバイ状態となり、消費電力を抑えることができる。
なお、このときの出力レベルシフタ１８４の出力端子はハイインピーダンスに設定する。
たとえば、イメージセンサのデータレートを落とした際に、出力チャネルの数がそれに連動して減るとすると、減らされた出力チャネルはスタンバイに落とすことで、消費電力の削減を可能としている。
上述したように、図１１（Ａ）〜（Ｄ）が遅延回路動作時を、図１２（Ａ）〜（Ｄ）が遅延回路をバイパスした場合の入出力関係を表している。
スタンバイ信号ＳＴＢがローレベルの場合、入力レベルシフタ１８３、遅延素子１８２、出力レベルシフタ１８４を介する。これにより、入力データＤＡＴＡＩＮに対して、制御信号ＤＤＣＴＬのミラーＫの値に比例した遅延時間Ｔｄだけ遅れて出力データＤＡＴＡＯＵＴが出力される。
スタンバイ信号ＳＴＢがハイレベルになると、入力レベルシフタ１８３、遅延素子１８２、出力レベルシフタ１８４はスタンバイ状態となり、遅延時間Ｔｄはほぼ０となる。
以上説明したように、本実施形態によれば、遅延タイミング調整回路２１０はＰＬＬ回路１６０を内蔵する。そして、ＰＬＬ回路１６０の発振遅延素子と同一のものを遅延回路１８１の遅延素子１８２として使用することで温度変化、電源電圧変動、トランジスタのしきい値バラツキに依存しない遅延時間を作り出すことが可能である。
また、遅延タイミング調整回路２１０は、遅延回路１８１の遅延素子１８２に供給する電流を調節する電流調節部１７０を有しており、多チャネルインタフェースに応用する場合に各遅延回路毎に独立して遅延時間を設定することが可能である。
遅延タイミング調整回路２１０は、各データラインＤＴＬ０〜ＤＴＬｐ上に配置する回路がＤＬＬに比べて少ないため、ＤＬＬに比べて小型化が可能であり、イメージセンサ等の周辺回路の小型化が必要なものに適している。
遅延タイミング調整回路２１０は、ＰＬＬ回路１６０内部の発振遅延素子ＯＳＣＤ１〜３で生じる位相差を直接遅延時間として使用するのではない。このため、遅延時間に依らずＰＬＬ回路１６０のロック周波数を任意に定めることが可能であり、ＰＬＬ回路１６０の設計難易度を下げることが可能である。
なお、各実施形態に係るＣＭＯＳイメージセンサは、特に限定されないが、たとえば列並列型のアナログ−デジタル変換装置（カラムＡＤＣ（Analog digital converter)を搭載したＣＭＯＳイメージセンサとして構成することも可能である。
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
＜２．第２の実施形態＞
図１３は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
本カメラシステム５００は、図１３に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００が適用可能な撮像デバイス５１０を有する。
カメラシステム５００は、この撮像デバイス５１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ５２０を有する。
また、カメラシステム５００は、撮像デバイス５１０を駆動する駆動回路(ＤＲＶ)５３０と、撮像デバイス５１０の出力信号を処理する信号処理回路(ＰＲＣ)５４０と、を有する。
駆動回路５３０は、撮像デバイス５１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス５１０を駆動する。
また、信号処理回路５４０は、撮像デバイス５１０の出力信号に対して所定の信号処理を施す。
信号処理回路５４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路５４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス５１０として、先述した撮像素子１００を搭載することで、低消費電力で、高精度なカメラが実現できる。
本発明の実施形態に係るデータ転送回路を採用したＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。 図１のデータ転送回路のより具体的な構成およびＤＳＰとの接続状態の一例を示す図である。４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素例を示す図である。 本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。 本実施形態に係るデータ転送回路におけるＰＬＬ回路、遅延調節部、および遅延部を含む遅延タイミング調整回路の構成例を示す回路図である。 本実施形態に係る電流調節部および遅延回路の１チャネルあたりの構成例を示す図である。 本実施形態に係る電流調節部のより具体的な構成例を示す回路図である。 本実施形態に係る遅延回路に適用される遅延素子の構成例を示す回路図である。 本実施形態に係る遅延回路に適用される入力レベルシフタの構成例を示す回路図である。 本実施形態に係る遅延回路に適用される出力レベルシフタの構成例を示す回路図である。 遅延時間と供給電流との関係を説明するための図である。 通常動作(非スタンバイ)時のタイミングチャートである。 スタンバイ時のタイミングチャートである。 本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
符号の説明
１００・・・ＣＭＯＳイメージセンサ(固体撮像素子)、１１０・・・画素アレイ部、１２０・・・行選択回路（Ｖｄｅｃ）、１３０・・・カラム読み出し回路（ＡＦＥ）、１４０・・・デジタル制御回路、１５０・・・出力インタフェース部（ＩＦ）、１６０・・・ＰＬＬ回路、１６１・・・入力分周器(RDIV)、１６２・・・位相比較器(PFD)、１６３・・・チャージポンプ(CP)、１６４・・・ループフィルタ(LPF)、１６５・・・電圧制御発振器(VCO)、ＯＳＣＤ１〜３・・・発振遅延素子、１６６・・・帰還分周器(1/N)、１７０・・・遅延調節部（電流調節部）、１８０・・・遅延回路群、１８１・・・遅延回路、１８２・・・遅延素子、１８３・・・入力レベルシフタ、１８４・・・出力レベルシフタ、２００・・・データ転送回路、２１０・・・遅延タイミング調整回路、５００・・・カメラシステム、５１０・・・撮像デバイス、５２０・・・レンズ、５３０・・・駆動回路、５４０・・・信号処理回路。

Claims (13)

  1. 少なくとも一つのデータラインと、
    発振信号を発振する複数の発振遅延素子を有し、基準クロックとフィードバッククロックとを位相同期させて上記発振信号を発振する位相同期回路と、
    上記データラインに配置された上記発振遅延素子と等価な遅延素子を含み、当該データラインを伝搬されるデータを遅延させる少なくとも一つの遅延回路と、
    上記位相同期回路の発振にかかわる信号を応じて上記遅延回路の遅延素子の遅延量を調節する遅延調節部と
    を有するタイミング調整回路。
  2. 複数の上記データラインと、
    上記複数のデータラインにそれぞれ配置された複数の上記遅延回路と、
    複数の上記遅延調節部と、を有し、
    上記複数の遅延調節部は、
    上記遅延回路ごとに独立して配置され、データチャネルごとに上記位相同期回路の発振にかかわる信号に応じて対応する上記遅延回路の遅延素子の遅延量を調節する
    請求項１記載のタイミング調整回路。
  3. 上記位相同期回路は、
    基準クロックとフィードバッククロックとの位相比較結果に応じた電圧を受けて、カレントミラー回路により得られた電流を上記発振遅延素子に供給して発振動作を行う電圧制御発振器を含み、
    上記遅延調節部は、
    上記位相同期回路のカレントミラー回路により得られた上記電流に応じた電流を上記遅延素子の遅延量を調節する調節信号として当該遅延素子に供給する
    請求項１または２記載のタイミング調整回路。
  4. 上記遅延調節部は、
    制御信号に応じて上記遅延素子に供給する電流を微調整可能な機能を有する
    請求項３記載のタイミング調整回路。
  5. 上記遅延回路は、
    少なくとも上記遅延素子の入力側に配置され、入力データを上記遅延素子の入力電圧レンジに調節し、レベル調節したデータを当該遅延素子に供給する入力レベルシフタと、
    上記遅延素子から出力されたデータの出力振幅電圧をデータの電圧振幅に戻す出力レベルシフタと、
    スタンバイ時に、上記入力レベルシフタ、上記遅延素子、および上記出力レベルシフタのデータ経路をバイパスして、入力データを上記出力レベルシフタの出力側にバイパスするバイパス回路と、を含む
    請求項１から４のいずれか一に記載のタイミング調整回路。
  6. 上記バイパス回路は、
    上記スタンバイ時に、上記出力レベルシフタの出力側がハイインピーダンスに保持する機能を有する
    請求項５記載のタイミング調整回路。
  7. 光電変換を行う複数の画素が行列状に配列された画素部と、
    上記画素部から画素信号の読み出しを行い、読み出したアナログ画素信号をデジタル信号に変換する機能を含む画素読み出し部と、
    上記画素読み出し部によるデジタル信号の遅延タイミングを調整可能なタイミング調整回路と、を有し、
    上記タイミング調整回路は、
    上記画素読み出し部によるデジタルデータが伝搬される少なくとも一つのデータラインと、
    発振信号を発振する複数の発振遅延素子を有し、基準クロックとフィードバッククロックとを位相同期させて上記発振信号を発振する位相同期回路と、
    上記データラインに配置された上記発振遅延素子と等価な遅延素子を含み、当該データラインを伝搬されるデータを遅延させる少なくとも一つの遅延回路と、
    上記位相同期回路の発振にかかわる信号を応じて上記遅延回路の遅延素子の遅延量を調節する遅延調節部と、を含む
    固体撮像素子。
  8. 複数の上記データラインと、
    上記複数のデータラインにそれぞれ配置された複数の上記遅延回路と、
    複数の上記遅延調節部と、を有し、
    上記複数の遅延調節部は、
    上記遅延回路ごとに独立して配置され、データチャネルごと上記位相同期回路の発振にかかわる信号を応じて対応する上記遅延回路の遅延素子の遅延量を調節する
    請求項７記載の固体撮像素子。
  9. 上記位相同期回路は、
    基準クロックとフィードバッククロックとの位相比較結果に応じた電圧を受けて、カレントミラー回路により得られた電流を上記発振遅延素子に供給して発振動作を行う電圧制御発振器を含み、
    上記遅延調節部は、
    上記位相同期回路のカレントミラー回路により得られた上記電流に応じた電流を上記遅延素子の遅延量を調節する調節信号として当該遅延素子に供給する
    請求項７または８記載の固体撮像素子。
  10. 上記遅延調節部は、
    制御信号に応じて上記遅延素子に供給する電流を微調整可能な機能を有する
    請求項９記載の固体撮像素子。
  11. 上記遅延回路は、
    少なくとも上記遅延素子の入力側に配置され、入力データを上記遅延素子の入力電圧レンジに調節し、レベル調節したデータを当該遅延素子に供給する入力レベルシフタと、
    上記遅延素子から出力されたデータの出力振幅電圧をデータの電圧振幅に戻す出力レベルシフタと、
    スタンバイ時に、上記入力レベルシフタ、上記遅延素子、および上記出力レベルシフタのデータ経路をバイパスして、入力データを上記出力レベルシフタの出力側にバイパスするバイパス回路と、を含む
    請求項７から１０のいずれか一に記載の固体撮像素子。
  12. 上記バイパス回路は、
    上記スタンバイ時に、上記出力レベルシフタの出力側がハイインピーダンスに保持する機能を有する
    請求項１１記載の固体撮像素子。
  13. 固体撮像素子と、
    上記固体撮像素子に被写体像を結像する光学系と、
    上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、
    上記固体撮像素子は、
    光電変換を行う複数の画素が行列状に配列された画素部と、
    上記画素部から画素信号の読み出しを行い、読み出したアナログ画素信号をデジタル信号に変換する機能を含む画素読み出し部と、
    上記画素読み出し部によるデジタル信号の遅延タイミングを調整可能なタイミング調整回路と、を有し、
    上記タイミング調整回路は、
    上記画素読み出し部によるデジタルデータが伝搬される少なくとも一つのデータラインと、
    発振信号を発振する複数の発振遅延素子を有し、基準クロックとフィードバッククロックとを位相同期させて上記発振信号を発振する位相同期回路と、
    上記データラインに配置された上記発振遅延素子と等価な遅延素子を含み、当該データラインを伝搬されるデータを遅延させる少なくとも一つの遅延回路と、
    上記位相同期回路の発振にかかわる信号を応じて上記遅延回路の遅延素子の遅延量を調節する遅延調節部と、を含む
    カメラシステム。
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