JP2008283457A - データ転送回路、固体撮像素子、およびカメラシステム - Google Patents

Abstract

【課題】データ出力部への転送線上の配線遅延による影響を低減でき、データ出力部におけるデータの取り込みを的確かつ高精度に行うことが可能で、ひいては走査の高速化を図ることが可能なデータ転送回路、固体撮像素子、およびカメラシステムを提供する。
【解決手段】列走査回路１３は、供給される駆動クロックに同期して選択信号を対応する保持回路に出力する複数の選択信号生成部１３１−０〜１３１−ｎと、マスタクロックを伝搬し、駆動クロックとして複数の選択信号生成部に供給するクロック供給線ＬＭＣＫ１，ＬＣＭＣＫ等と、を含み、データ出力回路１７−０〜１７−ｎは、第１の取り込みクロックＳＡＣＫ１に同期して検出データを取り込み出力する第１のデータ同期回路１７２−０〜１７２−ｎと、第２の取り込みクロックＳＡＣＫ２に同期して第１のデータ同期回路の出力データを取り込む第２のデータ同期回路１７３−０〜１７３−ｎと、を含む。
【選択図】図６

Description

本発明は、データ転送回路、ＣＭＯＳイメージセンサに代表される固体撮像素子、およびカメラシステムに関するものである。

近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳイメージセンサが注目を集めている。
これは、ＣＣＤ画素の製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要があるため、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。

ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができるため、周辺ICの数を減らす事ができるといった、大きなメリットを複数持ち合わせている。

ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。

この列並列出力型ＣＭＯＳイメージセンサの信号出力回路については実に様々なものが提案されているが、その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。

このような列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１や特許文献１に開示されている。

図１は、列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。

この固体撮像素子１は、撮像部としての画素アレイ部２、行走査回路３、列走査回路４、タイミング制御回路５、ＡＤＣ群６、デジタル−アナログ変換装置（以下、DAC (Digital - Analog converter)と略す）７、カウンタ８、およびセンスアンプ回路（Ｓ／Ａ）を含むデータ出力回路９を有する。

画素アレイ部２は、フォトダイオードと画素内アンプとを含む単位画素２−１がマトリックス状（行列状）に配置されて構成される。
また、固体撮像素子１においては、画素アレイ部２の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路５、行アドレスや行走査を制御する行走査回路３、そして列アドレスや列走査を制御する列走査回路４が配置される。

ＡＤＣ群６は、ＤＡＣ７により生成される参照電圧を階段状に変化させたランプ波形ＲＡＭＰと、行線H0、H1…毎に単位画素２−１から列線V0、V1…を経由し得られるアナログ信号とを比較する比較器６−１と、比較時間をカウントするカウンタ８のカウント結果を保持するメモリ装置６−２とからなるＡＤＣが複数配列されている。
ＡＤＣ群６は、ｎビットデジタル信号変換機能を有し、各列線V0、V1…毎に配置され、列並列ＡＤＣブロック６−３が構成される。
各メモリ装置６２の出力は、２ｎビット幅の水平転送線６−４に接続されている。
そして、それぞれの水平転送線６−４に対応した２ｎ個のセンス回路、データ出力回路９および出力回路が配置される。

ここで、固体撮像素子（ＣＭＯＳイメージセンサ）１の動作を、図２のタイミングチャートと図１のブロック図とに関連付けて説明する。

任意の行Hxの単位画素２−１から列線V0、V1…への１回目の読み出しが安定した後、ＤＡＣ７により比較器６−１に対して、参照電圧を時間変化させた階段状のランプ波形ＲＡＭＰを入力し、任意の列線Vxの電圧との比較を比較器６−１にて行う。
ランプ波形ＲＡＭＰの階段波入力と並行して、カウンタ８で１回目のカウントがなされる。
ここで、ＲＡＭＰとVxの電圧が等しくなったとき比較器６−１の出力は反転し、同時にメモリ装置６−２に比較期間に応じたカウントが保持される。この１回目の読み出し時は、単位画素２−１のリセット成分ΔVを読み出しており、リセット成分ΔV内には、単位画素２−１毎にばらつく雑音がオフセットとして含まれている。
しかし、このリセット成分ΔVのばらつきは一般に小さく、またリセットレベルは全画素共通なため、任意の列線Vxの出力はおおよそ既知である。
したがって、１回目のリセット成分ΔV読み出し時には、ランプ波形（RAMP）電圧を調整することにより比較期間を短くすることが可能である。この例では７ビット分のカウント期間（１２８クロック）でΔVの比較を行っている。

２回目の読み出しは、リセット成分ΔVに加え単位画素２−１毎の入射光量に応じた信号成分を読み出し、１回目の読み出しと同様の動作を行う。
すなわち、任意の行Hxの単位画素２−１から列線V0、V1…への２回目の読み出しが安定した後、ＤＡＣ７により比較器６−１に対して、参照電圧を時間変化させた階段状のランプ波形ＲＡＭＰを入力し、任意の列線Vxの電圧との比較を比較器６−１にて行う。
ランプ波形ＲＡＭＰの階段波入力と並行して、カウンタ８で２回目のカウントがなされる。
ここで、ＲＡＭＰとVxの電圧が等しくなったとき比較器６−１の出力は反転し、同時にメモリ装置６−２内に比較期間に応じたカウントが保持される。
この時、１回目のカウントと２回目のカウントとでは、メモリ装置６−２内の異なった場所に保持される。
以上のＡＤ変換期間終了後、列走査回路４により、メモリ装置６−２に保持された１回目と２回目のそれぞれｎビットのデジタル信号が２ｎ本の水平転送線６−４を経て、データ出力回路９で検出され、順次減算回路で、（２回目の信号）−（１回目の信号）がなされた後、外部に出力され、その後、順次行毎に同様の動作が繰り返され、２次元画像が生成される。
W. Yang等 (W. Yang et. Al., "An Integrated 800x600 CMOS Image System," ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999) 特開２００５−３２３３３１号公報

上述したような固体撮像素子（ＣＭＯＳイメージセンサ）では、列並列読み出し方式を採用しているため、行方向の走査（垂直走査）は非常に低速だが、列方向の走査（水平走査）は、１Ｈ（水平走査）時間内に１行分のデータをすべて読みきらなければならないため、非常に高速となる。

ところが、上述したような固体撮像素子（ＣＭＯＳイメージセンサ）では、水平転送線は、非常に長く、たとえば７ｍｍ程度の長さが有り、寄生容量や、寄生抵抗等により、センス回路に近い側と遠い側で検知時間にバラツキが発生する。

一般的に、広範囲に配置されている各カラムのカウンタラッチの各データを、データ転送線を用いてシリアル読み出しする際、センスアンプ回路を含むデータ出力回路９のデータラッチタイミングに対し、全ての箇所からのデータ読み出しを同時に行う。
この場合、データ出力回路は近い箇所からのデータと遠い箇所からのデータを常に同じタイミングでラッチする必要がある。
しかし、ポイントが非常に広範囲にわたる場合、配線遅延が大きすぎると同じタイミングでのラッチが困難となる。転送速度（クロック周波数）が大きくなる程、この配線遅延の影響は大きい。

近年、イメージセンサは多画素、高速化だけでなく、１眼レフカメラ市場の拡大にともない、イメージセンサの大型化もかなり進んでおり、この配線遅延による影響は、イメージセンサの列（水平）走査高速化の妨げとなっている。

本発明は、データ出力回路への転送線上の配線遅延による影響を低減でき、データ出力回路におけるデータの取り込みを的確かつ高精度に行うことが可能で、ひいては走査の高速化を図ることが可能なデータ転送回路、固体撮像素子、およびカメラシステムを提供することにある。

本発明の第１の観点のデータ転送回路は、データを転送する複数の転送線と、上記転送線を転送されたデータを検出し、取り込みクロックに同期して検出データを取り込む複数のデータ出力部と、入力レベルに対応したデータを保持し、選択信号に応答して上記データを対応する上記転送線に転送する、並列に配置された複数の保持部と、少なくともマスタクロックを供給するクロック供給部と、駆動クロックに同期して上記選択信号を生成し、上記保持部に出力する走査部と、を有し、上記転送線は、上記保持部の並列配置方向に配線され、当該方向に配置された対応する上記データ出力部に接続され、上記走査部は、上記保持部の並列配置に対応して配置され、供給される駆動クロックに同期して上記選択信号を対応する保持部に出力する複数の選択信号生成部と、マスタクロックを伝搬し、駆動クロックとして上記複数の選択信号生成部に供給するクロック供給線と、を含み、上記データ出力部は、上記取り込みクロックに同期して上記検出データを取り込み出力する第１の取り込み部と、上記取り込みクロックに同期して上記第１の取り込み部の出力データを取り込む第２の取り込み部と、を含む。

本発明の第２の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された撮像部と、データを転送する複数の転送線と、上記転送線を転送されたデータを検出し、取り込みクロックに同期して検出データを取り込む複数のデータ出力部と、入力レベルに対応したデータを保持し、選択信号に応答して上記データを対応する上記転送線に転送する、並列に配置された複数の保持部と、少なくともマスタクロックを供給するクロック供給部と、駆動クロックに同期して上記選択信号を生成し、上記保持部に出力する走査部と、を有し、上記転送線は、上記保持部の並列配置方向に配線され、当該方向に配置された対応する上記データ出力部に接続され、上記走査部は、上記保持部の並列配置に対応して配置され、供給される駆動クロックに同期して上記選択信号を対応する保持部に出力する複数の選択信号生成部と、マスタクロックを伝搬し、駆動クロックとして上記複数の選択信号生成部に供給するクロック供給線と、を含み、上記データ出力部は、上記取り込みクロックに同期して上記検出データを取り込み出力する第１の取り込み部と、上記取り込みクロックに同期して上記第１の取り込み部の出力データを取り込む第２の取り込み部と、を含む。

本発明の第３の観点のカメラシステムは、固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、データを転送する複数の転送線と、上記転送線を転送されたデータを検出し、取り込みクロックに同期して検出データを取り込む複数のデータ出力部と、入力レベルに対応したデータを保持し、選択信号に応答して上記データを対応する上記転送線に転送する、並列に配置された複数の保持部と、少なくともマスタクロックを供給するクロック供給部と、駆動クロックに同期して上記選択信号を生成し、上記保持部に出力する走査部と、を有し、上記転送線は、上記保持部の並列配置方向に配線され、当該方向に配置された対応する上記データ出力部に接続され、上記走査部は、上記保持部の並列配置に対応して配置され、供給される駆動クロックに同期して上記選択信号を対応する保持部に出力する複数の選択信号生成部と、マスタクロックを伝搬し、駆動クロックとして上記複数の選択信号生成部に供給するクロック供給線と、を含み、上記データ出力部は、上記取り込みクロックに同期して上記検出データを取り込み出力する第１の取り込み部と、上記取り込みクロックに同期して上記第１の取り込み部の出力データを取り込む第２の取り込み部と、を含む。

好適には、上記第１の取り込み部は、第１の取り込みクロックに同期して上記検出データを取り込み、上記第２の取り込み部は、第２の取り込みクロックに同期して上記第１の取り込み部の出力データを取り込む。

好適には、上記走査部は、上記駆動クロックを伝搬する駆動クロック供給線が上記転送線と同方向に配線され、上記駆動クロック供給線を伝搬したクロックが上記第１の取り込みクロックとして上記複数のデータ出力部に供給される。

好適には、上記走査部は、上記マスタクロックが供給されるクロック供給線が上記第１の取り込みクロックが伝搬する駆動クロック供給線により遅延の小さいクロック供給線が分岐され、上記分岐クロック供給線を伝搬したマスタクロックが上記第２の取り込みクロックとして上記複数のデータ出力部に供給される。

本発明によれば、走査部において、クロック供給線をマスタクロックが伝搬され、駆動クロックとして各選択信号生成部に分配される。
各選択信号生成部においては、供給される駆動クロックに同期して選択信号が生成され、対応する保持部に出力される。
これにより、保持部から対応する転送線にデータが出力され、データ出力部に転送される。
データ出力部においては、第１の取り込み部で取り込みクロックに同期して検出データが取り込まれる。そして、第２の取り込み部で、第１の取り込み部の出力データが取り込みクロックに同期して再度取り込まれる。

本発明によれば、データ出力部への転送線上の配線遅延による影響を低減できる。
よって、データ出力部におけるデータの取り込みを的確かつ高精度に行うことができる。

以下、本発明の実施の形態を図面に関連付けて説明する。

図３は、本発明の一実施形態に係るデータ転送回路を含む列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。図４は、図３のＡＤＣ、固体撮像素子のデータ転送系のより具体的な構成例を示す図である。

この固体撮像素子１０は、撮像部としての画素アレイ部１１、行走査回路１２、列走査回路１３、タイミング制御回路１４、ＡＤＣ群１５、ＤＡＣ１６、および複数のセンスアンプ（Ｓ／Ａ）回路１７１を含むデータ出力回路（データ検出回路）１７を有する。

画素アレイ部１１は、フォトダイオードと画素内アンプとを含む単位画素１１１がＭ行Ｎ列のマトリックス状（行列状）に配置されて構成される。
また、固体撮像素子１０においては、画素アレイ部１１の信号を順次読み出すための制御回路として、内部クロックを生成するタイミング制御回路１４、行アドレスや行走査を制御する行走査回路１２、そして列アドレスや列走査を制御する列走査回路１３が配置される。

ＡＤＣ群１５は、ＤＡＣ１６により生成される参照電圧を階段状に変化させたランプ波形ＲＡＭＰと、行線H0、H1…毎に単位画素１１１から列線V0、V1…を経由し得られるアナログ信号とを比較する画素配列の各列に対応して設けられた（ｎ＋１）個の比較器（ＲＥＦ）１５１と、比較器１５１の出力を受けてアップダウンカウントを行う非同期アップ／ダウンカウンタ（以下、カウンタラッチという）１５２とからなるＡＤＣ１５Ａが画素配列の各列に対応して各列線V0、V1…毎に配置され、列並列ＡＤＣブロック１５３が構成される。
各カウンタラッチ１５２の出力は、データ転送線１５４に接続されている。このデータ転送線１５４には、データ出力回路１７のセンスアンプ回路の入力が接続されている。

保持回路としての機能を有するカウンタラッチ１５２は、初期時にはダウンカウント状態に有り、リセットカウントを行い、対応する比較器１５１の出力ＣＯＭＰＯＵＴｉが反転すると、ダウンカウント動作を停止し、カウント値を保持する。
このとき、カウンタラッチ１５２の初期値は、ＡＤ変換の階調の任意の値、たとえば、０とする。このリセットカウント期間は、単位画素１１１のリセット成分ΔVを読み出している。
カウンタラッチ１５２は、その後、アップカウント状態にし、入射光量に対応したデータカウントを行い、対応する比較器１５１の出力ＣＯＭＰＯＵＴｉが反転すると、比較期間に応じたカウント値を保持する。
カウンタラッチ１５２に保持されたカウンタ値は、列走査回路１３により走査され、デジタル信号として、データ転送線１５４を経てセンスアンプ回路１７１に入力される。

列走査回路１３は、たとえばスタートパルスＳＴＲＴおよびマスタクロックＭＣＫが供給されることで活性化され、マスタクロックＭＣＫに応じた（ＭＣＫを基準とする）駆動クロックＣＬＫに同期して対応する選択線ＳＥＬを駆動して、カウンタラッチ１５２のラッチデータのデータ転送線１５４に読み出させる。

ここで、図３のＡＤＣ、固体撮像素子のデータ転送系のより具体的な構成例について図４等に関連付けて説明する。

カウンタラッチ１５２−０〜１５２−ｎは、たとえば図４に示すように、カウンタＣＮＴ／ラッチＬＴＣ／ドライブＤＲＶトランジスタ（Ｔｒ）が、１ビット分（１０bit、１２bit等）並んで構成される。そして、ＡＤＣ１５Ａとして（ｎ＋１）列並んで配置される。
データ転送時は、列走査回路１３によって、選択線ＳＥＬ０〜ＳＥＬｎを通して特定の列が順次選択される。
列走査回路１３は、スタートパルスにより、スタート位置が選ばれ、シフトレジスタ等で構成されることにより、順次選択される。
選択された列のドライブトランジスタＴｒの情報（１or０）の情報は、データ転送線１５４に読み出され、データ出力回路１７のセンスアンプ回路１７１によって検出され、出力データ処理回路２０に出力される。

図５は、本実施形態に係るカウンタラッチ内のドライブトランジスタの具体例を示す回路図である。
ドライブトランジスタＤＲＶＴｒは、図５に示すように、所定電位（たとえば接地電位）とデータ転送線１５４との間に直列に接続された、たとえばｎチャネルＭＯＳ（ＮＭＯＳ）からなるセレクトトランジスタＮＴ１と、ＮＭＯＳからなるデータトランジスタＮＴ２により構成されている。そして、セレクトトランジスタＮＴ１のゲートが列走査回路１３により駆動される選択線ＳＥＬ０〜ＳＥＬｎに接続され、データトランジスタＮＴ２のゲートがラッチＬＴＣの出力に接続されている。

列走査回路１３の出力により駆動される選択線ＳＥＬ０〜ＳＥＬｎにより、データ転送線（S/Aバス）１５４に接続され、ラッチデータにより決まるトランジスタＮＴ２の状態をデータ検出回路であるセンスアンプ回路１７１で読み出す。
ラッチデータが１のときは、電流パスができ、電流が流れる。また、ラッチデータが０のときは電流パスが遮断され電流が流れない。

本実施形態に係るデータ転送系においては、カウンタラッチ１５２のラッチデータのデータ転送線１５４への読み出し、データ転送線１５４を転送されたデータの検出取り込みは、出力データ処理回路２０のデータ入力段に配置されるクロック供給回路２１によるマスタクロックＭＣＫに基づく取り込むクロックＳＡＣＫに同期して２段階で行われる。
そして、本実施形態においては、センスアンプ回路１７１から見て、駆動クロックＣＬＫの遅延とデータ転送線（データバス）１５４上のデータの遅延をキャンセルすることが可能に構成されている。
以下、この駆動クロックＣＬＫの遅延とデータの遅延をキャンセル可能なデータ転送系の構成について説明する。

＜データ転送系の構成例＞
図６は、本実施形態に係るデータ転送系の構成例を示す図である。

本実施形態のデータ転送系３０における列走査回路１３は、基本的にシフトレジスタ１３１を構成し、マスタクロックＭＣＫに基づく駆動クロックＣＬＫに同期してスタートパルスＳＴＲＴを順次シフトして、選択線ＳＥＬ０〜ＳＥＬｎを駆動する選択信号ＨＳＥＬ０〜ＨＳＥＬｎを生成して出力する、たとえばフリップフロップからなる選択信号生成部としてのラッチ１３１−０〜１３１−ｎを有している。

図６の列走査回路１３においては、駆動クロックＣＬＫが並列に配置されたラッチ１３１−０〜１３１−ｎに均等に伝達されるように、マスタクロックＭＣＫのマスタクロック供給線（配線）ＬＭＣＫ１が、並列に配置されたラッチ１３１−０〜１３１−ｎの配列方向の略中央部に配線されている。
さらに、マスタクロック供給線ＬＭＣＫに１バッファ１３２を介して駆動クロックＣＬＫの駆動クロック供給線（配線）ＬＣＬＫ１が接続され、この駆動クロック供給線ＬＣＬＫ１がラッチ１３１−０〜１３１−ｎの配列方向に配線されている。
そして、駆動クロック供給線ＬＣＬＫ１の各ラッチ１３１−１〜１３１-ｎのクロック入力端の近傍から、列線の配線方向（駆動クロック供給線の配線方向に直交する方向）に、駆動クロック分配線ＬＣＬＫ２−０〜ＬＣＬＫ２−ｎが配線されている。
また、マスタクロック供給線ＬＭＣＫ１に並行して、スタートパルスＳＴＲＴの供給線ＬＳＴＲＴが列走査回路１３のデータ出力回路１７-０〜１７-ｎのデータ入力端（センスアンプ回路１７１の入力端）の最近端から最遠端まで配線され、さらに列線の配線方向（駆動クロック供給線の配線方向に直交する方向）に配線されて、その端部がラッチ１３１−０のデータ入力端に接続されている。

また、図６のデータ転送系３０においては、駆動クロック供給線ＬＣＬＫ１の最終端である駆動クロック分配線ＬＣＬＫ２−ｎとの接続端部がラッチ１３１−０〜１３１−ｎの併設方向（行線の配線方向）であってクロック供給回路２１の配置側に延設され、列線の配線方向（駆動クロック供給線の配線方向に直交する方向）に配線され、位相（遅延）調整部２２−１を介して第１の取り込みクロックＳＡＣＫ１が生成されるように構成されている。
さらに、図６のデータ転送系３０においては、マスタクロック供給線ＬＭＣＫ１の途中からバッファＢＦを介して分岐され、この分岐マスタクロック供給線ＬＢＭＣＫを伝搬したマスタクロックＢＭＣＫを位相（遅延）調整部２２−２に入力させて、第２の取り込みクロックＳＡＣＫ２が生成されるように構成されている。

分岐マスタクロック供給線ＬＢＭＣＫは、第１の取り込みクロックＳＡＣＫ１を生成するための駆動クロック供給線ＬＣＬＫ１より短く遅延が小さい。

データ出力回路１７−０〜１７−ｎは、各データ転送線１５４−０〜１５４−ｎの端部が接続され、その転送されたデータを増幅し読み出す（検出する）センスアンプ回路１７１−０〜１７１−ｎ、センスアンプ回路１７１−０〜１７１−ｎの出力を第１の取り込みクロックＳＡＣＫに同期して取り込む第１の取り込み部としての第１のデータ同期回路（ＦＦ１）１７２−０〜１７２−ｎ、および第２の取り込みクロックＳＡＣＫ２に同期して取り込み出力データ処理回路２０の出力する第１のデータ同期回路（ＦＦ２）１７３−０〜１７３−ｎを有している。
なお、第１および第２のデータ同期回路１７２−０〜１７２−ｎ，１７３−０〜１７３−ｎは、たとえばフリップフロップからなるデータラッチにより構成される。

図６のデータ転送系３０においては、クロック供給回路２１から供給されるマスタクロックＭＣＫが取り込みクロック供給部を形成する位相調整部２２を介して取り込みクロックＳＡＣＫとして各データ出力回路１７−０〜１７−ｎに供給されるように構成されている。
したがって、図６のデータ転送系３０におけるデータ出力回路１７−０〜１７−ｎのデータ同期回路１７２−０〜１７２−ｎは位相調整部２２を介した取り込むクロックＳＡＣＫに同期してセンスアンプ回路１７１−０〜１７１−ｎの出力をラッチする。
位相調整部２２は、マスタクロックＭＣＫの列走査回路１３内における伝搬遅延、駆動クロックＣＫＬによる選択線ＳＥＬ０〜ＳＥＬｎの駆動に伴うカウンタラッチ１５２−０〜１５２−ｎからのデータ転送線１５４−０〜１５４−ｎへの読み出し転送処理を考慮して、的確なデータ取り込みが行えるように、マスタクロックＭＣＫの位相を調整する（遅延調整する）。

図７は、図６のデータ転送系のタイミングチャートである。
図６のデータ転送系３０においては、図７に示すように、まず、列（水平）走査を行うシフトレジスタ１３１は、クロック供給回路２１により供給されるマスタクロックＭＣＫに応じた駆動クロックＣＬＫに同期して動作し、多少の遅れをもって選択線ＳＥＬ０,ＳＥＬ１,・・・,ＳＥＬｎによりカウンタラッチ（データ記憶部）１５２が順に選択されていく。
カウンタラッチ１５２が選択されると、データ転送線１５４−０〜１５４−ｎ上にデータが転送され、データ出力回路１７−０〜１７−ｎのセンスアンプ回路１７１−０〜１７１−ｎによって、増幅され、ＡＭＰＯＵＴ［n:０］として読み出される。
この読み出し信号ＡＭＰＯＵＴ［n:０］は、最終的にはマスタクロックＭＣＫを位相調整部２２−１で位相調整された（遅延された）第１の取り込みクロックＳＡＣＫにより同期化し、データ同期回路１７２−０〜１７２−ｎに取り込まれる。
データ同期回路１７２−０〜１７２−ｎの取り込まれたデータは第２の取り込みクロックＳＡＣＫ２によりデータ同期回路１７３−０〜１７３−ｎに再度取り込まれて、出力データ処理回路２０へと送られる。

本データ転送系３０は、図６のようにセンスアンプ回路１７１−０〜１７１−ｎの出力後をデータ同期回路１７２−０〜１７２−ｎ，１７３−０〜１７３−ｎ（ＦＦ１とＦＦ２）に２段化とし、前段のＦＦ１の第１の取り込みクロックＳＡＣＫ１をデータクロックＣＬＫと途中まで同じ経路で通し、後段のラッチＦＦ２の第２の取り込みクロッククロックＳＡＣＫ２も途中まで同じ経路を通すが、後段ＦＦ２の第２の取り込みクロックＳＡＣＫ２はなるべくデジタル回路のクロックのタイミングに前段ＦＦ１のクロックよりも近づけるようにする（そのため、第２の取り込みクロックＳＡＣＫ２を生成するための分岐線は経路を短くする）ことが特徴である。

以下、本データ転送系３０をシミュレーション結果に関連付けて考察する。

図８は、本実施形態に係るデータ転送系のスロー（slow）条件時のシミュレーション結果を示す図である。

図８において、最下段の２つのＸ１，Ｘ２の波形がセンスアンプ回路の出力である。ハイレベルの期間が信号の出力期間でそれぞれ、Ｘ１で示す波形が近端側（near側）のデータ、Ｘ２で示す波形が遠端側（far側）のデータである。
下から二段目の波形のＹ１とＹ２の波形はＦＦラッチの前段、後段のクロック波形で、Ｙ１が前段、Ｙ２が後段となっている。
この波形で、Ｘ１とＸ２波形のハイレベルレベル期間のAndの期間でＦＦラッチのデータを取り込めばnear側、far側の共にＦＦラッチにデータを取り込める。
本実施形態でセンスアンプ出力データを取るタイミングは、前段ＦＦであるデータ同期回路１７２−０〜１７２−ｎ用の第１の取り込みクロックＳＡＣＫ１がデータクロックパスと経路を途中まで同じパスで通っているので、トランジスタTrばらつきが生じた際に遅延量がデータクロック（駆動クロックＣＬＫ）と同じレベルで変動するので図中Ａで示すタイミングとなり、スローt条件であってもnear側データ、far側データ、共に前段FFラッチであるデータ同期回路１７２−０〜１７２−ｎにデータを取り込めることがわかる。

前段ＦＦラッチであるデータ同期回路１７２−０〜１７２−ｎの出力波形は上から２段目のＺ１で示す波形であり、後段のＦＦラッチであるデータ同期回路１７３−０〜１７３−ｎはこの波形出力期間中にデータを取る必要がある。
後段のＦＦラッチであるデータ同期回路１７３−０〜１７３−ｎのデータ取り込みタイミングは図中Ｂで示すタイミングであり、前段のＦＦラッチであるデータ同期回路１７２−０〜１７２−ｎの出力波形を取得できていることがわかる。

また、図８の最上段の波形はデジタル回路が出力した直後のＦＦラッチクロック波形（=デジタル回路内部クロック）であり、前段のＦＦラッチであるデータ同期回路１７２−０〜１７２−ｎの第１の取り込みクロックＳＡＣＫ２はデジタル回路出力直後のクロックより大幅に遅延をしているが、後段のＦＦラッチであるデータ同期回路１７３−０〜１７３−ｎの第２の取り込みクロックＳＡＣＫ２は前段よりもラッチクロックパスが短い分、遅延量が減る。
後段のＦＦラッチであるデータ同期回路１７３−０〜１７３−ｎのタイミングがデジタル回路のクロックタイミングに近くになるパスを通ることにより、後段のＦＦラッチであるデータ同期回路１７３−０〜１７３−ｎの取り込みタイミングは、トランジスタTrのばらつきの影響を前段のＦＦラッチであるデータ同期回路１７２−０〜１７２−ｎの取り込みタイミングほどトランジスタTrばらつきの影響を受けず、トランジスタTrばらつきが出てもデジタル回路での取り込みミスを防ぐことができる。デジタル回路である出力データ処理回路２０からみて取り込みデータの遅延バラツキが小さく見え、ＦＦ１段よりもデジタル回路の制約条件範囲を狭めることができる。

図９は、本実施形態に係るデータ転送系のティピカル（typical）条件時のシミュレーション結果を示す図である。

図９からもわかるように、当然、ティピカル条件でも問題なくデータを取り込めていることがわかる。
また、スロー条件でもデータ取得に失敗しないことにより、トランジスタTrの製造バラツキ、温度特性によってデータ取り込み失敗することがなくなり、歩留まりをあげることができる。

次に、本実施形態に係る固体撮像素子（ＣＭＯＳイメージセンサ）１０の動作を、図１０のタイミングチャートと図３のブロック図とに関連付けて説明する。

任意の行Hxの単位画素１１１から列線V0、V1、…への１回目の読み出しが安定した後、ＤＡＣ１６の出力から、参照電圧の基づくランプ波形ＲＡＭＰを出力する。この参照電圧の基づくランプ波形ＲＡＭＰは、比較器１５１の基準電圧ＲＥＦとして、階段状の波形として入力される。そして、各比較器１５１において、任意の列線Vxの電圧との比較が行われる。
このとき、カウンタラッチ１５２は、ダウンカウント状態に有り、リセットカウントを行う。基準電圧ＲＥＦとVxの電圧が等しくなったとき、比較器１５１の出力ＣＯＭＰＯＵＴｉは反転し、ダウンカウント動作は停止し、カウントが保持される。
このとき、カウンタラッチ１５２の初期値は、ＡＤ変換の階調の任意の値、たとえば、０とする。このリセットカウント期間は、単位画素１１１のリセット成分ΔVを読み出している。

その後、入射光量に応じて列線V0、V1、…が安定した後、データカウント期間として、ランプ波形ＲＡＭＰは、基準電圧ＲＥＦとして入力され、任意の列線Ｖ０、Ｖ１、…の電圧との比較が比較器１５１にて行われる。
階段波であるランプ波形ＲＡＭＰの入力と並行して、カウンタラッチ１５２にて、それぞれアップカウントがなされる。基準電圧ＲＥＦと、Ｖｘが等しくなったとき比較器１５１の出力ＣＯＭＰＯＵＴｉは反転し、比較期間に応じたカウントが保持される。
カウンタラッチ１５２に保持されたカウンタ値は、列走査回路１３により走査され、デジタル信号として、データ転送線１５４を経てデータ出力回路１７のセンスアンプ回路１７１に入力され、順次デジタル値を検知し、出力される。

以上説明したように、本実施形態によれば、光電変換を行う複数の画素が行列状に配列された画素アレイ部１１と、デジタルデータを転送する複数のデータ転送線１５４−０〜１６４−ｎと、データ転送線１５４に接続されたデータ出力回路１７−０〜１７−ｎと、対応するデータ転送線１５４に接続され、画素アレイ部１１の列線を通して読み出されるアナログ入力レベルに対応したデジタル値を保持しデジタル値をデータ転送線１５４に転送する複数のカウンタラッチ１５２−０〜１５２−ｎと、複数の保持回路を駆動クロックに同期した選択信号により選択する列走査回路１３と、を有し、基本的に、列走査回路１３は、保持回路の並列配置に対応して配置され、供給される駆動クロックに同期して選択信号を対応する保持回路に出力する複数の選択信号生成部１３１−０〜１３１−ｎと、マスタクロックを伝搬し、駆動クロックとして複数の選択信号生成部に供給するクロック供給線ＬＭＣＫ１，ＬＣＭＣＫ，ＬＣＬＫ１と、を含み、データ出力回路１７−０〜１７−ｎは、第１の取り込みクロックＳＡＣＫ１に同期して検出データを取り込み出力する第１のデータ同期回路（第１の取り込み部）１７２−０〜１７２−ｎと、第２の取り込みクロックＳＡＣＫ２に同期して第１のデータ同期回路１７２−０〜１７２−ｎの出力データを取り込む第２のデータ同期回路（第２の取り込み部）１７３−０〜１７３−ｎと、を含むことから、以下の効果を得ることができる。

すなわち、撮像部のデータの水平転送時において、高速化の妨げとなっていたデータのスキュー成分のうち、データの転送距離に起因した位置依存成分を除去することができ、イメージセンサの更なる高速化、あるいは大型化に貢献することができる。
また、データとクロックを同様の転送線上を転送するため、チップ間やウエハ間のプロセスばらつきの影響を相対的に吸収しやすい構成となり、歩留まりの向上を図ることができる。また、データ同期化の取り込みマージンを拡大することができるため、設計が容易となり、設計期間、工数の削減をも実現することができる。

このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。

図１１は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

本カメラシステム４０は、図１１に示すように、本実施形態に係る固体撮像素子１０が適用可能な撮像デバイス４１と、この撮像デバイス４１の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ４２と、撮像デバイス４１を駆動する駆動回路(ＤＲＶ)４３と、撮像デバイス４１の出力信号を処理する信号処理回路(ＰＲＣ)４４と、を有する。

駆動回路４３は、撮像デバイス４１内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス４１を駆動する。

また、信号処理回路４４は、撮像デバイス４１の出力信号に対してＣＤＳ(Correlated Double Sampling;相関二重サンプリング)などの信号処理を施す。
信号処理回路４４で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路４４で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。

上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１として、先述した撮像素子１０を搭載することで、高精度なカメラが実現できる。

列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 図１の固体撮像素子の動作を説明するためのタイミングチャートである。 本発明の一実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 図３のＡＤＣ、固体撮像素子のデータ転送系のより具体的な構成例を示す図である。 本実施形態に係るカウンタラッチ回路内のドライブトランジスタＴｒの具体例を示す回路図である。 本実施形態に係るデータ転送系の第１の構成例を示す図である。 図６のデータ転送系のタイミングチャートを示す図である。 本実施形態に係るデータ転送系のスロー（slow）条件時のシミュレーション結果を示す図である。 本実施形態に係るデータ転送系のティピカル（typical）条件時のシミュレーション結果を示す図である 図３の固体撮像素子の動作を説明するためのタイミングチャートである。 本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

符号の説明

１０・・・固体撮像素子、１１・・・画素アレイ部、１２・・・行走査回路、１３・・・列走査回路、１３１・・・シフトレジスタ、１３１−０〜１３１−ｎ・・・ラッチ、１４・・・タイミング制御回路、１５・・・ＡＤＣ群、１５１・・・比較器、１５２・・・非同期アップ／ダウンカウンタ、１５３・・・列並列ＡＣブロック、１５４，１５４−０〜１５４−ｎ・・・データ転送線、１６・・・ＤＡＣ、１７・・・データ出力回路、１７１，１７１−０〜１７１−ｎ・・・センスアンプ（Ｓ／Ａ）回路、１７２−０〜１７２−ｎ・・・第１のデータ同期回路（ＦＦ１ラッチ）、１７３−０〜１７３−ｎ・・・第２のデータ同期回路（ＦＦ２ラッチ）、２０・・・出力データ処理回路、２１・・・クロック供給回路、２２-１，２２−２・・・位相調整部、３０・・・データ転送系、４０・・・カメラシステム、４１・・・撮像デバイス、４２・・・駆動回路、４３・・・レンズ、４４・・・信号処理回路。

Claims (12)

1. データを転送する複数の転送線と、
   上記転送線を転送されたデータを検出し、取り込みクロックに同期して検出データを取り込む複数のデータ出力部と、
   入力レベルに対応したデータを保持し、選択信号に応答して上記データを対応する上記転送線に転送する、並列に配置された複数の保持部と、
   少なくともマスタクロックを供給するクロック供給部と、
   駆動クロックに同期して上記選択信号を生成し、上記保持部に出力する走査部と、を有し、
   上記転送線は、
   上記保持部の並列配置方向に配線され、当該方向に配置された対応する上記データ出力部に接続され、
   上記走査部は、
   上記保持部の並列配置に対応して配置され、供給される駆動クロックに同期して上記選択信号を対応する保持部に出力する複数の選択信号生成部と、
   マスタクロックを伝搬し、駆動クロックとして上記複数の選択信号生成部に供給するクロック供給線と、を含み、
   上記データ出力部は、
   上記取り込みクロックに同期して上記検出データを取り込み出力する第１の取り込み部と、
   上記取り込みクロックに同期して上記第１の取り込み部の出力データを取り込む第２の取り込み部と、を含む
   データ転送回路。
2. 上記第１の取り込み部は、
   第１の取り込みクロックに同期して上記検出データを取り込み、
   上記第２の取り込み部は、
   第２の取り込みクロックに同期して上記第１の取り込み部の出力データを取り込む
   請求項１記載のデータ転送回路。
3. 上記走査部は、
   上記駆動クロックを伝搬する駆動クロック供給線が上記転送線と同方向に配線され、
   上記駆動クロック供給線を伝搬したクロックが上記第１の取り込みクロックとして上記複数のデータ出力部に供給される
   請求項２記載のデータ転送回路。
4. 上記走査部は、
   上記マスタクロックが供給されるクロック供給線が上記第１の取り込みクロックが伝搬する駆動クロック供給線により遅延の小さいクロック供給線が分岐され、
   上記分岐クロック供給線を伝搬したマスタクロックが上記第２の取り込みクロックとして上記複数のデータ出力部に供給される
   請求項３記載のデータ転送回路。
5. 光電変換を行う複数の画素が行列状に配列された撮像部と、
   データを転送する複数の転送線と、
   上記転送線を転送されたデータを検出し、取り込みクロックに同期して検出データを取り込む複数のデータ出力部と、
   入力レベルに対応したデータを保持し、選択信号に応答して上記データを対応する上記転送線に転送する、並列に配置された複数の保持部と、
   少なくともマスタクロックを供給するクロック供給部と、
   駆動クロックに同期して上記選択信号を生成し、上記保持部に出力する走査部と、を有し、
   上記転送線は、
   上記保持部の並列配置方向に配線され、当該方向に配置された対応する上記データ出力部に接続され、
   上記走査部は、
   上記保持部の並列配置に対応して配置され、供給される駆動クロックに同期して上記選択信号を対応する保持部に出力する複数の選択信号生成部と、
   マスタクロックを伝搬し、駆動クロックとして上記複数の選択信号生成部に供給するクロック供給線と、を含み、
   上記データ出力部は、
   上記取り込みクロックに同期して上記検出データを取り込み出力する第１の取り込み部と、
   上記取り込みクロックに同期して上記第１の取り込み部の出力データを取り込む第２の取り込み部と、を含む
   固体撮像素子。
6. 上記第１の取り込み部は、
   第１の取り込みクロックに同期して上記検出データを取り込み、
   上記第２の取り込み部は、
   第２の取り込みクロックに同期して上記第１の取り込み部の出力データを取り込む
   請求項５記載の固体撮像素子。
7. 上記走査部は、
   上記駆動クロックを伝搬する駆動クロック供給線が上記転送線と同方向に配線され、
   上記駆動クロック供給線を伝搬したクロックが上記第１の取り込みクロックとして上記複数のデータ出力部に供給される
   請求項６記載の固体撮像素子。
8. 上記走査部は、
   上記マスタクロックが供給されるクロック供給線が上記第１の取り込みクロックが伝搬する駆動クロック供給線により遅延の小さいクロック供給線が分岐され、
   上記分岐クロック供給線を伝搬したマスタクロックが上記第２の取り込みクロックとして上記複数のデータ出力部に供給される
   請求項７記載の固体撮像素子。
9. 固体撮像素子と、
   上記撮像素子に被写体像を結像する光学系と、
   上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、
   上記固体撮像素子は、
   データを転送する複数の転送線と、
   上記転送線を転送されたデータを検出し、取り込みクロックに同期して検出データを取り込む複数のデータ出力部と、
   入力レベルに対応したデータを保持し、選択信号に応答して上記データを対応する上記転送線に転送する、並列に配置された複数の保持部と、
   少なくともマスタクロックを供給するクロック供給部と、
   駆動クロックに同期して上記選択信号を生成し、上記保持部に出力する走査部と、を有し、
   上記転送線は、
   上記保持部の並列配置方向に配線され、当該方向に配置された対応する上記データ出力部に接続され、
   上記走査部は、
   上記保持部の並列配置に対応して配置され、供給される駆動クロックに同期して上記選択信号を対応する保持部に出力する複数の選択信号生成部と、
   マスタクロックを伝搬し、駆動クロックとして上記複数の選択信号生成部に供給するクロック供給線と、を含み、
   上記データ出力部は、
   上記取り込みクロックに同期して上記検出データを取り込み出力する第１の取り込み部と、
   上記取り込みクロックに同期して上記第１の取り込み部の出力データを取り込む第２の取り込み部と、を含む
   カメラシステム。
10. 上記第１の取り込み部は、
    第１の取り込みクロックに同期して上記検出データを取り込み、
    上記第２の取り込み部は、
    第２の取り込みクロックに同期して上記第１の取り込み部の出力データを取り込む
    請求項９記載のカメラシステム。
11. 上記走査部は、
    上記駆動クロックを伝搬する駆動クロック供給線が上記転送線と同方向に配線され、
    上記駆動クロック供給線を伝搬したクロックが上記第１の取り込みクロックとして上記複数のデータ出力部に供給される
    請求項１０記載のカメラシステム。
12. 上記走査部は、
    上記マスタクロックが供給されるクロック供給線が上記第１の取り込みクロックが伝搬する駆動クロック供給線により遅延の小さいクロック供給線が分岐され、
    上記分岐クロック供給線を伝搬したマスタクロックが上記第２の取り込みクロックとして上記複数のデータ出力部に供給される
    請求項１１記載のカメラシステム。

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