JP4803261B2 - 固体撮像素子、およびカメラシステム - Google Patents
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Description
このため、CMOSイメージセンサは、周辺ICの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
これに対して、CMOSイメージセンサは画素毎にFDアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたFDアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置(以下、ADC(Analog Digital Converter)と略す)を備え、デジタル信号として画素信号を取り出すタイプである。
このため、CMOSイメージセンサにおいては、行方向の走査(垂直走査)は非常に低速だが、列方向の走査(水平走査)は、1H(水平走査)時間内に1行分のデータをすべて読みきらなければならないため、非常に高速となる。
このため、センスアンプ回路の配置位置に近い位置のデータを読み出す場合と遠い位置のデータを読み出す場合とでは信号が配線を伝播する距離が異なるため、配線の寄生抵抗および容量の影響の差で転送速度(転送遅延)が大きく異なってしまうという問題がある。
また、センスアンプ回路の構成は固定されるため、近い位置のデータと遠い位置のデータの両方を読み出せるよう設計する必要があり、データ転送線上に伝搬させるデータ数や、データ転送速度には限度があった。
この際、センスアンプ回路に近いカラムのデータと遠いカラムのデータが存在し、伝送距離がカラム位置によって異なる。
上述したように、センスアンプ回路の構成は基本的に固定されているので、読み出し遅延は伝送距離に応じて範囲が広い。そのため、センスアンプ回路の後段でデータを取り込むフリップフロップのラッチタイミングの保証が難しいという問題もあった。
データ出力部においては、転送線を転送されたデータが、制御部による制御信号に応じた駆動能力をもって検出され、出力される。
よって、データ出力部におけるデータの取り込みを的確かつ高精度に行うことができる。
なお、説明は以下の順序で行う。
1.第1の実施形態(データ転送回路の基本構成例)
2.第2の実施形態(データ転送回路の列並列ADC搭載固体撮像素子への適用例)
3.第3の実施形態(カメラシステムの構成例)
図1は、本発明の第1の実施形態に係るデータ転送回路の構成例を示す図である。
なお、センスアンプ回路14−0〜14−mがデータ出力部を形成し、選択線制御回路15が選択制御部を形成し、センスアンプ制御回路16が制御部を形成する。
送信部アレイ11は、データ送信部TRMのマトリクス配列の各行に対応してデータ転送線12−0〜12−mが配線され、マトリクス配列の各列に対応してデータ転送線12−0〜12−mに直交するように選択線13−0〜13−nが配線されている。
同一行に配列されたデータ送信部TRMは対応する行に配線されたデータ転送線12−0〜12−mに共通に接続され、同一列に配列されたデータ送信部TRMは対応する列に配線された選択線13−0〜13−nに接続されている。
各データ転送線12−0〜12−mは、データ送信部TRMの並列配置方向に配線され、この方向に配置された対応するセンスアンプ回路14−0〜14−mの入力部に接続されている。
また、選択線13−0〜13−nの一端部は、選択線制御回路15に接続されている。
選択線制御回路15は、選択信号SEL0〜SELnを生成し、対応する選択線13−0〜13−nに出力する。
センスアンプ回路14−0〜14−mは、データ転送線12−0〜12−mを転送されたデータをセンスアンプ制御回路16による制御信号REGに応じた駆動能力をもって検出し出力する機能を有する。
センスアンプ制御回路16は、駆動の能力を調整するための制御信号REGを、センスアンプ回路14−0〜14−mの配置位置を基準にデータ転送線12−0〜12−mにおけるデータ転送距離の長短に応じて生成する機能を有する。
この場合、センスアンプ制御回路16は、たとえばセンスアンプ回路14−0〜14−mの配置位置を基準にデータ転送線12−0〜12−mにおけるデータ転送距離が長いほど駆動能力を上げるように制御信号REGを生成する。
センスアンプ制御回路16は、データ転送距離の長短の情報を、たとえば選択線制御回路15から取得する。
基本的に、各センスアンプ回路14−0〜14−mは、データ転送線12−0〜12−mを転送された入力データを増幅する増幅部と、増幅部で増幅されたデータをデータ転送線12−0〜12−mに帰還させるための帰還部と、を有する。
この帰還部は、制御信号REGに応じた帰還量で増幅されたデータをデータ転送線12−0〜12−mに帰還させる機能を有する。
複数のデータ送信部TRMがデータ転送線12−0〜12−mに接続されており、どのデータを転送するかは各データ送信部TRMが接続された選択線13−0〜13−nの選択信号SEL0〜SELnによって制御される。
データ転送線12−0〜12−m上を転送されてきたデータはセンスアンプ回路14−0〜14−mによって読み出される。
センスアンプ回路14−0〜14−mは、センスアンプ制御回路16による制御信号REGによってデータ転送距離の長短に応じて駆動能力を制御される。
センスアンプ制御回路16は、データ転送距離の長短の情報を、たとえば選択線制御回路15から取得する。
また、データ転送線12−0〜12−mの並列度、各データ転送線12−0〜12−mに接続されるデータ送信部TRMの数は任意である。
図2の例では、データ転送回路10Aの一部のみを示している。
図2においては、センスアンプ回路14i(0≦i≦m)に2つのデータ転送線12−iP,12−iMの一端部が接続されている。
そして、各データ送信部TRMは、選択線13−0〜13−nの選択信号SEL0〜SELnに応答して、差動データをデータ転送線12−iP,12−iMに転送する。
センスアンプ回路14−0〜14−mは、データ転送線12−0〜12−mを転送されたデータをセンスアンプ制御回路16による制御信号REGに応じた駆動能力をもって検出し出力する機能を有する。
センスアンプ制御回路16は、センスアンプ回路14−0〜14−mの駆動の能力を調整するための制御信号REGを、センスアンプ回路14−0〜14−mの配置位置を基準にデータ転送線12−0〜12−mにおけるデータ転送距離の長短に応じて生成する。
したがって、本第1の実施形態によれば、以下の効果を得ることができる。
すなわち、撮像部のデータの水平転送時において、高速化の妨げとなっていたデータのスキュー成分のうち、データの転送距離に起因した位置依存成分を除去することができ、イメージセンサの更なる高速化、あるいは大型化に貢献することができる。
近端と遠端からのデータ転送遅延を合わせ込むことが可能で、センスアンプ回路の後段でデータを取り込むフリップフロップでタイミングマージン設計が容易になり、設計期間、工数の削減をも実現することができる。
配線にリピータを挟まずに高速化が可能で、イメージセンサはカラム幅が狭く均一で、配線の途中に挿入されるリピータ回路はイレギュラーであるため、イメージセンサでは有利に働く。
近端からのデータ転送遅延を遅くすることで、消費電力を削減できる。
[列並列ADC搭載固体撮像素子の全体構成例]
図3は、本発明の一実施形態に係るデータ転送回路を含む列並列ADC搭載固体撮像素子(CMOSイメージセンサ)の構成例を示すブロック図である。
図4は、図3の固体撮像素子のデータ保持およびデータ転送系のより具体的な構成例を示す図である。
図5は、データ転送距離の長短の情報から、駆動能力を調整可能な機能を含むセンスアンプ回路(SA)を有するデータ転送系の全体構成の一例を示す図である。
なお、図5のデータ転送系は、基本的に図1のデータ転送回路10と等価な構成を有している。
固体撮像素子100は、さらに複数のセンスアンプ(SA)回路171を含むデータ出力回路(データ出力部)170、および制御部としてのセンスアンプ(SA)制御回路180を有する。
なお、列走査回路130により選択制御部が形成される。この列走査回路130は、図1のデータ転送回路10の選択線制御回路15と同様の機能を併せ持つ。
本実施形態では、データ転送距離の長短の情報から、センスアンプ回路171の駆動能力を調整可能に構成される。
また、固体撮像素子100においては、画素アレイ部110の信号を順次読み出すための制御系が配置される。
すなわち、固体撮像素子100は、内部クロックを生成するタイミング制御回路140、行アドレスや行走査を制御する行走査回路120、列アドレスや列走査を制御する列走査回路130が配置される。
比較器151は、DAC160により生成される参照電圧を階段状に変化させたランプ波形RAMPと、行線H0、H1…毎に単位画素111から列線V0、V1…を経由し得られるアナログ信号とを比較する。
カウンタラッチ152は、比較器151の出力を受けてアップダウンカウントを行う。
この比較器151およびカウンタラッチ152を含むADC150Aが画素配列の各列に対応して各列線V0、V1…毎に配置され、列並列ADCブロック153が構成される。
各カウンタラッチ152の出力は、データ転送線154に接続されている。このデータ転送線154には、データ出力回路170のセンスアンプ回路171の入力が接続されている。
このとき、カウンタラッチ152の初期値は、AD変換の階調の任意の値、たとえば、0とする。このリセットカウント期間は、単位画素111のリセット成分ΔVを読み出している。
カウンタラッチ152は、その後、アップカウント状態にし、入射光量に対応したデータカウントを行い、対応する比較器151の出力COMPOUTiが反転すると、比較期間に応じたカウント値を保持する。
カウンタラッチ152に保持されたカウンタ値は、列走査回路130により走査され、デジタル信号として、データ転送線154を経てセンスアンプ回路171に転送される。
列走査回路130は、マスタクロックMCKに応じた(MCKを基準とする)駆動クロックCLKに同期して対応する選択線LSELを駆動して、カウンタラッチ152のラッチデータのデータ転送線154に読み出させる。
ここで、図3のADC搭載固体撮像素子のデータ転送系のより具体的な構成例について図4、図5等に関連付けて説明する。
データ転送時は、カウンタラッチ152−0〜152−nは、列走査回路130によって、選択線LSEL0〜LSELnを通して供給される選択信号SEL0〜SELnにより特定の列が順次選択される。
列走査回路130は、スタートパルスにより、スタート位置が選ばれ、シフトレジスタ等で構成されることにより、順次選択される。
選択された列のドライブトランジスタDRVTrによる情報(1or0)は、データ転送線154−0〜154−mに読み出され、データ出力回路170のセンスアンプ回路171−0〜171−mによって検出され、出力データ処理回路200に出力される。
ドライブトランジスタDRVTrは、図6に示すように、所定電位(たとえば接地電位)とデータ転送線154との間に直列に接続された2つのMOSトランジスタにより形成されている。
すなわち、図6のドライブトランジスタDRVTrは、接地電位GNDとデータ転送線154との間に直列に接続されたnチャネルMOS(NMOS)からなるセレクトトランジスタNT1と、NMOSからなるデータトランジスタNT2により形成されている。
そして、セレクトトランジスタNT1のゲートが列走査回路130により駆動される選択線LSEL0〜LSELnに接続され、データトランジスタNT2のゲートがラッチLTCの出力に接続されている。
そして、ラッチデータにより決まるトランジスタNT2の状態が、データ転送線(SAバス)154−0〜154−mを介して、データ検出回路であるセンスアンプ回路171−0〜171−mにより読み出される。
ドライブトランジスタDRVTrは、ラッチデータが1のときは、電流パスができ、電流が流れる。また、ラッチデータが0のときは電流パスが遮断され電流が流れない。
センスアンプ回路171−0〜171−mは、各データ転送線154−0〜154−mの端部が接続され、その転送されたデータを増幅し読み出す(検出する)。
データ同期回路172−0〜172−mは、センスアンプ回路171−0〜171−mの出力を取り込みクロックSACKに同期して取り込み、出力データ処理回路200に出力する。
いずれのデータを転送するかは列走査回路130の出力により駆動される選択線LSEL0〜LSELnにより制御される。そして、データ転送線154−0〜154−mを転送されたデータはセンスアンプ回路171−1〜171−mによって読み出される。
本実施形態において、センスアンプ制御回路180は、データ転送距離の長短の情報は列走査回路130の図示しない選択線制御回路から取得する。
ただし、第1の実施形態において説明したように、あらかじめデータバスの構成や選択線の制御順がわかっている場合、転送距離の長短の情報を直接センスアンプ制御回路180に内蔵させればよく、必ずしも選択線制御回路から情報を取得する必要はない。
データ転送線154の並列度、データ転送線154に接続されるカウンタラッチ152の数は任意である。
図8は、データ転送距離の長短の情報から、駆動能力を調整可能な機能を含むセンスアンプ回路(SA)を有する差動伝送方式を採用したデータ転送系の全体構成の一例を図である。
図9は、本実施形態に係る差動伝送方式を採用したデータ転送系のより具体的な構成例を示す回路図である。
図5および図7ではデータ転送線154は単線であるが、図8および図9に示すように1つのデータに対し、2線のデータバスを用いる差動伝送方式であっても構わない。
基本構成は上述したほとんど変わり無いが、差動であることからデータ転送線は各チャネル(ch)あたり2本ずつになる。
したがって、カウンタラッチ152A−0〜152A−nは、それぞれデータ転送線154−0P,154−0M〜154−mP,154−mMに相補的なデータを流すように構成される。
ドライブトランジスタDRVTrAは、図9に示すように、所定電位(たとえば接地電位)とデータ転送線154−0M〜154−mM,154−0P〜154−mPとの間に2つずつ直列に接続されたMOSトランジスタにより形成されている。
すなわち、図9のドライブトランジスタDRVTrAは、接地電位GNDとデータ転送線154−0M〜154−mMとの間に直列に接続されたNMOSからなるセレクトトランジスタNT1と、NMOSからなるデータトランジスタNT2とを有する。
さらに、図9のドライブトランジスタDRVTrAは、接地電位GNDとデータ転送線154−0P〜154−mPとの間に直列に接続されたNMOSからなるセレクトトランジスタNT3と、NMOSからなるデータトランジスタNT4とを有する。
そして、セレクトトランジスタNT1,NT3のゲートが列走査回路130により駆動される選択線LSEL0〜LSELnに接続されている。
データトランジスタNT2のゲートがラッチLTCの出力に接続され、データトランジスタNT4のゲートがインバータINV2を介してラッチLTCの出力に接続されている。
このフル振幅のデータ信号は、データ送信部としてのドライブトランジスタDRVTrAで微小振幅の差動信号に変換されてデータ転送線154−0M〜154−mM,154−0P〜154−mPに転送される。
データ転送線154−0M〜154−mM,154−0P〜154−mPを伝送された差動データD,XDは、センスアンプ回路171A−0〜171A−mによって読み出され、再びフル振幅のデータ信号に復元される。
センスアンプ回路171A−0〜171A−mでフル振幅のデータ信号に復元されたデータ信号は、ラッチを形成するデータ同期回路としてのフリップフロップ(FF)172−0〜172−mに格納される。
カラムの読み出し順は、列走査回路130から出力される選択信号SEL0〜SELnによって選択線LSEL0〜LSELnを通して制御される。
センスアンプ制御回路180Aは、カウンタ181を有する。
データ転送距離の長短の情報はカウンタ181によって生成される。カウンタ181は、端から読み出されていくカラム数を数えており、カウンタ値によってどの位置のカラムのデータが読み出されているかを認識する。
全体のカラム数は既知であるので、カウンタ値からデータ転送距離の長短の情報を生成することができる。
この実施形態は、一例として、配線長を16のエリアに分け、データ転送距離の長短を4ビットの制御信号REG[0]〜[3]で表し、この制御信号REG[0]〜[3]によりセンスアンプ回路171A−0〜171A−mを制御する。
なお、データ転送距離の長短を表す情報は何ビットであっても構わない。
次に、データ転送距離の長短の情報から、駆動能力を調整可能なセンスアンプ回路の具体的な回路例について説明する。
図10のセンスアンプ回路400は、第1アンプとしての第1および第2の前段アンプ410,420、第2アンプとしての後段アンプ430、しきい値電圧生成部440、インバータ450、入力端子TD,TXD、および出力端子TOUTを有する。
帰還トランジスタ部TRFD41は、後で詳述するように、ゲート幅Wが異なる複数のpチャネルMOS(PMOS)トランジスタが、電源電圧VDDの供給ラインLVDDと入力端子TDのデータ入力ラインLIDPとの間に並列に接続されて、形成されている。
帰還トランジスタ部TRFD41は、センスアンプ制御回路180Aからの制御信号RWEG[0]〜[3]に応じてゲート幅Wが異なる複数のPMOSトランジスタの導通状態が制御される。ゲート幅Wが異なるトラジスタは駆動能力が異なる。ゲート幅Wが大きいトランジスタ程、駆動能力が高い。
PMOSトランジスタPT41のソースが電源電圧VDDの供給ラインLVDDに接続され、ドレインが入力端子TDに接続されたノードND41に接続されている。
NMOSトランジスタNT41は、ドレインおよびゲートがノードND41、すなわちPMOSトランジスタPT41のドレインおよび入力端子TDに接続され、ソースが基準電位(たとえば接地電位)源VSSに接続されている。
PMOSトランジスタPT42のドレインがNMOSトランジスタNT42のドレインに接続され、その接続点によりノードND42が形成されている。そして、ノードND42がPMOSトランジスタPT42のゲートおよびPMOSトランジスタPT43のゲートに接続されている。
NMOSトランジスタNT42のソースが基準電位源VSSに接続され、ゲートがノードND41を通して入力端子TDに接続されている。
NMOSトランジスタNT43のソースが基準電位源VSSに接続され、ゲートがしきい値電圧VGの供給ラインに接続されている。
PMOSトランジスタPT43のドレインがNMOSトランジスタNT43のドレインに接続され、その接続点により差動増幅器DAMP41の出力ノードND43が形成されている。
ノードND43は、次段の後段アンプ430の一方の入力に接続され、かつ、PMOSトランジスタPT41のゲートに接続されている(帰還されている)。
帰還トランジスタ部TRFD42は、後で詳述するように、ゲート幅Wが異なる複数のPMOSトランジスタが、電源電圧VDDの供給ラインLVDDと入力端子TDのデータ入力ラインLIDMとの並列に接続されて、形成されている。
帰還トランジスタ部TRFD42は、センスアンプ制御回路180Aからの制御信号RWEG[0]〜[3]に応じてゲート幅Wが異なる複数のPMOSトランジスタの導通状態が制御される。
PMOSトランジスタPT44のソースが電源電圧VDDの供給ラインLVDDに接続され、ドレインが入力端子TDXに接続されたノードND44に接続されている。
NMOSトランジスタNT44は、ドレインおよびゲートがノードND44、すなわちPMOSトランジスタPT44のドレインおよび入力端子TDXに接続され、ソースが基準電位源VSSに接続されている。
PMOSトランジスタPT45のドレインがNMOSトランジスタNT45のドレインに接続され、その接続点によりノードND45が形成されている。そして、ノードND45がPMOSトランジスタPT45のゲートおよびPMOSトランジスタPT46のゲートに接続されている。
NMOSトランジスタNT45のソースが基準電位源VSSに接続され、ゲートがノードND44を通して入力端子TDXに接続されている。
NMOSトランジスタNT46のソースが基準電位源VSSに接続され、ゲートがしきい値電圧VGの供給ラインに接続されている。
PMOSトランジスタPT46のドレインがNMOSトランジスタNT46のドレインに接続され、その接続点により差動増幅器DAMP42の出力ノードND46が形成されている。
ノードND46は、次段の後段アンプ430の他方の入力に接続され、かつ、PMOSトランジスタPT44のゲートに接続されている(帰還されている)。
PMOSトランジスタPT47のドレインがNMOSトランジスタNT47のドレインに接続され、その接続点によりノードND47が形成されている。そして、ノードND47がNMOSトランジスタNT47のゲートおよびNMOSトランジスタNT48のゲートに接続されている。
NMOSトランジスタNT47のソースおよびNMOSトランジスタNT48のソースが基準電位源VSSに接続されている。
PMOSトランジスタPT48のドレインがNMOSトランジスタNT48のドレインに接続され、その接続点により後段アンプ430の出力ノードND48が形成されている。
出力ノードND48は、インバータ450の入力に接続され、インバータ450の出力が出力端子TOUTに接続されている。
そして,ノードND49が第1の前段アンプ410のNMOSトランジスタNT43のゲートおよび第2の前段アンプ420のNMOSトランジスタNT46のゲートに接続されている。
図11は、データ転送距離の長短に応じて帰還トランジスタの実効的なゲート幅と基準電流ISAの電流量が可変な回路の具体的な構成例を示す図である。
図11は、第1の前段アンプ410としきい値電圧生成部440を取り出して示す図である。
帰還トランジスタ部TRFD41は、ノードND43に接続された帰還ラインLFDBとPMOSトランジスタPT412,PT413,PT414,PT415のゲート間に接続されたスイッチSW411,SW412,SW413,SW414を有する。
帰還トランジスタ部TRFD41は、電源電圧VDDの供給ラインLVDDとPMOSトランジスタPT412,PT413,PT414,PT415のゲート間に接続されたPMOSトランジスタPT416,PT417,PT418,PT419を有する。
PMOSトランジスタPT416,PT417,PT418,PT419はスイッチングトランジスタとして機能する。
PMOSトランジスタPT411は、ソースが電源電圧VDDの供給ラインLVDDに接続され、ドレインが入力ラインLIDPに接続され、ゲートが帰還ラインLFDBに接続されている。
PMOSトランジスタPT412のソースが電源電圧VDDの供給ラインLVDDに接続され、ドレインが入力ラインLIDPに接続され、ゲートがスイッチSW411の端子aおよびPMOSトランジスタPT416のドレインに接続されている。
PMOSトランジスタPT413のソースが電源電圧VDDの供給ラインLVDDに接続され、ドレインが入力ラインLIDPに接続され、ゲートがスイッチSW412の端子aおよびPMOSトランジスタPT417のドレインに接続されている。
PMOSトランジスタPT414のソースが電源電圧VDDの供給ラインLVDDに接続され、ドレインが入力ラインLIDPに接続され、ゲートがスイッチSW413の端子aおよびPMOSトランジスタPT418のドレインに接続されている。
PMOSトランジスタPT415のソースが電源電圧VDDの供給ラインLVDDに接続され、ドレインが入力ラインLIDPに接続され、ゲートがスイッチSW414の端子aおよびPMOSトランジスタPT419のドレインに接続されている。
スイッチSW411は、制御信号REG[0]が論理「1」のとき端子aと端子bとを導通状態に保持し、制御信号REG[0]が論理「0」のとき端子aと端子bとを非導通状態に保持する。
スイッチSW412は、制御信号REG[1]が論理「1」のとき端子aと端子bとを導通状態に保持し、制御信号REG[1]が論理「0」のとき端子aと端子bとを非導通状態に保持する。
スイッチSW413は、制御信号REG[2]が論理「1」のとき端子aと端子bとを導通状態に保持し、制御信号REG[2]が論理「0」のとき端子aと端子bとを非導通状態に保持する。
スイッチSW414は、制御信号REG[3]が論理「1」のとき端子aと端子bとを導通状態に保持し、制御信号REG[3]が論理「0」のとき端子aと端子bとを非導通状態に保持する。
PMOSトランジスタPT416は、制御信号REG[0]が論理「1」のとき非導通状態に保持され、制御信号REG[0]が論理「0」のとき導通状態に保持されてPMOSトランジスタPT412を非導通状態とする。
PMOSトランジスタPT416とスイッチSW411は、制御信号REG「0」により相補的にオン、オフされる。
PMOSトランジスタPT417は、制御信号REG[1]が論理「1」のとき非導通状態に保持され、制御信号REG[1]が論理「0」のとき導通状態に保持されてPMOSトランジスタPT413を非導通状態とする。
PMOSトランジスタPT417とスイッチSW412は、制御信号REG「1」により相補的にオン、オフされる。
PMOSトランジスタPT418は、制御信号REG[2]が論理「1」のとき非導通状態に保持され、制御信号REG[2]が論理「0」のとき導通状態に保持されてPMOSトランジスタPT414を非導通状態とする。
PMOSトランジスタPT418とスイッチSW413は、制御信号REG「2」により相補的にオン、オフされる。
PMOSトランジスタPT419は、制御信号REG[3]が論理「1」のとき非導通状態に保持され、制御信号REG[3]が論理「0」のとき導通状態に保持されてPMOSトランジスタPT415を非導通状態とする。
PMOSトランジスタPT419とスイッチSW414は、制御信号REG「3」により相補的にオン、オフされる。
電流源I441は、電流出力端がNMOSトランジスタNT49のドレインおよびゲート、すなわちノードND49に接続されている。
電流源I442の電流出力端はスイッチSW441に接続されている。
電流源I443の電流出力端はスイッチSW442に接続されている。
電流源I444の電流出力端はスイッチSW443に接続されている。
電流源I445の電流出力端はスイッチSW444に接続されている。
スイッチSW441は、制御信号REG[0]が論理「1」のとき端子aと端子bとを導通状態に保持し、制御信号REG[0]が論理「0」のとき端子aと端子bとを非導通状態に保持する。
スイッチSW442は、制御信号REG[1]が論理「1」のとき端子aと端子bとを導通状態に保持し、制御信号REG[1]が論理「0」のとき端子aと端子bとを非導通状態に保持する。
スイッチSW443は、制御信号REG[2]が論理「1」のとき端子aと端子bとを導通状態に保持し、制御信号REG[2]が論理「0」のとき端子aと端子bとを非導通状態に保持する。
スイッチSW444は、制御信号REG[3]が論理「1」のとき端子aと端子bとを導通状態に保持し、制御信号REG[3]が論理「0」のとき端子aと端子bとを非導通状態に保持する。
4つのPMOSトランジスタPT412〜PT415は、それぞれデータ転送距離の長短を段階的に表す4ビットの制御信号REG[0]〜[3]によって制御される。
そして、PMOSトランジスタPT412〜PT415は、スイッチSW411〜SW414がオンするかオフするかで帰還トランジスタとして有効か無効かが制御される。
4つのPMOSトランジスタPT412〜PT415のゲート幅は、それぞれW、2W、4W、8Wに設定され、制御信号REG[0]〜[3]の値によって実効的なゲート幅が段階的に制御できるようになっている。
4つの電流源I442〜I445は、それぞれ4ビットの制御信号REG[0]〜[3]によって制御され、スイッチSW441〜SW444がオンするかオフするかで合計の電流値が制御される。
4つの電流源I442〜I445の電流値は、それぞれI、2I、4I、8Iに設定され、制御信号REG[0]〜[3]の値によって実効的な電流量が段階的に制御できるようになっている。
この参照電圧の基づくランプ波形RAMPは、比較器151の基準電圧REFとして、階段状の波形として入力される。そして、各比較器151において、任意の列線Vxの電圧との比較が行われる。
このとき、カウンタラッチ152は、ダウンカウント状態に有り、リセットカウントを行う。基準電圧REFとVxの電圧が等しくなったとき、比較器151の出力COMPOUTiは反転し、ダウンカウント動作は停止し、カウントが保持される。
カウンタラッチ152の初期値は、AD変換の階調の任意の値、たとえば、0とする。このリセットカウント期間は、単位画素111のリセット成分ΔVを読み出している。
階段波であるランプ波形RAMPの入力と並行して、カウンタラッチ152にて、それぞれアップカウントが行われる。基準電圧REFと、Vxの電圧が等しくなったとき比較器151の出力COMPOUTiは反転し、比較期間に応じたカウントが保持される。
このフル振幅のデータ信号は、ドライブトランジスタDRVTrで微小振幅の差動信号に変換されてデータ転送線154−0M〜154−mM,154−0P〜154−mPに転送される。
データ転送線154−0M〜154−mM,154−0P〜154−mPを伝送された差動データD,XDは、センスアンプ回路171A−0〜171A−mによって読み出され、再びフル振幅のデータ信号に復元される。
センスアンプ回路171A−0〜171A−mにおいては、データ転送線154を微小振幅の差動信号として伝送されてきたデータD,XDは、まずそれぞれ前段アンプ410,420で振幅を増幅され、後段アンプ430で元のフル振幅のデータ信号に復元される。
前段アンプ410では、差動増幅器DAMP41のプラス入力側のNMOSトランジスタNT42のゲートにデータバスの入力電圧VDが印加され、マイナス入力側のNMOSトランジスタNT43のゲートにしきい値電圧VGが印加され、その電圧差が増幅される。
しきい値電圧VGは、基準電流源ISA44によって生成される。
差動増幅器DAMP41の出力VOは帰還トランジスタ部TRFD41を介して入力にフィードバックされる。
入力電圧VDの電位が下がりVD<VGのとき出力VOは低電位となるため、出力電圧VOがゲートに印加された帰還トランジスタPT41は帰還が強くなり、電源から電流が供給されるため入力電圧VDは電位が下がる方向から上げる方向に働く。
逆に、入力電圧VDの電位が上がりVD>VGのとき出力VOは高電位となるため、帰還トランジスタPT41は帰還が弱くなり、電源から電流が絞られるため入力電圧VDは電位が上げる方向から下がる方向に働く。
前者はトランジスタのゲート幅によって直接帰還量が決まり、後者は帰還トランジスタPT41のゲートに印加される電位VOの充放電の速度を決めるからである。
帰還トランジスタPT41のゲート幅が広いほど、基準電流ISAが大きいほど帰還が強くなり転送速度が高速になる。
そこで、センスアンプ制御回路180Aにより、データ転送距離の長短に応じた制御信号REG[0]〜[3]がセンスアンプ回路171A−1〜171A−mに供給され、センスアンプ回路171A−1〜171A−mの駆動能力が制御される。
これにより、センスアンプ回路171A−1〜171A−mでは、制御信号REG[0]〜[3]に応じて帰還トランジスタPT41の実効的なゲート幅と基準電流ISAの電流量が変更されて、データ転送距離の長短に応じて駆動能力が調整される。
図13(A)および(B)は、それぞれ近端(Near)と遠端(Far)の伝送波形と遅延状態を示す。
この場合、近端での遅延は2.94ns、平均消費電流は581.4μAであり、遠端での遅延は4.56ns、平均消費電流は581.3μAである。
この場合、近端での遅延は3.78ns、平均消費電流は460μAであり、遠端での遅延は3.78ns、平均消費電流は647μAである。
すなわち、本回路では、近端より遠端側のデータを受けるセンスアンプ回路の駆動能力が高くなるように、センスアンプ制御回路16,180,180Aが制御する。
固体撮像素子100は、光電変換を行う複数の画素が行列状に配列された画素アレイ部110と、デジタルデータを転送する複数のデータ転送線154−0〜154−mと、を有する。
固体撮像素子100は、各転送線の端部に接続され、転送線を転送されたデータを制御信号REGに応じた駆動能力をもって検出し出力する複数のセンスアンプ回路171−0〜171−mを有する。
固体撮像素子100は、選択信号に応答して保持したデータを対応する転送線に転送する、並列に配置された複数のカウンタラッチ152−0〜152−nと、選択信号を生成し、選択信号を対応するカウンタラッチ152に出力する列走査回路130と、を有する。
さらに、固体撮像素子100は、センスアンプ回路171−0〜171−mの駆動能力を制御してデータ転送遅延を調整するための制御信号REGを生成し、センスアンプ回路171−0〜171−mに出力するセンスアンプ制御回路180を有する。
そして、転送線154−0〜154−mは、カウンタラッチ152−0〜152−nの並列配置方向に配線され、この方向に配置された対応するセンスアンプ回路171−0〜171−mに接続されている。
センスアンプ制御回路180は、駆動の能力を調整するための制御信号REGを、センスアンプ回路171−0〜171−mを基準に転送線154−0〜154−mにおけるデータ転送距離の長短に応じて生成する。
したがって、本実施形態によれば、以下の効果を得ることができる。
すなわち、撮像部のデータの水平転送時において、高速化の妨げとなっていたデータのスキュー成分のうち、データの転送距離に起因した位置依存成分を除去することができ、イメージセンサの更なる高速化、あるいは大型化に貢献することができる。
近端と遠端からのデータ転送遅延を合わせ込むことが可能で、センスアンプ回路の後段でデータを取り込むフリップフロップでタイミングマージン設計が容易になり、設計期間、工数の削減をも実現することができる。
配線にリピータを挟まずに高速化が可能で、イメージセンサはカラム幅が狭く均一で、配線の途中に挿入されるリピータ回路はイレギュラーであるため、イメージセンサでは有利に働く。
近端からのデータ転送遅延を遅くすることで、消費電力を削減できる。
図14は、本発明の第3の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
カメラシステム500は、この撮像デバイス510の画素領域に入射光を導く(被写体像を結像する)光学系、たとえば入射光(像光)を撮像面上に結像させる光学系(レンズ)520を有する。
さらに、カメラシステム500は、撮像デバイス510を駆動する駆動回路(DRV)530と、撮像デバイス510の出力信号を処理する信号処理回路(PRC)540と、を有する。
信号処理回路540で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路540で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
Claims (10)
- 光電変換を行う複数の画素が行列状に配列された画素部と、
データを転送する複数の転送線と、
上記各転送線の端部に接続され、上記転送線を転送されたデータを制御信号に応じた駆動能力をもって検出し出力する複数のデータ出力部と、
上記画素部から読み出したデータを保持し、選択信号に応答して上記データを対応する上記転送線に転送する、並列に配置された複数の保持部と、
スタートパルスおよびマスタクロックを受けて、当該マスタクロックに応じた駆動クロックに同期して上記選択信号を生成し、当該選択信号をカラムの端から順に対応する上記保持部に出力してカラムの端からデータを上記転送線に順次読み出させる走査部と、
上記データ出力部の駆動能力を制御してデータ転送遅延を調整するための制御信号を生成し、上記各データ出力部に出力する制御部と、を有し、
上記転送線は、
上記保持部の並列配置方向に配線され、当該方向に配置された対応する上記データ出力部に接続され、
上記制御部は、
上記駆動の能力を調整するための制御信号を、上記データ出力部を基準に上記転送線におけるデータ転送距離の長短に応じて生成するカウンタを含み、
上記カウンタは、
上記端から選択されて読み出されるカラム数をカウントし、当該カウント値からデータ転送距離の長短距離を生成し、
上記各データ出力部は、
上記制御信号に応じて調整可能な基準電流によってしきい値電圧を生成するしきい値電圧生成部と、
上記転送線を転送された入力データと上記しきい値電圧との比較により当該入力データを増幅する増幅部と、
上記増幅部で増幅されたデータを上記転送線に帰還させるための帰還部と、を有し、
上記しきい値電圧生成部は、
上記制御信号に応じた基準電流量で上記しきい値電圧を生成し、
上記帰還部は、
上記入力データと上記しきい値電圧との比較結果および上記制御信号に応じた帰還量で上記増幅されたデータを上記転送線に帰還させる
固体撮像素子。 - 上記帰還部は、
上記入力データの電圧が上記しきい値電圧より低いときは、入力データの電位が下がる方向から上がる方向に帰還をかけ、
上記入力データの電圧が上記しきい値電圧より高いときは、入力データの電位が上げる方向から下がる方向に帰還をかける
請求項1記載の固体撮像素子。 - 上記しきい値電圧生成部は、
電流量が異なる複数の電流源を有し、上記制御信号により一または複数の電流源を選択可能であり、
上記帰還部は、
駆動能力の異なる複数のトランジスタを有し、上記制御信号により帰還にかかわるトランジスタを一または複数選択可能である
請求項1または2記載の固体撮像素子。 - 上記制御部は、
上記転送線の配線長に応じて帰還量を調整する分割数を決め、上記保持部のデータの上記転送線への読み出し位置に応じてステップが変化して帰還量を制御する信号として上記制御信号を生成する
請求項1から3のいずれか一に記載の固体撮像素子。 - 上記制御部は、
上記データ出力部を基準に上記転送線におけるデータ転送距離が長いほど上記駆動能力を上げるように上記制御信号を生成する
請求項1から4のいずれか一に記載の固体撮像素子。 - 固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、
上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
データを転送する複数の転送線と、
上記各転送線の端部に接続され、上記転送線を転送されたデータを制御信号に応じた駆動能力をもって検出し出力する複数のデータ出力部と、
上記画素部から読み出したデータを保持し、選択信号に応答して上記データを対応する上記転送線に転送する、並列に配置された複数の保持部と、
スタートパルスおよびマスタクロックを受けて、当該マスタクロックに応じた駆動クロックに同期して上記選択信号を生成し、当該選択信号をカラムの端から順に対応する上記保持部に出力してカラムの端からデータを上記転送線に順次読み出させる走査部と、
上記データ出力部の駆動能力を制御してデータ転送遅延を調整するための制御信号を生成し、上記各データ出力部に出力する制御部と、を有し、
上記転送線は、
上記保持部の並列配置方向に配線され、当該方向に配置された対応する上記データ出力部に接続され、
上記制御部は、
上記駆動の能力を調整するための制御信号を、上記データ出力部を基準に上記転送線におけるデータ転送距離の長短に応じて生成するカウンタを含み、
上記カウンタは、
上記端から選択されて読み出されるカラム数をカウントし、当該カウント値からデータ転送距離の長短距離を生成し、
上記各データ出力部は、
上記制御信号に応じて調整可能な基準電流によってしきい値電圧を生成するしきい値電圧生成部と、
上記転送線を転送された入力データと上記しきい値電圧との比較により当該入力データを増幅する増幅部と、
上記増幅部で増幅されたデータを上記転送線に帰還させるための帰還部と、を有し、
上記しきい値電圧生成部は、
上記制御信号に応じた基準電流量で上記しきい値電圧を生成し、
上記帰還部は、
上記入力データと上記しきい値電圧との比較結果および上記制御信号に応じた帰還量で上記増幅されたデータを上記転送線に帰還させる
カメラシステム。 - 上記帰還部は、
上記入力データの電圧が上記しきい値電圧より低いときは、入力データの電位が下がる方向から上がる方向に帰還をかけ、
上記入力データの電圧が上記しきい値電圧より高いときは、入力データの電位が上げる方向から下がる方向に帰還をかける
請求項6記載のカメラシステム。 - 上記しきい値電圧生成部は、
電流量が異なる複数の電流源を有し、上記制御信号により一または複数の電流源を選択可能であり、
上記帰還部は、
駆動能力の異なる複数のトランジスタを有し、上記制御信号により帰還にかかわるトランジスタを一または複数選択可能である
請求項6または7記載のカメラシステム。 - 上記制御部は、
上記転送線の配線長に応じて帰還量を調整する分割数を決め、上記保持部のデータの上記転送線への読み出し位置に応じてステップが変化して帰還量を制御する信号として上記制御信号を生成する
請求項6から8のいずれか一に記載のカメラシステム。 - 上記制御部は、
上記データ出力部を基準に上記転送線におけるデータ転送距離が長いほど上記駆動能力を上げるように上記制御信号を生成する
請求項6から9のいずれか一に記載のカメラシステム。
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