KR101241485B1 - 고체 촬상 장치, 고체 촬상 장치에서의 아날로그-디지털변환 방법 및 촬상 장치 - Google Patents

고체 촬상 장치, 고체 촬상 장치에서의 아날로그-디지털변환 방법 및 촬상 장치 Download PDF

Info

Publication number
KR101241485B1
KR101241485B1 KR1020060049708A KR20060049708A KR101241485B1 KR 101241485 B1 KR101241485 B1 KR 101241485B1 KR 1020060049708 A KR1020060049708 A KR 1020060049708A KR 20060049708 A KR20060049708 A KR 20060049708A KR 101241485 B1 KR101241485 B1 KR 101241485B1
Authority
KR
South Korea
Prior art keywords
voltage
comparison
signal
input
column
Prior art date
Application number
KR1020060049708A
Other languages
English (en)
Other versions
KR20060125604A (ko
Inventor
요시노리 무라마쯔
노리유끼 후꾸시마
요시까즈 닛따
유끼히로 야스이
Original Assignee
소니 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 주식회사 filed Critical 소니 주식회사
Publication of KR20060125604A publication Critical patent/KR20060125604A/ko
Application granted granted Critical
Publication of KR101241485B1 publication Critical patent/KR101241485B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/616—Noise processing, e.g. detecting, correcting, reducing or removing noise involving a correlated sampling function, e.g. correlated double sampling [CDS] or triple sampling
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Theoretical Computer Science (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

차동 앰프 구성의 비교기에서, 차동 앰프의 2개의 입력단 전압이 밸런스한 상태로부터, 2개의 입력단의 한쪽에 신호 전압 Vx를, 다른쪽에 참조 전압 RAMP를 직접 인가하여 비교를 행하면, 비교기의 출력이 전혀 반전을 하지 않거나, 혹은, 참조 전압 RAMP의 입력 후 즉시 반전을 하거나 할 우려가 있다. 리세트 수단에 의한 리세트 동작 후(오토 제로 후)에, 비교기(31)의 참조 전압 RAMP가 인가되는 입력단의 전압을, 일단 전압 VS1로부터 전압 VS2로 변경하고, 그러한 후에 참조 전압 RAMP를 계단 형상(경사 형상)으로 변화시킴으로써 참조 전압 RAMP의 입력 중에, 즉 참조 전압 RAMP와 아날로그 신호 Vx의 비교 기간 중에 비교기(31)의 출력 Vco가 확실하게 반전되도록 한다.
차동 앰프, 참조 전압, 아날로그 신호, 비교기, 리세트, 비교 시간

Description

고체 촬상 장치, 고체 촬상 장치에서의 아날로그-디지털 변환 방법 및 촬상 장치{SOLID STATE IMAGING DEVICE, ANALOG TO DIGITAL CONVERSION METHOD THEREIN, AND IMAGE PICKUP DEVICE}
도 1은 본 발명의 일 실시 형태에 따른 열 병렬 ADC 탑재의 CMOS 이미지 센서의 구성을 도시하는 블록도.
도 2는 차동 앰프 구성의 비교기의 회로예를 도시하는 회로도.
도 3은 비교기의 회로 동작의 설명에 제공하는 타이밍차트.
도 4는 변경 수단의 기능을 갖는 DAC의 구체적인 구성예를 도시하는 블록도.
도 5는 DAC의 전류원 어레이를 구성하는 단위 전류원 회로의 구성예를 도시하는 회로도.
도 6은 본 실시 형태에 따른 CMOS 이미지 센서의 회로 동작의 설명에 제공하는 타이밍차트.
도 7은 본 발명에 따른 촬상 장치의 구성의 일례를 도시하는 블록도.
도 8은 종래예에 따른 열 병렬 ADC 탑재의 CMOS 이미지 센서의 구성을 도시하는 블록도.
도 9는 종래예에 따른 CMOS 이미지 센서의 회로 동작의 설명에 제공하는 타이밍차트.
<도면의 주요 부분에 대한 부호의 설명>
10 : CMOS 이미지 센서
11 : 단위 화소
12 : 화소 어레이부
13 : 행 주사 회로
14 : 컬럼 처리부
15 : 참조 전압 공급부
16 : 열 주사 회로
17 : 수평 출력선
18 : 타이밍 제어 회로
21-1∼21-n : 행 제어선
22-1∼22-m : 열 신호선
23-1∼23-m : ADC(아날로그-디지털 변환 회로)
24 : 참조 신호선
25 : 변경부
31 : 비교기
32 : 업/다운 카운터
33 : 전송 스위치
34 : 메모리 장치
[비특허 문헌1] W. Yang et. al, "An Integrated 800×600 CMOS Image System" ISSCC Digest of Technical Papers, pp.304-305, Feb. 1999
본 발명은, 고체 촬상 장치, 고체 촬상 장치에서의 아날로그-디지털 변환 방법 및 촬상 장치에 관한 것으로, 특히 단위 화소로부터 열 신호선을 통하여 출력되는 아날로그 신호를 디지털 신호로 변환하여 판독하는 구성의 고체 촬상 장치, 이 고체 촬상 장치에서의 아날로그-디지털 변환 방법 및 해당 고체 촬상 장치를 촬상 디바이스로서 이용한 촬상 장치에 관한 것이다.
고체 촬상 장치로서, 최근, 단위 화소의 행렬 형상(매트릭스 형상)의 배열에 대하여 열마다 아날로그-디지털 변환 장치(이하, ADC(Analog-Digital Converter)라고 약칭함)를 배치하여 이루어지는 열 병렬 ADC 탑재의 CMOS 이미지 센서가 보고되어 있다(예를 들면, 비특허 문헌1 참조).
도 8은 종래예에 따른 열 병렬 ADC 탑재의 CMOS 이미지 센서(100)의 구성을 도시하는 블록도이다.
도 8에서, 단위 화소(101)는, 포토다이오드 및 화소 내 앰프를 갖고, 행렬 형상으로 2차원 배치됨으로써 화소 어레이부(102)를 구성하고 있다. 이 화소 어레이부(102)의 행렬 형상의 화소 배치에 대하여, 행마다 행 제어선(103(103-1, 103-2, …))이 배선되고, 열마다 열 신호선(104(104-1, 104-2, …))이 배선되어 있다. 화소 어레이부(102)의 행 어드레스나 행 주사의 제어는, 행 주사 회로(105)에 의해 행 제어선(103-1, 103-2, …)을 통하여 행해진다.
열 신호선(104-1, 104-2, …)의 일단측에는, 이들 열신호선(104-1, 104-2, …)마다 ADC(106)가 배치되어 컬럼 처리부(열 병렬 ADC 블록)(107)를 구성하고 있다. 또한, ADC(106)의 각각에 대하여, 램프(RAMP) 파형의 참조 전압 RAMP를 생성하는 디지털-아날로그 변환 장치(이하, DAC(Digital-Analog Converter)로 약칭함)(108)와, 소정 주기의 클럭 CK에 동기하여 카운트 동작을 행함으로써, 후술하는 비교기(110)에서 비교 동작이 행해지는 시간을 계측하는 카운터(109)가 설치되어 있다.
ADC(106)는, 행 제어선(103-1, 103-2, …)마다, 선택 행의 단위 화소(101)로부터 열 신호선(104-1, 104-2, …)을 경유하여 얻어지는 아날로그 신호를, DAC(108)에서 생성되는 참조 전압 RAMP와 비교하는 비교기(110)와, 이 비교기(110)의 비교 출력에 응답하여 카운터(109)의 카운트값을 보유하는 메모리 장치(111)로 이루어지며, 단위 화소(101)로부터 공급되는 아날로그 신호를 N비트의 디지털 신호로 변환하는 기능을 갖고 있다.
컬럼 처리부(107)의 ADC(106)의 각각에 대한 열 어드레스나 열 주사의 제어는, 열 주사 회로(112)에 의해 행해진다. 즉, ADC(106)의 각각에서 AD 변환된 N비트의 디지털 신호는, 열 주사 회로(112)에 의한 열 주사에 의해 순서대로 2N비트 폭의 수평 출력선(113)에 판독되어, 해당 수평 출력선(113)에 의해 신호 처리 회로(114)까지 전송된다. 신호 처리 회로(114)는, 2N비트 폭의 수평 출력선(113)에 대응한 2N개의 센스 회로, 감산 회로 및 출력 회로 등에 의해 구성되어 있다.
타이밍 제어 회로(115)는, 마스터 클럭 MCK에 기초하여 행 주사 회로(105), ADC(106), DAC(108), 카운터(109) 및 열 주사 회로(112) 등의 각 동작에 필요한 클럭 신호나 타이밍 신호를 생성하고, 이들 클럭 신호나 타이밍 신호를 해당하는 회로 부분에 공급한다.
다음으로, 상기 구성의 종래예에 따른 CMOS 이미지 센서(100)의 동작을, 도 9의 타이밍차트를 이용하여 설명한다.
임의의 선택 행의 단위 화소(101)로부터의 열 신호선(104-1, 104-2, …)에의 1회째의 판독 동작이 안정된 후, DAC(108)로부터 램프 파형의 참조 전압 RAMP를 비교기(110)에 인가함으로써, 해당 비교기(110)에서 열 신호선(104-1, 104-2, …)의 신호 전압 Vx와 참조 전압 RAMP의 비교 동작이 행해진다. 이 비교 동작에서, 참조 전압 RAMP와 신호 전압 Vx가 동일하게 되었을 때에, 비교기(110)의 출력 Vco의 극성이 반전된다. 이 비교기(110)의 반전 출력을 받아, 메모리 장치(111)에는 비교기(110)에서의 비교 시간에 따른 카운터(109)의 카운트값 N1이 보유된다.
이 1회째의 판독 동작에서는, 단위 화소(101)의 리세트 성분 ΔV의 판독이 행해진다. 이 리세트 성분 ΔV 내에는, 단위 화소(101)마다 변동되는 고정 패턴 노이즈가 오프셋으로서 포함되어 있다. 그러나, 이 리세트 성분 ΔV의 변동은 일반적으로 작고, 또한 리세트 레벨은 모든 화소 공통이기 때문에, 1회째의 판독 시의 열 신호선(14)의 신호 전압 Vx는 대략 기지이다. 따라서, 1회째의 리세트 성분 ΔV의 판독 시에는, 램프 파형의 참조 전압 RAMP를 조정함으로써, 비교기(110)에서 의 비교 기간을 짧게 하는 것이 가능하다. 본 종래예에서는, 7비트분의 카운트 기간(128클럭)에서 리세트 성분 ΔV의 비교를 행하고 있다.
2회째의 판독에서는, 리세트 성분 ΔV에 외에 단위 화소(101)마다의 입사광량에 따른 신호 성분의 판독이, 1회째의 판독과 마찬가지의 동작에 의해 행해진다. 즉, 임의의 선택 행의 단위 화소(101)로부터 열 신호선(104-1, 104-2, …)에의 2회째의 판독 동작이 안정된 후, DAC(108)로부터 램프 파형의 참조 전압 RAMP를 비교기(110)에 인가함으로써, 해당 비교기(110)에서 열 신호선(104-1, 104-2, …)의 신호 전압 Vx와 참조 전압 RAMP의 비교 동작이 행해진다.
참조 전압 RAMP가 비교기(110)에 인가됨과 동시에, 카운터(109)에서 2회째의 카운트가 이루어진다. 그리고, 2회째의 비교 동작에서, 참조 전압 RAMP와 신호 전압 Vx가 동일하게 되었을 때에, 비교기(110)의 출력 Vco의 극성이 반전된다. 이 비교기(110)의 반전 출력을 받아, 메모리 장치(111)에는 비교기(110)에서의 비교 시간에 따른 카운터(109)의 카운트값 N2가 보유된다. 이 때, 1회째의 카운트값 N1과 2회째의 카운트값 N2는, 메모리 장치(111) 내의 서로 다른 장소에 보유된다.
상술한 일련의 AD 변환 동작의 종료 후, 열 주사 회로(112)에 의한 열 주사에 의해, 메모리 장치(111)에 보유된 1회째와 2회째의 각각 N비트의 디지털 신호가 2N개의 수평 출력선(113)을 지나 신호 처리 회로(114)에 공급되며, 해당 신호 처리 회로(114) 내의 감산 회로(도시 생략)에서 (2회째의 신호)-(1회째의 신호)의 감산 처리가 이루어진 후에 외부로 출력된다. 그 후, 순차적으로 행마다 마찬가지의 동작이 반복됨으로써 2차원 화상이 생성된다.
이상 설명한 바와 같이, ADC(106)에서는, 선택 행의 단위 화소(101)로부터 열 신호선(1041, 104-2, …)을 경유하여 얻어지는 신호 전압 Vx를, DAC(108)에서 생성되는 참조 전압 RAMP와 비교기(110)에서 비교하고, 그 비교 출력에 응답하여 카운터(109)의 카운트값을 메모리 장치(111)에 보유함으로써, 신호 전압 Vx를 N비트의 디지털 신호로 변환하는 동작이 행해진다.
여기서, 비교기(110)로서는, 일반적으로 잘 알려져 있는 차동 앰프 구성의 것을 이용하는 것이 생각된다. 이 차동 앰프 구성의 비교기(110)에서, 차동 앰프의 2개의 입력단 전압이 밸런스한 상태로부터, 2개의 입력단의 한쪽에 신호 전압 Vx를, 다른쪽에 참조 전압 RAMP를 직접 인가하여 비교를 행하면, 비교기(110)의 출력이 참조 전압 RAMP의 입력 중에 정상적으로 반전되는 경우도 있지만, 전혀 반전을 하지 않거나, 혹은, 참조 전압 RAMP의 입력 후 즉시 반전을 하거나 할 우려가 있다.
따라서, 본 발명은, 차동 앰프 구성의 비교기를 이용한 AD 변환 동작에서, 참조 전압 RAMP의 입력 중에 비교 출력을 확실하게 반전시키는 것을 가능하게 한 고체 촬상 장치, 이 고체 촬상 장치에서의 AD 변환 방법 및 촬상 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명에서는, 광전 변환 소자를 포함하는 단위 화소가 행렬 형상으로 2차원 배치됨과 함께, 해당 단위 화소의 행렬 형상 배치에 대하여 열마다 열 신호선이 배선되어 이루어지는 화소 어레이부와, 상기 화소 어레이부의 각 단위 화소를 행마다 선택 제어하는 행 주사 수단을 구비하는 고체 촬상 장치에서, 2개의 입력단의 전위를 리세트하는 리세트 수단을 갖고, 상기 행 주사 수단에 의해 선택 제어된 행의 단위 화소로부터 상기 열 신호선을 통하여 한쪽의 입력단에 공급되는 아날로그 신호와 다른쪽의 입력단에 공급되는 경사 형상의 참조 신호를 비교하는 차동 앰프 구성의 비교 수단을 이용하여 상기 아날로그 신호를 디지털 신호로 변환하는 아날로그-디지털 변환 방법으로서, 상기 리세트 수단에 의한 리세트 동작 후에 상기 다른쪽의 입력단의 전압을, 아날로그 신호가 입력되는 상기 한쪽의 입력단의 전압보다 상기 차동 앰프의 리세트 동작 후의 상기 2개의 입력단의 전압차를 보상하는 소정의 전압만큼 높은 전압으로 변경하고, 그 후 설정된 상기 소정의 전압만큼 높은 전압으로부터 상기 참조 신호를 경사 형상으로 변화시켜 상기 비교 수단에 의한 비교 개시부터 비교 완료까지의 비교 시간을 계측하고, 그 비교 시간에 기초하여 상기 아날로그 신호를 디지털 신호로 변환하는 구성을 채용하고 있다.
상기 구성의 고체 촬상 장치에서, 리세트 수단에 의한 리세트 동작 후에, 비교 수단의 참조 신호가 공급되는 입력단의 전압을 일단 소정 전압으로 변경하고, 그러한 후에 참조 신호를 경사 형상으로 변화시킴으로써, 비교 수단의 2개의 입력단 전압에 다소의 변동이 남았다고 해도, 비교 수단의 참조 신호가 공급되는 입력단의 전압이 반드시, 아날로그 신호가 공급되는 입력단의 전압보다도 높아지기 때문에, 참조 신호의 입력 중에, 즉 참조 신호와 아날로그 신호의 비교 기간 중에 비교 수단의 출력이 확실하게 반전되게 된다.
<실시예>
이하, 본 발명의 실시 형태에 대하여 도면을 참조하여 상세하게 설명한다.
[CMOS 이미지 센서의 구성]
도 1은 본 발명의 일 실시 형태에 따른 고체 촬상 장치, 예를 들면 열 병렬 ADC 탑재의 CMOS 이미지 센서의 구성을 도시하는 블록도이다.
도 1에 도시한 바와 같이, 본 실시 형태에 따른 CMOS 이미지 센서(10)는, 광전 변환 소자를 포함하는 단위 화소(11)가 행렬 형상(매트릭스 형상)으로 다수 2차원 배치되어 이루어지는 화소 어레이부(12) 외에, 행 주사 회로(13), 컬럼 처리부(14), 참조 전압 공급부(15), 열 주사 회로(16), 수평 출력선(17) 및 타이밍 제어 회로(18)를 갖는 구성으로 되어 있다.
이 시스템 구성에서, 타이밍 제어 회로(18)는, 마스터 클럭 MCK에 기초하여, 행 주사 회로(13), 컬럼 처리부(14), 참조 전압 공급부(15) 및 열 주사 회로(16) 등의 동작의 기준으로 되는 클럭 신호나 제어 신호 등을 생성하고, 행 주사 회로(13), 컬럼 처리부(14), 참조 전압 공급부(15) 및 열 주사 회로(16) 등에 대하여 공급한다.
또한, 화소 어레이부(12)의 각 단위 화소(11)를 구동 제어하는 주변의 구동계나 신호 처리계, 즉 행 주사 회로(13), 컬럼 처리부(14), 참조 전압 공급부(15), 열 주사 회로(16), 수평 출력선(17) 및 타이밍 제어 회로(18) 등의 주변 회로는, 화소 어레이부(12)와 동일한 칩(반도체 기판)(19) 상에 집적된다.
단위 화소(11)로서는, 여기서는 도시를 생략하지만, 광전 변환 소자(예를 들면, 포토다이오드) 외에, 예를 들면, 해당 광전 변환 소자에서 광전 변환하여 얻어지는 전하를 FD(플로팅 디퓨전)부에 전송하는 전송 트랜지스터와, 해당 FD부의 전 위를 제어하는 리세트 트랜지스터와, FD부의 전위에 따른 신호를 출력하는 증폭 트랜지스터를 갖는 3트랜지스터 구성의 것이나, 또한 화소 선택을 행하기 위한 선택 트랜지스터를 별도로 갖는 4트랜지스터 구성의 것 등을 이용할 수 있다.
화소 어레이부(12)에는, 단위 화소(11)가 m열 n행분만큼 2차원 배치됨과 함께, 이 m열 n행의 화소 배열에 대하여 행마다 행 제어선(21(21-1∼21-n))이 배선되고, 열마다 열 신호선(22(22-1∼22-m))이 배선되어 있다. 행 제어선(21-1∼21-n)의 각 일단은, 행 주사 회로(13)의 각 행에 대응한 각 출력단에 접속되어 있다. 행 주사 회로(13)는, 시프트 레지스터 혹은 디코더 등에 의해 구성되며, 행 제어선(21-1∼21-n)을 통하여 화소 어레이부(12)의 행 어드레스나 행 주사의 제어를 행한다.
컬럼 처리부(14)는, 예를 들면, 화소 어레이부(12)의 화소 열마다, 즉 열 신호선(22-1∼22-m)마다 설치된 ADC(아날로그-디지널 변환 회로)(23-1∼23-m)를 갖고, 화소 어레이부(12)의 각 단위 화소(11)로부터 열마다 출력되는 아날로그 신호를 디지털 신호로 변환하여 출력한다. 본 발명에서는 이들 ADC(23-1∼23-m)의 구성을 특징으로 하고 있으며, 그 상세에 대해서는 후술한다.
참조 전압 공급부(15)는, 시간이 경과함에 따라 레벨이 계단 형상(경사 형상)으로 변화(본 예에서는, 하강)하는, 소위 램프(RAMP) 파형의 참조 전압 RAMP를 생성하는 수단으로서, 예를 들면 DAC(디지털-아날로그 변환 회로)(151)를 갖고 있다. 또한, 램프 파형의 참조 전압 RAMP를 생성하는 수단으로서는, DAC(151)에 한정되는 것은 아니다.
DAC(151)는, 타이밍 제어 회로(18)로부터 공급되는 제어 신호 CS1에 의한 제어 하에, 해당 타이밍 제어 회로(18)로부터 공급되는 클럭 CK에 기초하여 참조 전압 RAMP를 생성하고, 참조 신호선(24)을 통하여 컬럼 처리부(15)의 ADC(23-1∼23-m)의 각각에 공급한다.
여기서, 본 발명이 특징으로 하는 ADC(23-1∼23-m)의 구성의 상세에 대하여 구체적으로 설명한다.
또한, ADC(23-1∼23-m)의 각각은, 단위 화소(11) 모든 정보를 판독하는 프로그레시브 주사 방식에서의 통상 프레임 레이트 모드와, 통상 프레임 레이트 모드 시에 비해, 단위 화소(11)의 노광 시간을 1/N로 설정하여 프레임 레이트를 N배, 예를 들면 2배로 올리는 고속 프레임 레이트 모드의 각 동작 모드에 대응한 AD 변환 동작을 선택적으로 행할 수 있는 구성으로 되어 있다.
통상 프레임 레이트 모드와 고속 프레임 레이트 모드의 모드 절환은, 타이밍 제어 회로(18)로부터 공급되는 제어 신호 CS2, CS3에 의한 제어에 의해 실행된다. 또한, 타이밍 제어 회로(18)에 대해서는, 외부의 상위 장치(도시 생략)로부터, 통상 프레임 레이트 모드와 고속 프레임 레이트 모드의 각 동작 모드를 절환하기 위한 지시 정보가 공급된다.
ADC(23-1∼23-m)는 모두 동일한 구성으로 되어 있으며, 여기서는, ADC(23-m)를 예로 들어 설명하는 것으로 한다. ADC(23-m)는, 비교기(31), 계수 수단인 예를 들면 업/다운 카운터(도면에서, U/DCNT로 기재하고 있음)(32), 전송 스위치(33) 및 메모리 장치(34)를 갖는 구성으로 되어 있다.
비교기(31)는, 화소 어레이부(12)의 n열째의 각 단위 화소(11)로부터 출력되는 신호에 따른 열 신호선(22-m)의 신호 전압 Vx와, 참조 전압 공급부(15)로부터 공급되는 램프 파형의 참조 전압 RAMP를 비교하고, 예를 들면, 참조 전압 RAMP가 신호 전압 Vx보다도 클 때에 출력 Vco가 "H" 레벨로 되고, 참조 전압 RAMP가 신호 전압 Vx 이하일 때에 출력 Vco가 "L" 레벨로 된다. 이 비교기(31)의 구체적인 회로예 및 동작예의 상세에 대해서는 후술한다.
업/다운 카운터(32)는 비동기 카운터로서, 타이밍 제어 회로(18)로부터 공급되는 제어 신호 CS2에 의한 제어 하에, 타이밍 제어 회로(18)로부터 클럭 CK가 DAC(151)와 동시에 공급되며, 해당 클럭 CK에 동기하여 다운(DOWN) 카운트 또는 업(UP) 카운트를 행함으로써, 비교기(31)에서의 비교 동작의 개시부터 비교 동작의 종료까지의 비교 기간을 계측한다.
구체적으로는, 통상 프레임 레이트 모드에서는, 1개의 단위 화소(11)로부터의 신호의 판독 동작에서, 1회째의 판독 동작 시에 다운 카운트를 행함으로써 1회째의 판독 시의 비교 시간을 계측하고, 2회째의 판독 동작 시에 업 카운트를 행함으로써 2회째의 판독 시의 비교 시간을 계측한다.
한편, 고속 프레임 레이트 모드에서는, 임의의 행의 단위 화소(11)에 대한 카운트 결과를 그대로 보유해 놓고, 계속해서, 다음 행의 단위 화소(11)에 대하여, 전회의 카운트 결과로부터 1회째의 판독 동작 시에 다운 카운트를 행함으로써 1회째의 판독 시의 비교 시간을 계측하고, 2회째의 판독 동작 시에 업 카운트를 행함으로써 2회째의 판독 시의 비교 시간을 계측한다.
전송 스위치(33)는, 타이밍 제어 회로(18)로부터 공급되는 제어 신호 CS3에 의한 제어 하에, 통상 프레임 레이트 모드에서는, 임의의 행의 단위 화소(11)에 대한 업/다운 카운터(32)의 카운트 동작이 완료된 시점에서 온(폐쇄) 상태로 되어 해당 업/다운 카운터(32)의 카운트 결과를 메모리 장치(34)에 전송한다.
한편, 예를 들면 N=2의 고속 프레임 레이트에서는, 임의의 행의 단위 화소(11)에 대한 업/다운 카운터(32)의 카운트 동작이 완료된 시점에서 오프(개방) 상태 그대로이며, 계속해서, 다음 행의 단위 화소(11)에 대한 업/다운 카운터(32)의 카운트 동작이 완료된 시점에서 온 상태로 되어 해당 업/다운 카운터(32)의 수직 2화소분에 대한 카운트 결과를 메모리 장치(34)에 전송한다.
이와 같이 하여, 화소 어레이부(12)의 각 단위 화소(11)로부터 열 신호선(22-1∼22-m)을 경유하여 열마다 공급되는 아날로그 신호가, ADC(23(23-1∼23-m))에서의 비교기(31) 및 업/다운 카운터(32)의 각 동작에 의해, N비트의 디지털 신호로 변환되어 메모리 장치(34(34-1∼34-m))에 저장된다.
열 주사 회로(16)는, 시프트 레지스터 등에 의해 구성되며, 컬럼 처리부(14)에서의 ADC(23-1∼23-m)의 열 어드레스나 열 주사의 제어를 행한다. 이 열 주사 회로(16)에 의한 제어 하에, ADC(23-1∼23-m)의 각각에서 AD 변환된 N비트의 디지털 신호는 순서대로 수평 출력선(17)에 판독되어, 해당 수평 출력선(17)을 경유하여 촬상 데이터로서 출력된다.
또한, 본 발명에는 직접 관련되지 않기 때문에 특별히 도시하지 않지만, 수평 출력선(17)을 경유하여 출력되는 촬상 데이터에 대하여 각종 신호 처리를 실시 하는 회로 등을, 상기 구성 요소 이외에 설치하는 것도 가능하다.
상기 구성의 본 실시 형태에 따른 열 병렬 ADC 탑재의 CMOS 이미지 센서(10)에서는, 업/다운 카운터(32)의 카운트 결과를, 전송 스위치(33)를 통하여 선택적으로 메모리 장치(34)에 전송할 수 있기 때문에, 업/다운 카운터(32)의 카운트 동작과, 해당 업/다운 카운터(32)의 카운트 결과의 수평 출력선(17)에의 판독 동작을 독립하여 제어하는 것이 가능하다.
(비교기(31)의 회로예)
도 2는 비교기(31)의 구체적인 회로 구성의 일례를 도시하는 회로도이다. 본 예에 따른 비교기(31)는, 차동 앰프(310)를 기본 구성으로 한 차동 비교기로 되어 있다.
도 2에서, 차동 앰프(310)는, 소스가 공통으로 접속된 Nch.의 입력 트랜지스터쌍(311, 312)과, 이들 트랜지스터쌍(311, 312)의 각 드레인과 전원 VDD 사이에 접속되며, 게이트가 공통으로 접속된 Pch.의 트랜지스터쌍(313, 314)과, 입력 트랜지스터쌍(311, 312)의 소스 공통 접속 노드와 그라운드 사이에 접속된 Nch.의 전류원 트랜지스터(315)로 구성되어 있다.
이 차동 앰프(310)에서, 입력 트랜지스터쌍(311, 312)의 각 게이트와 드레인 사이에 Pch.의 트랜지스터(316, 317)가 각각 접속되어 있다. 이들 트랜지스터(316, 317)는, 각 게이트에 Low 액티브의 리세트 펄스 PSET가 공급됨으로써 온 상태로 되어, 입력 트랜지스터쌍(311, 312)의 각 게이트와 드레인을 단락하고, 이들 트랜지스터쌍(311, 312)의 각 게이트 전압, 즉 비교기(31)의 2개의 입력단의 전 압을 리세트하는 리세트 수단으로서 기능한다.
입력 트랜지스터쌍(311, 312)의 각 게이트에는, DC 레벨을 컷트하기 위한 용량(318, 319)의 각 일단이 각각 접속되어 있다. 용량(318)의 타단은, 화소 어레이부(12)의 각 단위 화소(11)로부터 출력되는 아날로그 신호 Vx를 전송하는 열 신호선(22(22-1∼22-m))에 접속된다. 용량(319)의 타단은, DAC(151)에서 생성된 참조 전압 RAMP를 전송하는 참조 신호선(24)에 접속되어 있다.
(비교기(31)의 동작예)
계속해서, 상기 구성의 비교기(31)의 회로 동작에 대하여, 도 3의 타이밍차트를 이용하여 설명한다.
단위 화소(11)로부터 열 신호선(22)에 후술하는 리세트 성분을 판독하고, DAC(151)로부터 참조 신호선(24)에 임의의 전압 VS1을 인가하여, 열 신호선(22)과 참조 신호선(24)의 전위가 안정된 후, 비교를 개시하기 직전에 리세트 펄스 PSET를 활성화(Low 액티브)함으로써, 트랜지스터(316, 317)가 온 상태로 되어 입력 트랜지스터쌍(311, 312)의 각 게이트와 드레인을 단락하고, 이들 입력 트랜지스터쌍(311, 312)의 동작점을 드레인 전압으로 하여 리세트한다.
이 결정된 동작점에서, 차동 앰프(310)의 2개의 입력단 전압, 즉 입력 트랜지스터쌍(311, 312)의 각 게이트 전압의 오프셋 성분(아날로그 신호 Vx와 참조 전압 RAMP의 DC 오프셋 및 입력 트랜지스터쌍(311, 312)의 임계값 변동에 기인하는 오프셋)이 거의 캔슬된다(이하, 이 동작을 「오토 제로」라고 함). 즉, 차동 앰프(310)의 2개의 입력단 전압이 거의 동일 전압으로 된다. 이 오토 제로에 의해, 그 후의 아날로그 신호 Vx와 참조 전압 RAMP의 비교 기간을 짧게 하는 것이 가능하게 된다.
단, 오토 제로에서는, 오토 제로 기간이 짧았던 경우 등에, 차동 앰프(310)의 2개의 입력단 전압에 다소의 변동이 남는 것이 생각된다. 따라서, 임의의 전압 VS1로부터 그 상태 그대로 참조 전압 RAMP를 비교기(31)에 입력하여 아날로그 신호 Vx와의 비교를 행하였을 때에, 비교기(31)의 출력 Vco가 참조 전압 RAMP의 입력 중에 정상적으로 반전되는 경우도 있지만, 전혀 반전을 하지 않거나, 혹은, 참조 전압 RAMP의 입력 후 즉시 반전을 하거나 할 염려가 있다. 또한, 오프셋이 완전히 캔슬된 경우에도, 임의의 전압 VS1로부터 그 상태 그대로 참조 전압 RAMP를 입력하여 아날로그 신호 Vx와의 비교를 행하면, 비교기(31)의 출력 Vco는, 전혀 반전을 하지 않거나, 혹은, 참조 전압 RAMP의 입력 후 즉시 반전을 하게 된다.
따라서, 본 실시 형태에서는, 예를 들면 참조 신호선(24)의 전위를 변경하는 변경부(25)를 추가하고, 이 변경부(25)의 작용에 의해, 오토 제로 후, 즉 리세트 수단인 트랜지스터(316, 317)에 의한 리세트 동작 후에, 참조 신호선(24)의 전위, 즉 비교기(31)의 참조 전압 RAMP가 공급되는 입력단의 전압을, 임의의 전압 VS1로부터 그것보다도 높은 전압 VS2(VS2>VS1)로 변경하는 구성을 채용하고 있다.
변경부(25)는, 예를 들면 전압 VS2가 인가되는 전압선(251)과 참조 신호선(24) 사이에 접속된 예를 들면 Nch.의 트랜지스터(252)에 의해 구성되어 있다. 이 트랜지스터(252)는, 오토 제로 후, 즉 리세트 펄스 PSET의 소멸 후에, 타이밍 제어 회로(15)에서 생성되는 하이 액티브의 제어 펄스 CS4가 게이트에 인가됨으로 써 온 상태로 되어, 참조 신호선(24)에 전압 VS2를 인가한다.
이와 같이, 오토 제로 후에, 즉 트랜지스터(316, 317)에 의한 리세트 동작 후에, 비교기(31)의 참조 전압 RAMP가 인가되는 입력단의 전압을, 일단 전압 VS1로부터 전압 VS2로 변경하고, 그 후에 참조 전압 RAMP를 계단 형상으로 변화시키도록 함으로써, 오토 제로 기간이 짧았던 경우 등에, 차동 앰프(310)의 2개의 입력단 전압에 다소의 변동이 남았다고 해도, 비교기(31)의 참조 전압 RAMP가 인가되는 입력단의 전압이 반드시, 아날로그 신호 Vx가 공급되는 입력단의 전압보다도 높게 되기 때문에, 참조 전압 RAMP의 입력 중에, 즉 참조 전압 RAMP와 아날로그 신호 Vx의 비교 기간 중에 비교기(31)의 출력 Vco가 확실하게 반전되게 된다. 즉, 비교기(31)의 출력 Vco가 전혀 반전을 하지 않거나, 혹은, 참조 전압 RAMP의 입력 후 즉시 반전을 하거나 하지 않는다.
여기서, 전압 VS2에 대해서는, 전압 VS1에 비해 너무나도 전압값이 큰 경우, 참조 전압 RAMP와 아날로그 신호 Vx의 비교 기간 자체를 길게 설정하지 않으면 비교기(31)의 출력 Vco가 반전되지 않게 된다. 그 때문에, 전압 VS2에 대해서는, 오토 제로의 변동, 즉 트랜지스터(316, 317)에 의한 리세트 동작 후에서의 차동 앰프(310)의 2개의 입력단 전압의 차를 보상할 정도의 전압값, 일반적으로는 수㎷ 내지 수십㎷ 이하로 설정하는 것이 바람직하다.
또한, 본 예에서는, 전압선(251)과 참조 신호선(24) 사이에 접속된 Nch.의 트랜지스터(252)로 이루어지는 변경부(25)를 설정하고, 해당 변경부(25)의 작용에 의해, 비교기(31)의 참조 전압 RAMP가 인가되는 입력단의 전압을 소정 전압 VS2로 변경하는 것으로 하였지만, 이것은 일례에 지나지 않으며, 비교기(31)의 참조 전압 RAMP가 인가되는 입력단의 전압을 소정 전압 VS2로 변경하는 변경 수단으로서는, 트랜지스터(252)로 이루어지는 변경부(25)에 한정되는 것은 아니다.
변경 수단의 다른 예로서는, 예를 들면, 참조 전압 RAMP를 발생하는 DAC(151) 자체가 생각된다. 이 DAC(151)에서, 임의의 전압 VS1로부터 그 상태 그대로 참조 전압 RAMP를 발생하는 것이 아니라, 임의의 전압 VS1을 발생한 후, 일단 소정 전압 VS2를 발생하고, 그러한 후 램프 파형의 참조 전압 RAMP를 발생함으로써, 비교기(31)의 참조 전압 RAMP가 인가되는 입력단의 전압을 소정 전압 VS2로 변경할 수 있다.
이하에, 변경 수단의 기능을 갖는 DAC(151)에 대하여 구체예를 들어 설명한다. 도 4는 변경 수단의 기능을 갖는 DAC(151)의 구체적인 구성예를 도시하는 블록도이다.
도 4에 도시한 바와 같이, 본 예에 따른 DAC(151)는, 슬로프용 전류원 어레이(41), 순차 선택 회로(42), 오프셋용 전류원 어레이(43), 오프셋 선택 회로(44) 및 저항(45)을 갖는 구성으로 되어 있다. 저항(45)은, 회로 입력 단자(46)와 회로 출력 단자(47) 사이에 접속되어 있다. 회로 입력 단자(46)에는, 소정의 기준 전압 VREF가 인가된다.
슬로프용 전류원 어레이(41)는, 예를 들면 도 5에 도시하는 구성의 단위 전류원 회로(50)가 어레이 형상으로 배치된 구성으로 되어 있다. 단위 전류원 회로(50)는, 소스가 공통으로 접속된 예를 들면 Nch.의 스위치 트랜지스터쌍(51, 52) 과, 이들 스위치 트랜지스터쌍(51, 52)의 소스 공통 접속 노드와 그라운드 사이에 접속된 전류원 트랜지스터(53)로 구성되어 있다. 오프셋용 전류원 어레이(43)도, 슬로프용 전류원 어레이(41)와 마찬가지로, 단위 전류원 회로(50)가 어레이 형상으로 배치된 구성으로 되어 있다.
상기 구성의 DAC(151)에서, 단위 전류원 회로(50)의 제어 펄스 S 또는 그 반전 펄스 XS가 액티브로 되어, 스위치 트랜지스터쌍(51 또는 52)이 온함으로써, 저항(45)의 일단에 전류가 흘러, 회로 출력 단자(47)로부터 출력되는 참조 전압 RAMP가 변화된다. 순차 선택 회로(42)에 의한 순차 선택에 따라, 저항(45)의 회로 출력 단자(47)측에 흐르는 전류가 서서히 증가되도록 단위 전류원 회로(50)의 스위치 트랜지스터쌍의 한쪽(51 또는 52)이 순차적으로 온해 감으로써, 슬로프 파형(계단 형상 파형)의 참조 전압 RAMP가 생성된다.
또한, 참조 전압 RAMP를 생성하기 전에, 해당 참조 전압 RAMP의 생성과 아주 마찬가지로 하여, 단위 전류원 회로(50)의 스위치 트랜지스터쌍(51, 52)을 제어함으로써, 소정 전압 VS2를 오프셋으로서 생성할 수 있다. 외부로부터 임의로 설정 가능한 오프셋량에 따라 결정되는 오프셋 선택 회로(44)의 출력에 의해, 저항(45)의 회로 입력 단자(46)측에 임의의 단위 전류원 회로(50)의 전류가 흐르도록 제어가 행해짐으로써, 회로 출력 단자(47)로부터 임의의 전압(오프셋) VS2가 출력된다.
변경 수단으로서는, 그 밖에, 비교기(31)의 참조 전압 RAMP가 인가되는 입력단의 전압을 임의의 전압 V1로부터 일단 소정 전압 VS2로 변경할 수 있는 것이면 그 구성은 상관없고, 상기 2개의 예에 한정되는 것은 아니다.
[CMOS 이미지 센서의 동작]
다음으로, 상기 구성의 CMOS 이미지 센서(10)의 전체의 동작에 대하여, 도 6의 타이밍차트를 이용하여 설명한다.
여기서는, 단위 화소(11)의 구체적인 동작에 대해서는 설명을 생략하지만, 주지와 같이, 단위 화소(11)에서는 리세트 동작과 전송 동작이 행해지며, 리세트 동작에서는 소정의 전위로 리세트되었을 때의 FD부의 전위가 리세트 성분으로서 단위 화소(11)로부터 열 신호선(22-1∼22-m)에 출력되며, 전송 동작에서는 광전 변환 소자로부터 광전 변환에 의한 전하가 전송되었을 때의 FD부의 전위가 신호 성분으로서 단위 화소(11)로부터 열 신호선(22-1∼22-m)에 출력된다.
우선, DAC(151)에 의해 임의의 전압 VS1을 설정한다. 그리고, 행 주사 회로(13)에 의한 행 주사에 의해 임의의 행 i가 선택되고, 그 선택 행 i의 단위 화소(11)로부터 열 신호선(22-1∼22-m)에의 1회째의 판독 동작이 안정된 후, 리세트 펄스 PSET에 의해 비교기(31)가 리세트되며, 그 후 예를 들면 변경부(25)에 의해 ADC(23-1∼23-m)의 각 비교기(31)의 참조 전압 RAMP가 인가되는 입력단의 전압이 임의의 전압 VS1로부터 소정 전압 VS2로 변경되고, 그러한 후 DAC(151)로부터 램프 파형의 참조 전압 RAMP가 각 비교기(31)에 인가됨으로써, 각 비교기(31)에서 열 신호선(22-1∼22-m)의 각 신호 전압(아날로그 신호) Vx와 참조 전압 RAMP의 비교 동작이 행해진다.
참조 전압 RAMP가 비교기(31)에 공급됨과 동시에, 타이밍 제어 회로(18)로부터 업/다운 카운터(32)에 대하여 클럭 CK가 공급됨으로써, 해당 업/다운 카운 터(32)에서는 1회째의 판독 동작 시의 비교기(31)에서의 비교 시간이 다운 카운트 동작에 의해 계측된다. 그리고, 참조 전압 RAMP와 열 신호선(22-1∼22-m)의 신호 전압 Vx가 동일하게 되었을 때에 비교기(31)의 출력 Vco는 "H" 레벨로부터 "L" 레벨로 반전된다. 이 비교기(21)의 출력 Vco의 극성 반전을 받아, 업/다운 카운터(32)는, 다운 카운트 동작을 정지하고 비교기(31)에서의 1회째의 비교 기간에 따른 카운트값을 보유한다.
이 1회째의 판독 동작에서는, 상술한 바와 같이, 단위 화소(11)의 리세트 성분 ΔV가 판독된다. 이 리세트 성분 ΔV 내에는, 단위 화소(11)마다 변동되는 고정 패턴 노이즈가 오프셋으로서 포함되어 있다. 그러나, 이 리세트 성분 ΔV의 변동은 일반적으로 작고, 또한 리세트 레벨은 모든 화소 공통이기 때문에, 열 신호선(22-1∼22-m)의 신호 전압 Vx는 대략 기지이다. 따라서, 1회째의 리세트 성분 ΔV의 판독 시에는, 참조 전압 RAMP를 조정함으로써 비교 기간을 짧게 하는 것이 가능하다. 본 실시 형태에서는, 7비트분의 카운트 기간(128클럭)에서 리세트 성분 ΔV의 비교를 행하고 있다.
2번째의 판독 동작에서는, 리세트 성분 ΔV 외에, 단위 화소(11)마다의 입사광량에 따른 신호 성분 Vsig가, 1회째의 리세트 성분 ΔV의 판독 동작과 마찬가지의 동작에 의해 판독된다. 즉, 선택 행 i의 단위 화소(11)로부터 열 신호선(22-1∼22-m)에의 2회째의 판독이 안정된 후, DAC(151)로부터 참조 전압 RAMP가 ADC(23-1∼23-m)의 각 비교기(31)에 인가됨으로써, 비교기(31)에서 열 신호선(22-1∼22-m)의 각 신호 전압 Vx와 참조 전압 RAMP의 비교 동작이 행해짐과 동시에, 이 비교 기(31)에서의 2회번째의 비교 시간이, 업/다운 카운터(32)에서 1회째와는 반대로 업 카운트 동작에 의해 계측된다.
이와 같이, 업/다운 카운터(32)의 카운트 동작을 1회째에 다운 카운트 동작으로 하고, 2회째에 업 카운트 동작으로 함으로써, 해당 업/다운 카운터(32) 내에서 자동적으로 (2회째의 비교 기간)-(1회째의 비교 기간)의 감산 처리가 행해진다. 그리고, 참조 전압 RAMP와 열 신호선(22-1∼22-m)의 신호 전압 Vx가 동일하게 되었을 때에 비교기(31)의 출력 Vco가 극성 반전되고, 이 극성 반전을 받아 업/다운 카운터(32)의 카운트 동작이 정지한다. 그 결과, 업/다운 카운터(32)에는, (2회째의 비교 기간)-(1회째의 비교 기간)의 감산 처리의 결과에 따른 카운트값이 보유된다.
(2회째의 비교 기간)-(1회째의 비교 기간)=(신호 성분 Vsig+리세트 성분 ΔV+ADC(23)의 오프셋 성분)-(리세트 성분 ΔV+ADC(23)의 오프셋 성분)=(신호 성분 Vsig)이며, 이상 2회의 판독 동작과 업/다운 카운터(32)에서의 감산 처리에 의해, 단위 화소(11)마다의 변동을 포함한 리세트 성분 ΔV 외에, ADC(23(23-1∼23-m))마다의 오프셋 성분도 제거되기 때문에, 단위 화소(11)마다의 입사광량에 따른 신호 성분 Vsig만을 취출할 수 있다. 여기서, 단위 화소(11)마다의 변동을 포함한 리세트 성분 ΔV를 제거하는 처리는, 소위 CDS(Correlated Double Sampling; 상관 이중 샘플링) 처리이다.
2회째의 판독 시에는, 입사광량에 따른 신호 성분 Vsig가 판독되기 때문에, 광량의 대소를 넓은 범위에서 판정하기 위해 참조 전압 RAMP를 크게 변화시킬 필요가 있다. 따라서, 본 실시 형태에 따른 CMOS 이미지 센서(10)에서는, 신호 성분 Vsig의 판독을 10비트분의 카운트 기간(1024클럭)에서 비교를 행하도록 하고 있다. 이 경우, 1회째와 2회째의 비교 비트수가 서로 다르지만, 참조 전압 RAMP의 램프 파형의 기울기를 1회째와 2회째에서 동일하게 함으로써, AD 변환의 정밀도를 동일하게 할 수 있기 때문에, 업/다운 카운터(32)에 의한 (2회째의 비교 기간)-(1회째의 비교 기간)의 감산 처리의 결과로서 올바른 감산 결과가 얻어진다.
상술한 일련의 AD 변환 동작의 종료 후, 업/다운 카운터(32)에는 N비트의 디지털값이 보유된다. 그리고, 컬럼 처리부(14)의 각 ADC(23-1∼23-m)에서 AD 변환된 N비트의 디지털값(디지털 신호)은, 열 주사 회로(16)에 의한 열 주사에 의해, N비트 폭의 수평 출력선(17)을 지나 순차적으로 외부로 출력된다. 그 후, 마찬가지의 동작이 순차적으로 행마다 반복됨으로써 2차원 화상이 생성된다.
이상 설명한 바와 같이, 열 병렬 ADC 탑재의 CMOS 이미지 센서(10)에서, 오토 제로 후에, 즉 리세트 수단인 트랜지스터(316, 317)에 의한 리세트 동작 후에, 비교기(31)의 참조 전압 RAMP가 인가되는 입력단의 전압을, 일단 전압 VS1로부터 전압 VS2로 변경하고, 그러한 후에 참조 전압 RAMP를 계단 형상(경사 형상)으로 변화시킴으로써, 리세트 펄스 PSET에 의한 비교기(31)의 리세트 상태에 상관없이, 참조 전압 RAMP의 입력 중에, 즉 참조 전압 RAMP와 아날로그 신호 Vx의 비교 기간 중에 비교기(31)의 출력 Vco가 확실하게 반전되게 된다.
즉, 오토 제로 기간이 짧았던 경우 등에, 차동 앰프(310)의 2개의 입력단 전압에 다소의 변동이 남았다고 해도, 비교기(31)의 참조 전압 RAMP가 인가되는 입력단의 전압이 반드시, 아날로그 신호 Vx가 공급되는 입력단의 전압보다도 높게 되기 때문에, 참조 전압 RAMP와 아날로그 신호 Vx의 비교 기간 중에 비교기(31)의 출력 Vco가 확실하게 반전되게 된다. 그 결과, AD 변환 동작을 확실하게 행할 수 있다. 그리고, 비교기(31)에 의한 비교 개시부터 비교 완료까지의 비교 시간을 업/다운 카운터(32)에서 계측함으로써, 그 비교 시간에 기초하여 신호 전압(아날로그 신호) Vx를 디지털 신호로 변환할 수 있다.
또한, 본 실시 형태에 따른 열 병렬 ADC 탑재의 CMOS 이미지 센서(10)에서는, ADC(23-1∼23-m)의 각각이 메모리 장치(34)를 갖고 있기 때문에, i행째의 단위 화소(11)에 대하여 AD 변환 후의 디지털값을 메모리 장치(34)에 전송하고, 수평 출력선(17)으로부터 외부에 출력하면서, i+1행째의 단위 화소(11)에 대하여 판독 동작과 업/다운 카운트 동작을 병행하여 실행할 수 있다.
단, ADC(23-1∼23-m)의 각각이 메모리 장치(34)를 갖는 것은 필수적인 요건은 아니다. 즉, ADC(23-1∼23-m)의 각각이 메모리 장치(34)를 갖지 않는 구성의 CMOS 이미지 센서에 대해서도, 상기 실시 형태에 따른 열 병렬 ADC 탑재의 CMOS 이미지 센서(10)와 마찬가지로 본 발명을 적용하는 것이 가능하다.
[적용예]
상기 실시 형태에 따른 열 병렬 ADC 탑재의 CMOS 이미지 센서(10)는, 비디오 카메라나 디지털 스틸 카메라, 또는 휴대 전화 등의 모바일 기기용 카메라 모듈 등의 촬상 장치에서, 그 촬상 디바이스로서 이용하기에 적합한 것이다.
도 7은 본 발명에 따른 촬상 장치의 구성의 일례를 도시하는 블록도이다. 도 7에 도시한 바와 같이, 본 예에 따른 촬상 장치는, 렌즈(61)를 포함하는 광학 계, 촬상 디바이스(62), 카메라 신호 처리 회로(63) 및 시스템 컨트롤러(64) 등에 의해 구성되어 있다.
렌즈(61)는, 피사체로부터의 상광(像光)을 촬상 디바이스(62)의 촬상면에 결상한다. 촬상 디바이스(62)는, 렌즈(61)에 의해 촬상면에 결상된 상광을 화소 단위로 전기 신호로 변환하여 얻어지는 화상 신호를 출력한다. 이 촬상 디바이스(62)로서, 상술한 실시 형태에 따른 열 병렬 ADC 탑재의 CMOS 이미지 센서(10)가 이용된다.
카메라 신호 처리부(63)는, 촬상 디바이스(62)로부터 출력되는 화상 신호에 대하여 다양한 신호 처리를 행한다. 시스템 컨트롤러(64)는, 촬상 디바이스(62)나 카메라 신호 처리부(63)에 대한 제어를 행한다. 특히, 촬상 디바이스(62)의 열 병렬 ADC가, 화소 모든 정보를 판독하는 프로그레시브 주사 방식에서의 통상 프레임 레이트 모드와, 통상 프레임 레이트 모드 시에 비해, 화소의 노광 시간을 1/N로 설정하여 프레임 레이트를 N배로 올리는 고속 프레임 레이트 모드의 각 동작 모드에 대응한 AD 변환 동작이 가능하면, 외부로부터의 명령에 따라 동작 모드의 절환 제어 등을 행한다.
본 발명에 따르면, 차동 앰프 구성의 비교기를 이용한 AD 변환 동작에서, 참조 신호의 입력 중에 비교 출력을 확실하게 반전시킬 수 있기 때문에, AD 변환 동작을 확실하게 행할 수 있다.

Claims (5)

  1. 고체 촬상 장치로서,
    광전 변환 소자를 포함하는 단위 화소가 행렬 형상으로 2차원 배치됨과 함께, 해당 단위 화소의 행렬 형상 배치에 대하여 열마다 열 신호선이 배선되어 이루어지는 화소 어레이부와,
    상기 화소 어레이부의 각 단위 화소를 행마다 선택 제어하는 행 주사 수단과,
    상기 행 주사 수단에 의해 선택 제어된 행의 단위 화소로부터 상기 열 신호선을 통하여 출력되는 아날로그 신호를 경사 형상의 참조 신호와 비교하고, 그 비교 시간에 기초하여 상기 아날로그 신호를 디지털 신호로 변환하는 아날로그-디지털 변환 수단을 구비하고,
    상기 아날로그-디지털 변환 수단은,
    2개의 입력단의 전위를 리세트하는 리세트 수단을 갖고, 한쪽의 입력단에 공급되는 상기 아날로그 신호와 다른쪽의 입력단에 공급되는 상기 참조 전압을 비교하는 차동 앰프 구성의 비교 수단과,
    상기 비교 수단에 의한 비교 개시부터 비교 완료까지의 비교 시간을 계측하는 계측 수단과,
    상기 리세트 수단에 의한 리세트 동작 후에 상기 다른쪽의 입력단의 전압을, 아날로그 신호가 입력되는 상기 한쪽의 입력단의 전압보다 상기 차동 앰프의 리세트 동작 후의 상기 2개의 입력단의 전압차를 보상하는 소정의 전압만큼 높은 전압으로 변경하는 변경 수단을 갖고,
    상기 차동 앰프의 비교 동작에서, 상기 다른쪽의 입력단은 설정된 상기 소정의 전압만큼 높은 전압으로부터 참조 전압의 공급이 개시되어, 상기 참조 전압이 상기 아날로그 신호와 비교되는, 고체 촬상 장치.
  2. 광전 변환 소자를 포함하는 단위 화소가 행렬 형상으로 2차원 배치됨과 함께, 해당 단위 화소의 행렬 형상 배치에 대하여 열마다 열 신호선이 배선되어 이루어지는 화소 어레이부와,
    상기 화소 어레이부의 각 단위 화소를 행마다 선택 제어하는 행 주사 수단을 구비하는 고체 촬상 장치에서,
    2개의 입력단의 전위를 리세트하는 리세트 수단을 갖고, 상기 행 주사 수단에 의해 선택 제어된 행의 단위 화소로부터 상기 열 신호선을 통하여 한쪽의 입력단에 공급되는 아날로그 신호와 다른쪽의 입력단에 공급되는 경사 형상의 참조 신호를 비교하는 차동 앰프 구성의 비교 수단을 이용하여 상기 아날로그 신호를 디지털 신호로 변환하는 아날로그-디지털 변환 방법으로서,
    상기 리세트 수단에 의한 리세트 동작 후에 상기 다른쪽의 입력단의 전압을, 아날로그 신호가 입력되는 상기 한쪽의 입력단의 전압보다 상기 차동 앰프의 리세트 동작 후의 상기 2개의 입력단의 전압차를 보상하는 소정의 전압만큼 높은 전압으로 변경하고,
    그 후 설정된 상기 소정의 전압만큼 높은 전압으로부터 상기 참조 신호를 경사 형상으로 변화시켜 상기 비교 수단에 의한 비교 개시부터 비교 완료까지의 비교 시간을 계측하고,
    그 비교 시간에 기초하여 상기 아날로그 신호를 디지털 신호로 변환하는, 고체 촬상 장치에서의 아날로그-디지털 변환 방법.
  3. 고체 촬상 장치와,
    피사체로부터의 상광(像光)을 상기 고체 촬상 장치의 촬상면 상에 결상시키는 광학계를 구비하는 촬상 장치로서,
    상기 고체 촬상 장치는,
    광전 변환 소자를 포함하는 단위 화소가 행렬 형상으로 2차원 배치됨과 함께, 해당 단위 화소의 행렬 형상 배치에 대하여 열마다 열 신호선이 배선되어 이루어지는 화소 어레이부와,
    상기 화소 어레이부의 각 단위 화소를 행마다 선택 제어하는 행 주사 수단과,
    상기 행 주사 수단에 의해 선택 제어된 행의 단위 화소로부터 상기 열 신호선을 통하여 출력되는 아날로그 신호를 경사 형상의 참조 신호와 비교하고, 그 비교 시간에 기초하여 상기 아날로그 신호를 디지털 신호로 변환하는 아날로그-디지털 변환 수단을 구비하고,
    상기 아날로그-디지털 변환 수단은,
    2개의 입력단의 전위를 리세트하는 리세트 수단을 갖고, 한쪽의 입력단에 공급되는 상기 아날로그 신호와 다른쪽의 입력단에 공급되는 상기 참조 전압을 비교하는 차동 앰프 구성의 비교 수단과,
    상기 비교 수단에 의한 비교 개시부터 비교 완료까지의 비교 시간을 계측하는 계측 수단과,
    상기 리세트 수단에 의한 리세트 동작 후에 상기 다른쪽의 입력단의 전압을, 아날로그 신호가 입력되는 상기 한쪽의 입력단의 전압보다 상기 차동 앰프의 리세트 동작 후의 상기 2개의 입력단의 전압차를 보상하는 소정의 전압만큼 높은 전압으로 변경하는 변경 수단을 갖고,
    상기 차동 앰프의 비교 동작에서, 상기 다른쪽의 입력단은 설정된 상기 소정의 전압만큼 높은 전압으로부터 참조 전압의 공급이 개시되어, 상기 참조 전압이 상기 아날로그 신호와 비교되는, 촬상 장치.
  4. 삭제
  5. 삭제
KR1020060049708A 2005-06-02 2006-06-02 고체 촬상 장치, 고체 촬상 장치에서의 아날로그-디지털변환 방법 및 촬상 장치 KR101241485B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005162327A JP4442515B2 (ja) 2005-06-02 2005-06-02 固体撮像装置、固体撮像装置におけるアナログ−デジタル変換方法および撮像装置
JPJP-P-2005-00162327 2005-06-02

Publications (2)

Publication Number Publication Date
KR20060125604A KR20060125604A (ko) 2006-12-06
KR101241485B1 true KR101241485B1 (ko) 2013-03-08

Family

ID=37560185

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060049708A KR101241485B1 (ko) 2005-06-02 2006-06-02 고체 촬상 장치, 고체 촬상 장치에서의 아날로그-디지털변환 방법 및 촬상 장치

Country Status (4)

Country Link
US (1) US7567280B2 (ko)
JP (1) JP4442515B2 (ko)
KR (1) KR101241485B1 (ko)
CN (1) CN1921573B (ko)

Families Citing this family (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4107269B2 (ja) * 2004-02-23 2008-06-25 ソニー株式会社 固体撮像装置
JP2006018663A (ja) * 2004-07-02 2006-01-19 Fujitsu Ltd 電流安定化回路、電流安定化方法、及び固体撮像装置
JP4536540B2 (ja) * 2005-02-03 2010-09-01 浜松ホトニクス株式会社 固体撮像装置
JP4770577B2 (ja) * 2006-05-12 2011-09-14 ソニー株式会社 固体撮像装置
US8013920B2 (en) * 2006-12-01 2011-09-06 Youliza, Gehts B.V. Limited Liability Company Imaging system for creating an image of an object
JP4305507B2 (ja) 2006-12-18 2009-07-29 ソニー株式会社 撮像装置およびカメラ
JP4674589B2 (ja) * 2007-02-05 2011-04-20 ソニー株式会社 固体撮像装置および撮像装置
JP5412030B2 (ja) * 2007-04-02 2014-02-12 オリンパス株式会社 固体撮像装置
JP5162946B2 (ja) 2007-04-18 2013-03-13 ソニー株式会社 データ転送回路、固体撮像素子、およびカメラシステム
JP2008271159A (ja) * 2007-04-19 2008-11-06 Matsushita Electric Ind Co Ltd 固体撮像装置
JP4311482B2 (ja) * 2007-05-17 2009-08-12 ソニー株式会社 撮像回路、ｃｍｏｓセンサ、および撮像装置
JP5067011B2 (ja) * 2007-05-18 2012-11-07 ソニー株式会社 固体撮像装置、撮像装置、電子機器
US7538702B2 (en) * 2007-06-15 2009-05-26 Micron Technology, Inc. Quantizing circuits with variable parameters
JP4929090B2 (ja) * 2007-07-26 2012-05-09 パナソニック株式会社 固体撮像装置およびその駆動方法
JP4386113B2 (ja) * 2007-08-03 2009-12-16 ソニー株式会社 参照電圧回路および撮像回路
JP5187550B2 (ja) 2007-08-21 2013-04-24 ソニー株式会社 撮像装置
JP4853445B2 (ja) * 2007-09-28 2012-01-11 ソニー株式会社 Ａ／ｄ変換回路、固体撮像素子、およびカメラシステム
JP4900200B2 (ja) * 2007-11-15 2012-03-21 ソニー株式会社 固体撮像素子、およびカメラシステム
KR100985414B1 (ko) 2007-12-11 2010-10-06 주식회사 하이닉스반도체 뱅뱅에러를 방지하기 위한 홀드회로 및 뱅뱅에러 방지방법,홀드회로를 포함하는 캘리브래이션 회로와아날로그-디지털 변환기
JP4661912B2 (ja) * 2008-07-18 2011-03-30 ソニー株式会社 固体撮像素子およびカメラシステム
JP5163410B2 (ja) * 2008-10-06 2013-03-13 株式会社ニコン 撮像素子およびカメラ
JP5495551B2 (ja) * 2008-12-26 2014-05-21 オリンパス株式会社 固体撮像装置
JP4640507B2 (ja) * 2009-01-06 2011-03-02 ソニー株式会社 固体撮像装置、固体撮像装置の信号処理方法、および撮像装置
JP5272860B2 (ja) * 2009-04-08 2013-08-28 ソニー株式会社 固体撮像素子およびカメラシステム
JP5402373B2 (ja) * 2009-08-07 2014-01-29 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法および撮像装置
JP5493980B2 (ja) * 2010-02-19 2014-05-14 ソニー株式会社 固体撮像素子、およびカメラシステム
JP5552858B2 (ja) 2010-03-26 2014-07-16 ソニー株式会社 固体撮像装置、固体撮像装置の駆動方法、及び、電子機器
JP2011229120A (ja) * 2010-03-30 2011-11-10 Sony Corp 固体撮像装置、固体撮像装置の信号処理方法、及び、電子機器
JP2011259407A (ja) * 2010-05-13 2011-12-22 Sony Corp 信号処理回路、固体撮像素子およびカメラシステム
JP5473775B2 (ja) * 2010-05-18 2014-04-16 キヤノン株式会社 撮像装置
JP5531797B2 (ja) * 2010-06-15 2014-06-25 ソニー株式会社 固体撮像素子およびカメラシステム
JP5704939B2 (ja) * 2011-01-31 2015-04-22 オリンパス株式会社 撮像装置
JP5791338B2 (ja) 2011-04-07 2015-10-07 キヤノン株式会社 固体撮像装置及びその駆動方法
WO2012143982A1 (ja) 2011-04-21 2012-10-26 パナソニック株式会社 ランプ生成回路、並びにそれを備えたイメージセンサーおよび撮像装置
JP5808162B2 (ja) 2011-06-23 2015-11-10 キヤノン株式会社 撮像素子、撮像装置及び撮像素子の駆動方法
JP2013027014A (ja) * 2011-07-26 2013-02-04 Sony Corp 固体撮像装置およびａｄ変換出力ビット数制御方法
JP5935274B2 (ja) 2011-09-22 2016-06-15 ソニー株式会社 固体撮像装置、固体撮像装置の制御方法および固体撮像装置の制御プログラム
JP5882041B2 (ja) 2011-12-08 2016-03-09 ルネサスエレクトロニクス株式会社 Ａｄコンバータおよびそれを用いた固体撮像装置
JP5924923B2 (ja) * 2011-12-15 2016-05-25 キヤノン株式会社 光電変換装置、及び光電変換装置の駆動方法
JP6151530B2 (ja) * 2012-02-29 2017-06-21 株式会社半導体エネルギー研究所 イメージセンサ、カメラ、及び監視システム
JP5953074B2 (ja) 2012-03-08 2016-07-13 オリンパス株式会社 撮像装置
JP5941783B2 (ja) * 2012-08-03 2016-06-29 オリンパス株式会社 撮像装置
JP5941816B2 (ja) * 2012-10-04 2016-06-29 オリンパス株式会社 Ａｄ変換回路および固体撮像装置
JP6478467B2 (ja) * 2013-03-28 2019-03-06 キヤノン株式会社 撮像装置、撮像装置の駆動方法、撮像システム
JP6238573B2 (ja) * 2013-05-28 2017-11-29 キヤノン株式会社 撮像装置の駆動方法、撮像装置、撮像システム
KR20150051422A (ko) * 2013-11-04 2015-05-13 에스케이하이닉스 주식회사 전류 보상 및 노이즈 제거 기능을 가지는 비교기 및 그를 이용한 아날로그-디지털 변환 장치
JP5771673B2 (ja) 2013-12-13 2015-09-02 オリンパス株式会社 撮像装置
JP2016019137A (ja) * 2014-07-08 2016-02-01 キヤノン株式会社 固体撮像装置及びその駆動方法
US9560296B2 (en) * 2014-12-05 2017-01-31 Qualcomm Incorporated Pixel readout architecture for full well capacity extension
KR102261587B1 (ko) * 2014-12-05 2021-06-04 삼성전자주식회사 로우 코드 영역의 비선형성을 개선할 수 있는 이미지 센서, 이의 작동 방법, 및 이를 포함하는 장치
JP6398679B2 (ja) * 2014-12-12 2018-10-03 Smk株式会社 撮像装置
WO2016121353A1 (ja) * 2015-01-28 2016-08-04 パナソニックＩｐマネジメント株式会社 固体撮像装置およびカメラ
US10965892B2 (en) * 2015-09-30 2021-03-30 Nikon Corporation Image sensor and image-capturing device
WO2017119220A1 (ja) * 2016-01-07 2017-07-13 ソニー株式会社 比較装置、アナログデジタル変換装置、固体撮像素子および撮像装置
JP2018019269A (ja) * 2016-07-28 2018-02-01 ソニーセミコンダクタソリューションズ株式会社 センサ、駆動方法、及び、電子機器
WO2019150522A1 (ja) 2018-02-01 2019-08-08 オリンパス株式会社 Ａｄ変換回路、撮像装置、および内視鏡システム
US10819363B2 (en) * 2018-09-25 2020-10-27 Cirrus Logic, Inc. Modulators
US11569736B2 (en) * 2021-02-25 2023-01-31 Texas Instruments Incorporated Self-adjusting DC/DC converter soft-start mechanism
JP2022170557A (ja) * 2021-04-28 2022-11-10 キヤノン株式会社 Ａｄ変換回路の駆動方法、ａｄ変換回路、光電変換装置、機器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001223566A (ja) * 2000-02-14 2001-08-17 Canon Inc 比較器、ａ／ｄ変換装置、およびそれらを用いた光電変換装置
JP2002232291A (ja) * 2001-02-02 2002-08-16 Riniaseru Design:Kk アナログ−デジタル変換器及びこれを用いたイメージセンサ

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60142613A (ja) * 1983-12-28 1985-07-27 Fujitsu Ltd 波形整形回路
JPH01259628A (ja) * 1988-04-11 1989-10-17 Hitachi Ltd Ａ／ｄ変換器
US4996413A (en) * 1990-02-27 1991-02-26 General Electric Company Apparatus and method for reading data from an image detector
JPH06232706A (ja) * 1993-02-05 1994-08-19 Nec Corp 比較器
US5877715A (en) * 1997-06-12 1999-03-02 International Business Machines Corporation Correlated double sampling with up/down counter
US6130713A (en) * 1997-06-27 2000-10-10 Foveonics, Inc. CMOS active pixel cell with self reset for improved dynamic range
JP3743401B2 (ja) * 2002-06-28 2006-02-08 ブラザー工業株式会社 画像読取装置
JP2006020171A (ja) * 2004-07-02 2006-01-19 Fujitsu Ltd 差動型コンパレータ、アナログ・デジタル変換装置、撮像装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001223566A (ja) * 2000-02-14 2001-08-17 Canon Inc 比較器、ａ／ｄ変換装置、およびそれらを用いた光電変換装置
JP2002232291A (ja) * 2001-02-02 2002-08-16 Riniaseru Design:Kk アナログ−デジタル変換器及びこれを用いたイメージセンサ

Also Published As

Publication number Publication date
CN1921573B (zh) 2011-10-05
US20060284999A1 (en) 2006-12-21
KR20060125604A (ko) 2006-12-06
CN1921573A (zh) 2007-02-28
JP4442515B2 (ja) 2010-03-31
US7567280B2 (en) 2009-07-28
JP2006340044A (ja) 2006-12-14

Similar Documents

Publication Publication Date Title
KR101241485B1 (ko) 고체 촬상 장치, 고체 촬상 장치에서의 아날로그-디지털변환 방법 및 촬상 장치
US7755686B2 (en) Physical quantity distribution detecting apparatus and imaging apparatus
JP4529834B2 (ja) 固体撮像装置、固体撮像装置の駆動方法および撮像装置
US8687097B2 (en) Solid-state image-pickup device, method for driving solid-state image-pickup device, and image-pickup apparatus
JP4720310B2 (ja) 固体撮像装置、固体撮像装置におけるａｄ変換方法および撮像装置
US6518910B2 (en) Signal processing apparatus having an analog/digital conversion function
TWI386046B (zh) 固態成像器件、驅動其之方法、用於其之信號處理方法以及成像裝置
JP4725608B2 (ja) 比較器、比較器の校正方法、固体撮像素子、およびカメラシステム
JP4929075B2 (ja) 固体撮像装置およびその駆動方法、撮像装置
US20130201375A1 (en) A/d converter, solid-state image sensing device, and camera system
JP4474982B2 (ja) 固体撮像装置および固体撮像装置の信号処理方法
JP2011050046A (ja) 固体撮像素子およびカメラシステム
JP2016201649A (ja) 撮像装置、撮像システム、および撮像装置の駆動方法
US8749680B2 (en) Image pickup device
JP2004015208A (ja) 固体撮像装置及びその信号処理方法
JP2011229120A (ja) 固体撮像装置、固体撮像装置の信号処理方法、及び、電子機器
JP2011109282A (ja) 固体撮像素子およびその駆動方法、カメラシステム
JP7214622B2 (ja) 固体撮像装置、およびそれを用いるカメラシステム
JP2013187744A (ja) 撮像装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160302

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20170224

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180223

Year of fee payment: 6