KR100985414B1

KR100985414B1 - 뱅뱅에러를 방지하기 위한 홀드회로 및 뱅뱅에러 방지방법,홀드회로를 포함하는 캘리브래이션 회로와아날로그-디지털 변환기

Info

Publication number: KR100985414B1
Application number: KR1020070128284A
Authority: KR
Inventors: 김미혜; 심석보
Original assignee: 주식회사 하이닉스반도체
Priority date: 2007-12-11
Filing date: 2007-12-11
Publication date: 2010-10-06
Also published as: US20090146694A1; TW200939636A; TWI359569B; KR20090061312A; US7714763B2

Abstract

본 발명은 뱅뱅에러를 방지하기 위한 홀드회로 및 뱅뱅에러 방지방법, 홀드회로를 포함하는 캘리브래이션 회로와 아날로그-디지털 변환기에 관한 것으로, 본 발명에 따른 홀드회로는, 목표전압과 단계적으로 변하는 추적전압을 비교하는 비교기와 상기 비교기의 비교결과에 따라 코드를 카운팅하는 카운터에서 발생하는 뱅뱅에러를 방지하기 위한 회로에 있어서, 상기 비교기의 이전 비교값과 현재의 비교값을 비교해 두 비교값이 서로 다르면 상기 카운터의 카운팅을 멈추기위한 홀드신호를 인에이블해 출력하는 것을 특징으로 한다.

비교기, 카운터, 뱅뱅에러

Description

뱅뱅에러를 방지하기 위한 홀드회로 및 뱅뱅에러 방지방법, 홀드회로를 포함하는 캘리브래이션 회로와 아날로그-디지털 변환기{Hold circuit and Method for preventing bangbang error, Calibration circuit and Analog-Digital converter including the hold circuit}

본 발명은 목표전압과 단계적으로 변하는 추적전압을 비교하는 비교기와 상기 비교기의 비교결과에 따라 코드를 카운팅하는 카운터에서 발생하는 뱅뱅에러를 방지하기 위한 기술에 관한 것이다.

우선 뱅뱅에러가 무엇인지를 알아보기 위해 온 다이 터미네이션 장치의 캘리브래이션 회로에 대해 살펴보기로 한다.

CPU, 메모리 및 게이트 어레이 등과 같이 집적회로 칩으로 구현되는 다양한 반도체장치들(Semiconductor Devices)은 퍼스널 컴퓨터, 서버 또는 워크스테이션과 같은 다양한 전기적 제품(electrical products) 내로 합체되어 진다. 대부분의 경우에, 상기 반도체장치는 외부(outside world)에서 전송되는 각종 신호들을 입력 패드를 통해 수신하기 위한 수신회로와 내부의 신호를 출력 패드를 통해 외부로 제공하기 위한 출력회로를 가지고 있다.

한편, 전기적 제품의 동작 스피드가 고속화 됨에 따라 상기 반도체 장치들간에 인터페이스되는 신호의 스윙폭은 점차로 줄어들고 있다. 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다. 그러나 신호의 스윙 폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스단에서 임피던스 미스매칭(impedance mismatching, '부정합' 이라고도 함)에 따른 신호의 반사도 심각해 진다. 상기 임피던스 미스매칭은 외부 노이즈나 전원전압의 변동, 동작온도의 변화, 제조공정의 변화등에 기인하여 발생된다. 임피던스 미스매칭이 발생되면 데이터의 고속전송이 어렵게 되고 반도체장치의 데이터 출력단으로부터 출력되는 출력 데이터가 왜곡될 수 있다. 따라서, 수신 측의 반도체장치가 상기 왜곡된 출력신호를 입력단으로 수신할 경우 셋업/홀드 페일(setup/hold fail) 또는 입력레벨의 판단미스 등의 문제들이 빈번히 야기될 수 있다.

특히, 동작스피드의 고속화가 요구되는 메모리장치는 상술한 문제들의 해결을 위해 온 다이 터미네이션이라 불리우는 임피던스 매칭회로를 집적회로 칩내의 패드 근방에 채용하고 있다. 통상적으로 온 다이 터미네이션 스킴에 있어서, 전송측에서는 출력회로에 의한 소오스 터미네이션(Source Termination)이 행해지고, 수신측에서는 상기 입력 패드에 연결된 수신회로에 대하여 병렬로 연결되어진 터미네이션 회로에 의해 병렬 터미네이션이 행해진다.

ZQ캘리브래이션(ZQ calibration)이란 PVT(Process, Voltage, Temperature: 프로세스, 전압 , 온도)조건이 변함에 변화하는 풀업 및 풀다운 코드를 생성하는 과정을 말하는데, ZQ캘리브래이션 결과로 생성된 상기 코드들을 이용하여 온 다이 터미네이션 장치의 저항값(메모리장치의 경우에는 DQ패드 쪽의 터미네이션 저항값)을 조정하게 된다.(캘리브래이션을 위한 노드인 ZQ노드를 이용해서 캘리브래이션이 이루어지기 때문에 ZQ캘리브래이션이라 한다.)

이하, 온 다이 터미네이션 장치에서 행해지는 ZQ캘리브래이션에 대해 알아본다.

도 1은 종래의 온 다이 터미네이션 장치에서 ZQ캘리브래이션 동작을 수행하는 부분(캘리브래이션 회로)에 대한 구성도이다.

도면에 도시된 바와 같이, 종래의 온 다이 터미네이션 장치는 풀업 캘리브래이션 저항회로(110), 더미 캘리브래이션 저항회로(120), 풀다운 캘리브래이션 저항회로(130), 기준전압 발생기(102), 비교기(103, 104), 카운터(105, 106)를 포함하여 ZQ 캘리브래이션 동작을 수행한다. 풀업 캘리브래이션 저항회로(110)는 풀업 캘리브래이션 코드(PCODE<0:N>)를 입력받아 온/오프되는 다수의 풀업저항을 포함해 구성된다. 그리고 더미 캘리브래이션 저항회로(120)는 풀업 캘리브래이션 저한회로(110)와 동일하게 구성되며, 풀다운 캘리브래이션 저항회로(130)는 풀다운 캘리브래이션 코드(NCODE<0:N>)를 입력받아 온/오프되는 다수의 풀다운저항을 포함해 구성된다.

풀업 캘리브래이션 저항회로(110)는 ZQ노드에 연결된 외부저항(101)과 캘리브래이션 되면서 1차적인 캘리브래이션 코드(PCODE<0:N>)를 생성하기 위한 것이며, 더미 캘리브래이션 저항회로(120)와 풀다운 캘리브래이션 저항회로(130)는 풀업 캘리브래이션 저항회로(110)를 이용해 생성된 캘리브래이션 코드(PCODE<0:N>)를 이용하여 두번째의 캘리브래이션 코드(NCODE<0:N>)를 생성하기 위한 것이다.

그 동작을 보면, 비교기(comparator)(103)는 ZQ핀(ZQ노드의 칩 외부)에 연결된 외부저항(101)(일반적으로 240Ω)과 풀업 캘리브래이션 저항부(110)를 연결하여 생성되는 ZQ노드의 전압과 내부의 기준전압 발생기(102)에서 생성되는 기준전압(VREF, 일반적으로 VDDQ/2로 설정됨)을 비교하여 업/다운(UP/DOWN) 신호를 생성한다.

풀업카운터(105)는 상기 업/다운 신호를 받아서 이진코드(PCODE<0:N>)를 생성하는데, 생성된 이진코드(PCODE<0:N>)로 풀업 캘리브래이션 저항회로(110)의 병렬로 연결된 저항들을 온/오프하여 저항값을 조정한다. 조정된 풀업 캘리브래이션 저항회로(110)의 저항값은 다시 ZQ노드의 전압에 영향을 주고 상기한 바와 같은 동작이 반복된다. 즉, 풀업 캘리브래이션 저항회로(110)의 전체 저항값이 외부저항(101)(일반적으로 240Ω)의 저항값과 같아지도록 풀업 캘리브래이션 저항회로(110)가 캘리브래이션(calibration) 된다.(풀업 캘리브래이션)

상술한 풀업 캘리브래이션 과정 중에 생성되는 이진코드(PCODE<0:N>, 풀업 캘리브래이션 코드)는 더미 캘리브래이션 저항회로(120)에 입력되어 더미 캘리브래이션 저항회로(120)의 전체 저항값을 결정하게 된다(결국 더미 캘리브래이션 저항회로는 풀업 캘리브래이션 저항회로와 동일한 저항값을 갖게된다). 이제 풀다운 캘리브래이션 동작이 시작되는데 풀업 캘리브래이션의 경우와 비슷하게, 비교기(104) 와 풀다운카운터(106)를 사용하여 a노드의 전압이 기준전압(VREF)과 같아지도록, 즉 풀다운 캘리브래이션 저항회로(130)의 전체 저항값이 더미 캘리브래이션 저항회로(120)의 전체 저항값과 같아지도록 캘리브래이션 된다.(풀다운 캘리브래이션)

상술한 ZQ캘리브래이션(풀업 및 풀다운 캘리브래이션)의 결과로 생성된 이진코드들(PCODE<0:N>, NCODE<0:N>)은, 도 1의 캘리브래이션 회로의 풀업 및 풀다운 캘리브래이션 저항회로와 동일하게 레이아웃 되어있는 입/출력 패드 측의 풀업 및 풀다운저항(터미네이션 저항)에 입력되어 온 다이 터미네이션 장치의 저항값을 결정하게 된다.(메모리장치의 경우에는 DQ패드 측에 있는 풀업 및 풀다운 터미네이션 저항값을 결정)

도 2는 도 1의 캘리브래이션 회로에서 생성한 캘리브래이션 코드(PCODE<0:N>, NCODE<0:N>)를 이용해 반도체 메모리장치의 출력드라이버의 터미네이션 저항값을 결정하는 것을 나타내는 도면이다.

출력드라이버(output driver)는 반도체 메모리장치에서 데이터를 출력하는 곳으로 도면과 같이, 업/다운에 구비된 프리드라이버(pre-driver)(210, 220)와 데이터를 출력하기 위한 풀업 터미네이션 저항회로(230)와 풀다운 터미네이션 저항회로(240)를 포함하여 구성된다.

그 동작을 간략히 보면, 업/다운에 구비된 프리드라이버(210, 220)는 풀업 터미네이션 저항회로(230)와 풀다운 터미네이션 저항회로(240)를 각각 제어하는데, '하이'데이터를 출력할 때는 풀업 터미네이션 저항회로(230)가 턴온되어 데이터 핀(DQ)을 '하이'상태로 만들고, '로우'데이터를 출력할 때는 풀다운 터미네이션 저 항회로(240)가 턴온되어 데이터 핀(DQ)을 '로우' 상태로 만든다. 즉, 풀업 또는 풀다운으로 터미네이션을 시켜서 '하이'또는 '로우'의 데이터를 출력한다.

이때 턴온되는 풀업 터미네이션 저항회로(230)와 풀다운 터미네이션 저항ㅎ호회로(240) 내의 저항의 갯수는 풀업 캘리브래이션 코드(PCODE<0:N>)와 풀다운 캘리브래이션 코드(NCODE<0:N>)에 의해 결정된다. 즉, 풀업 터미네이션 저항회로(230)를 턴온하는지 풀다운 터미네이션 저항회로(240)를 턴온하는지의 여부는 출력하는 데이터의 논리상태에 따라 결정되지만, 턴온되는 터미네이션 저항회로(230, 240) 내의 저항 하나하나의 온/오프는 캘리브래이션 코드(PCODE<0:N>, NCODE<0:N>)에 의해 결정된다.

참고로, 풀업 터미네이션 저항회로(230)와 풀다운 터미네이션 저항회로(230)의 저항값 타겟(target) 값은 반드시 캘리브래이션 저항회로(도 1의 110, 120, 130)의 저항값(240Ω)과 동일한 것이 아니라 240Ω의 1/2, 1/4인 120Ω, 60Ω 등의 값을 가지게 된다. 도면의 프리드라이버(210, 220)로 입력되는 DQp_CTRL, DQn_CTRL은 프리드라이버(210, 220)로 입력되는 여러 제어신호들을 묶어서 나타낸 것이다.

도 3은 도 1의 캘리브래이션 동작으로 ZQ노드의 전압이 기준전압을 향해가는 과정을 나타낸 도면이다.

도 3은 풀업 캘리브래이션 코드(PCODE<0:N>)를 생성할때 생기는 뱅뱅에러(bang bang error) 현상을 나타내고 있는데, 뱅뱅에러란 도면과 같이 캘리브래이션 동작 중 ZQ노드의 전압이 정확히 기준전압(VREF)만큼이 되지 못해서 기준전압(VREF)을 기준으로 일정한 스텝(step)으로 오르락 내리락 하는 현상을 말한다.

도 4는 도 3에서 도시한 뱅뱅에러를 제거하기 위해 도 1의 비교기 부분을 개선한 종래의 캘리브래이션 회로의 구성도이다.

도면은 보면 도 1에서는 두 개의 비교기(103, 104)를 사용했지만 도 4에서는 4개의 비교기(403_1, 403_2, 404_1, 404_2)를 사용하며, 업/다운에 각각의 홀드회로(hold circuit)(407, 408)이 추가되었음을 확인할 수 있다.

기본적인 풀업 측의 동작을 보면 비교기 403_1과 403_2는 각각 ZQ노드의 전압과 VREF+a, VREF-a의 값을 비교한다. 각각의 비교기(403_1, 403_2)의 출력이 서로 다른 경우에는 ZQ노드의 전압이 VREF-a~VREF+a사이의 값을 가진다는 것을 뜻하고, 이때는 홀드회로(407)에서 홀드신호(P_HOLD)를 발생시켜 카운터(405)의 동작을 디스에이블 시키고 풀업 캘리브래이션 코드(PCODE<0:N>)가 고정되게 한다. 또한 홀드신호(P_HOLD)가 인에이블 되지 않았을 때, 카운터(405)의 카운팅(counting)은 비교기(403_1, 403_2) 둘 중 하나의 출력(P_CNT)을 이용하여 하게 된다. 풀다운 측 역시 상술한 풀업 측과 동일하게 동작한다.

도 5는 도 4의 홀드로직(407, 408)의 상세 회로도이다.

두 홀드로직(407, 408)은 동일하게 구성될 수 있으며, 도면의 OUT_A, OUT_B는 두 비교기(403_1,403_2 또는 404_1,404_2) 출력을 나타낸다. 동작을 보면 OUT_A, OUT_B의 논리값이 다른 경우에는 HOLD신호가 '하이'로 인에이블 되며, 카운터(405 또는 406)의 카운팅은 OUT_A와 동일한 논리값을 가지는 CNT신호가 담당하게 된다.

도 6은 도 4의 ZQ노드가 캘리브래이션 동작으로 기준전압을 따라가는 것을 나타낸 도면인데, 도면에 도시된 바와 같이 ZQ노드의 전압이 목표 범위에 들어간 후에는 고정되는 것을 확인할 수 있다.

상술한 바와 같은 종래기술은 뱅뱅에러를 방지하기 위해 본래 필요한 비교기보다 더 많은 수의 비교기를 사용하며, 기준전압도 본래 필요한 기준전압보다 더 많이 사용한다. 비교기는 차동증폭기 등으로 구성되기 때문에 그 면적이 큰 회로에 해당하며, 기준전압을 새로 생성하는 로직을 구현하는데에도 상당한 면적 증가를 불러온다.

즉, 상술한 종래기술은 뱅뱅에러를 방지해줄 수는 있지만, 이를 위해 회로의 전체 면적이 지나치게 늘어난다는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 작은 면적을 사용하는 간단한 회로로 뱅뱅에러를 방지할수 있는 홀드회로 및 뱅뱅에러 방지방법, 홀드회로를 포함하는 캘리브래이션 회로와 아날로그-디지털 변환기를 제공하는데 그 목적이 있다.

본 발명에 따른 홀드회로는, 목표전압과 단계적으로 변하는 추적전압을 비교하는 비교기와 상기 비교기의 비교결과에 따라 코드를 카운팅하는 카운터에서 발생하는 뱅뱅에러를 방지하기 위한 회로에 있어서, 상기 비교기의 이전 비교값과 현재의 비교값을 비교해 두 비교값이 서로 다르면 상기 카운터의 카운팅을 멈추기위한 홀드신호를 인에이블해 출력하는 것을 특징으로 한다.

상기 홀드회로는, 상기 비교기의 비교값을 입력받아 주기적으로 저장하는 저장부; 및 상기 저장부에 저장된 이전 주기의 비교값과 상기 비교기에서 출력되는 현재의 비교값이 다르면 상기 홀드신호를 인에이블시키는 제어부를 포함하는 것을 특징으로 할 수 있다.

또는, 상기 홀드회로는, 상기 비교기의 비교값을 입력받아 지연시켜 출력하는 지연부; 및 상기 지연부에서 출력되는 비교값과 상기 비교기에서 출력되는 현재의 비교값이 다르면 상기 홀드신호를 인에이블시키는 제어부를 포함하는 것을 특징 으로 할 수 있다.

즉, 본 발명에 따른 홀드회로는 비교기의 현재 비교값과 이전 시간의 비교값을 비교하고, 두 값이 서로 다르면 홀드신호를 인에이블하는 방법을 사용하여 뱅뱅에러를 방지한다. 따라서 뱅뱅에러 방지를 위해 비교기의 갯수를 늘리지 않아도 되며, 기준전압의 갯수도 늘리지 않아도 된다.

본 발명에 따른 홀드회로를 포함하는 온 다이 터미네이션 장치의 캘리브래이션 회로는, 외부저항이 연결된 캘리브래이션 노드와 기준전압의 레벨을 비교하는 제1비교기; 상기 제1비교기의 이전 비교값과 현재의 비교값을 비교해 두 비교값이 서로 다르면 제1홀드신호를 인에이블하는 제1홀드회로; 상기 제1비교기의 비교값에 따라 풀업 캘리브래이션 코드-풀업 터미네이션 저항값을 정하기 위한 코드임-를 카운팅하며, 상기 제1홀드신호 인에이블시에는 카운팅을 멈추는 제1카운터; 및 상기 풀업 캘리브래이션 코드에 응답하여 내부의 병렬저항들이 온/오프되며 상기 캘리브래이션 노드를 풀업 구동하는 풀업 캘리브래이션 저항회로를 포함한다.

따라서 캘리브래이션 회로 내에서 발생하는 뱅뱅에러를 방지하기 위해 캘리브래이션 회로의 전체 면적을 크게 늘리지 않아도 된다.

본 발명에 따른 홀드회로를 포함하는 아날로그-디지털 변환기는, 변환대상 전압과 추적전압을 비교하는 비교기; 상기 비교기의 이전 비교값과 현재의 비교값을 비교해 두 비교값이 서로 다르면 홀드신호를 인에이블하는 홀드회로; 상기 비교기의 비교값에 따라 디지털코드를 카운팅하며, 상기 홀드신호 인에이블시에는 카운팅을 멈추는 카운터; 및 상기 디지털코드에 응답하여 상기 추적전압을 생성하는 컨 버팅부를 포함한다.

따라서 적은 면적의 추가로 아날로그-디지털 변환기에서 발생하는 뱅뱅에러를 방지할 수 있다.

본 발명은 비교기에서 이전 비교값과 현재의 비교값을 비교해 두 비교값이 서로 다르면 카운터의 카운팅을 정지시키는 방법을 사용해 뱅뱅에러를 방지한다. 따라서 종래와 같이 뱅뱅에러를 방지하기 위해 비교기의 갯수를 늘릴 필요가 없으며, 기준전압의 갯수도 늘리지 않아도 된다.

따라서 종래에 비해 훨씬 적은 면적을 차지하는 회로로도 뱅뱅에러를 방지할 수 있다는 장점이 있다.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 7은 비교기와 카운터 사이에서 발생하는 뱅뱅에러를 제거하기 위한 본 발명에 따른 홀드회로의 일실시예 구성도이다.

비교기(710)는 목표전압(VREF)과 단계적으로 변하는 추적전압(V1, 도 1의 ZQ에 대응한다)을 비교하여 비교값(UP/DN)을 출력한다. 목표전압(VREF)이란 캘리브래 이션 회로(도 1)에서의 기준전압(VREF)처럼 추적전압(V1)이 도달해야할 전압을 의미하는데, 추적전압(V1)이 연속적으로 변하는 전압이 아닌 단계적(step)으로 변하는 전압일 경우 추적전압(V1)은 정확히 목표전압(VREF)에 도달할 수 없다. 따라서 추적전압(V1)이 목표전압(VREF)에 충분히 가까워 졌음에도(더 이상 가까워질 수 없음에도) 비교기(710)의 출력값이 '하이', '로우'로 계속 변하는 뱅뱅에러(bang bang error)가 발생하는 것이다.

비교기(710)에 입력되는 클럭(CLK)은 비교기(710)의 비교 동작을 인에이블 시키는 클럭(CLK)이다. 예를 들어, 비교기(710)는 클럭(CLK)이 '하이'일때만 목표전압(VREF)과 추적전압(V1)의 레벨을 비교하여 출력되는 비교값(UP/DN)을 업데이트 한다. 비교기(710)가 클럭(CLK)이 인에이블 되었을 때만 비교동작을 하게할지, 아니면 클럭(CLK)을 입력받지 아니하고 항상 비교동작을 하게 할지는 선택적인 사항에 해당한다.

본 발명에 따른 홀드회로(720)는 비교기(710)의 이전 비교값(UP/DN)과 현재의 비교값(UP/DN)을 비교하여 두 값이 서로 다를 경우 카운터(730)의 카운팅을 멈추기 위한 홀드신호(HOLD)를 인에이블해 출력한다. 비교기(710)의 이전 비교값(UP/DN)과 현재의 비교값(UP/DN)이 다르다는 것은, 추적전압(V1)이 목표전압(VREF)보다 크다가 작아졌거나 추적전압(V1)이 목표전압(VREF)보다 작다가 커졌음을 의미한다. 즉, 비교값(UP/DN)의 레벨이 변하는 순간이 바로 추적전압(V1)이 목표전압(VREF)에 가장 가까워졌을 때이며, 이때 카운터(730)의 동작을 정지시키면 뱅뱅에러 없이 가장 적당한 결과값을 얻을 수 있다. 홀드회로(720)에 입력되는 파 워업신호(PWRUPb)는 홀드신호(HOLD)의 초기값을 잡아주기 위한 것이다. 홀드회로(720)에 대한 보다 상세한 설명은 도 8,9과 함께 후술하기로 한다.

카운터(730)는 비교기(710)에서 출력되는 비교값(UP/DN)에 따라 코드(CODE)를 카운트한다. 그리고 홀드신호(HOLD)가 인에이블되면 코드(CODE)의 카운팅을 멈춘다. 상세하게 카운터(730)는 클럭(CLK)을 카운트하는데 비교값(UP/DN)이 '하이'레벨인 경우에는 클럭(CLK)이 '하이'로 입력될 때마다 코드(CODE)를 하나씩 증가시키고, 비교값(UP/DN)이 '로우'레벨인 경우에는 클럭(CLK)이 '하이'로 입력될 때마다 코드(CODE)를 하나씩 감소시킨다. 그리고 카운터(730)에서 출력되는 코드(CODE)는 추적전압(V1)의 레벨에 변화를 시킨다. 코드(CODE)가 추적전압(V1)의 레벨에 영향을 주는 방식은 본 발명이 어느 회로에 적용되느냐에 따라 다를 수 있다. 하지만 어느 회로에 적용되던 디지털 형태인 코드(CODE)에 따라 추적전압(V1)의 레벨이 변화하기 때문에 추적전압(V1)의 레벨은 단계적으로 변화될 수밖에 없고, 이 때문에 추적전압(V1)이 목표전압(VREF) 위아래로 계속해서 흔들리는 뱅뱅에러(bang bang error)가 발생하는 것이다.

도 8은 도 7의 홀드회로(720)의 제1상세 실시예 도면이다.

도면에 도시된 바와 같이, 홀드회로(720)는, 비교기(710)의 비교값(UP/DN)을 입력받아 주기적으로 저장하는 저장부(810)와, 저장부(810)에 저장된 이전 주기의 비교값(UP/DN_PAST)과 비교기(710)에서 출력되는 현재의 비교값(UP/DN)이 다르면 홀드신호(HOLD)를 인에이블시키는 제어부(820)를 포함하여 구성될 수 있다.

저장부(810)는 클럭(CLK)에 동기되어 비교기(710)에서 출력되는 비교 값(UP/DN)을 저장하는 것을 특징으로 할 수 있는데, 이러한 저장부(810)는 클럭단자에 클럭(CLK)을 입력받고, D단자에 비교값(UP/DN)을 입력받는 D플립플롭(810)으로 구성될 수 있다. 잘 알려진바와 같이 D플립플롭(810)은 클럭(CLK)의 라이징에지(rising edge)에서 D단자로 입력되는 값을 래치하고 다음 라이징에지까지 동일한 값을 출력한다. 따라서 D플립플롭(810)은 이전 시간의 비교값(UP/DN_PAST)을 출력하게 된다.

제어부(820)는 저장부에 저장된 이전 주기의 비교값(UP/DN_PAST)과 비교기(710)에서 출력되는 현재의 비교값(UP/DN)이 다르면 홀드신호(HOLD)를 인에이블시켜 출력한다. 이러한 제어부(820)는 도면과 같이, D플립플롭(저장부, 810)의 출력값(UP/DN_PAST)과 비교기(710)에서 출력되는 비교값(UP/DN, 현재의 비교값)을 논리조합해 홀드신호(HOLD: OUT에 의해 인에이블됨)를 인에이블하기 위한 배타적 오아게이트(821)를 포함하여 구성될 수 있다.

배타적 오아게이트(821)가 홀드신호(HOLD)의 기초가 되는 OUT신호를 인에이블시키면 홀드신호(HOLD)가 인에이블된다. 그리고 인에이블된 홀드신호(HOLD)는 래치회로(822)에 의해 인에이블된 상태를 계속 유지한다. 홀드신호(HOLD)가 인에이블되어 카운터(730)가 코드(CODE)의 카운팅을 정지하면 추적전압(V1)의 레벨도 더 이상 변하지 않기 때문에 OUT신호는 펄스 신호(pulse)의 형태로 인에이블 된다. 따라서 홀드신호(HOLD)의 인에이블 상태를 유지시켜 카운터(730)의 카운팅 동작을 계속 정지시키기 위해 래치회로(822)가 사용된다. 래치회로(822)에 입력되는 파워업신호(PWRUPb)는 초기에 '하이'값을 유지하다가 회로가 동작을 시작하면 '로우'로 떨 어지는 신호이며 홀드신호(HOLD)의 초기값을 '로우'로 유지시키기 위해 사용된다.

만약 카운터(730)가 펄스 형태의 신호(OUT신호 처럼)만 인에이블 되어도 카운팅동작을 멈출 수 있도록 설계된다면 이러한 래치회로(822)는 제거되어도 된다. 이러한 설계의 변경은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 용이하게 할 수 있는 일에 해당하므로 더 이상의 상세한 설명은 생략하기로 한다.

도 9는 도 8의 D플립플롭(810) 내부의 회로도를 나타낸 도면이다.

일반적인 D플립플롭(810) 내부의 회로도를 나타내고 있으며, 이러한 회로는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게는 널리 알려진 회로에 해당하므로 이에 대한 설명은 생략하기로 한다.

D플립플롭(810) 내부가 도 9와는 달리 여러 가지의 다른 논리게이트들의 조합으로 설계될 수 있음은 당연하다.

도 10은 도 7의 홀드회로(720)의 제2상세 실시예 도면이다.

도면에 도시된 바와 같이, 홀드회로(720)는, 비교기(710)의 비교값(UP/DN)을 입력받아 지연시켜 출력하는 지연부(1010)와, 지연부(1010)에서 출력되는 비교값(UP/DN_PAST)과 비교기(710)에서 출력되는 현재의 비교값(UP/DN)이 다르면 홀드신호(HOLD)를 인에이블시키는 제어부(1020)를 포함하여 구성될 수 있다.

지연부(1010)는 비교기(710)에서 출력되는 비교값(UP/DN)을 지연시켜 출력한다. 따라서 지연부(1010)에서 출력되는 신호는 이전시간 즉 과거의 비교값(UP/DN_PAST)이 된다. 이러한 지연부(1010)는 도면과 같이, 복수의 인버터들을 포함하여 구성될 수도 있고, 여러 가지의 잘 알려진 지연회로들이 사용될 수도 있 다.

제어부(1020)는 지연부(1010)에서 출력되는 이전 시간의 비교값(UP/DN_PAST)과 비교기(710)에서 출력되는 현재의 비교값(UP/DN)이 다르면 홀드신호(HOLD)를 인에이블시켜 출력한다. 제2상세 실시예에서의 제어부(1020)는 제1상세 실시예에서의 제어부(820)와 동일하므로 이에 대한 더 이상의 설명은 생략하기로 한다.

도 11과 도 12는 도 7 내지 도 10에서 설명한 홀드회로(710)의 동작을 도시한 타이밍도이다.

도 11은 추적전압(V1)의 레벨이 목표전압(VREF)보다 크다가 작아지는 경우를 도시한 도면인데, 도면을 보면 비교기(710)의 출력(UP/DN, 현재의 비교값)이 '하이'에서 '로우'로 천이하고, 이전 시간의 비교값(UP/DN_PAST)이 아직 '하이'를 유지하고 있는 동안 OUT신호가 인에이블되고, 이에 따라 홀드신호(HOLD)가 인에이블되는 것을 확인할 수 있다. 따라서 홀드신호(HOLD)는 카운터(730)의 카운팅 동작을 정지시키게 되고, 추적전압(V1)의 레벨은 고정되어 추적전압(V1)이 목표전압(VREF) 위 아래로 흔들리는 뱅뱅에러가 발생하지 않는다.

도 12는 추적전압(V1)의 레벨이 목표전압(VREF)보다 작다가 커지는 경우를 도시한 도면인데, 도면을 보면 비교기(710)의 출력(UP/DN, 현재의 비교값)이 '로우'에서 '하이'로 천이하고, 이전 시간의 비교값(UP/DN_PAST)이 아직 '로우'를 유지하고 있는 동안 OUT신호가 인에이블되고, 이에 따라 홀드신호(HOLD)가 인에이블되는 것을 확인할 수 있다. 따라서 홀드신호(HOLD)는 카운터(730)의 카운팅 동작을 정지시키게 되고, 추적전압(V1)의 레벨은 고정되어 뱅뱅에러가 발생하지 않는다.

도 13은 홀드회로를 포함하는 본 발명에 따른 온 다이 터미네이션 장치의 캘리브래이션 회로의 일실시예 구성도이다.

본 발명에 따른 온 다이 터미네이션 장치의 캘리브래이션 회로는, 외부저항(1301)이 연결된 캘리브래이션 노드(ZQ)와 기준전압(VREF)의 레벨을 비교하는 제1비교기(1303); 제1비교기(1303)의 이전 비교값(UP/DN1_PAST, 홀드회로 내부에서 생성됨)과 현재의 비교값(UP/DN1)을 비교해 두 비교값이 서로 다르면 제1홀드신호(HOLD_1)를 인에이블하는 제1홀드회로(1304); 제1비교기(1304)의 비교값(UP/DN1)에 따라 풀업 캘리브래이션 코드(PCODE<0:N>)-풀업 터미네이션 저항값을 정하기 위한 코드임-를 카운팅하며, 제1홀드신호(HOLD_1) 인에이블시에는 카운팅을 멈추는 제1카운터(1305); 및 풀업 캘리브래이션 코드(PCODE<0:N>)에 응답하여 내부의 병렬저항들이 온/오프되며 캘리브래이션 노드(ZQ)를 풀업 구동하는 풀업 캘리브래이션 저항회로(1310)를 포함해 풀업 캘리브래이션 코드(PCODE<0:N>)를 생성한다.

그리고 풀다운 캘리브래이션 코드(NCODE<0:N>)를 생성하기 위해, 풀업 캘리브래이션 코드(PCODE<0:N>)에 응답하여 내부의 병렬저항들이 온/오프되며 A노드를 풀업 구동하는 더미 캘리브래이션 저항회로(1320); A노드와 기준전압(VREF)의 레벨을 비교하는 제2비교기(1306); 제2비교기(1306)의 이전 비교값(UP/DN2_PAST, 홀드 회로 내부에서 생성)과 현재의 비교값(UP/DN2)을 비교해 두 비교값이 서로 다르면 제2홀드신호(HOLD2)를 인에이블하는 제2홀드회로(1307); 제2비교기(1306)의 비교값(UP/DN2)에 따라 풀다운 캘리브래이션 코드(NCODE<0:N>)-풀다운 터미네이션 저항값을 정하기 위한 코드임-를 카운팅하며, 제2홀드신호(HOLD2) 인에이블시에는 카운 팅을 멈추는 제2카운터(1308); 및 풀다운 캘리브래이션 코드(NCODE<0:N>)에 응답하여 내부의 병렬저항들이 온/오프되며 A노드를 풀다운 구동하는 풀다운 캘리브래이션 저항회로(1330)를 더 포함한다.

캘리브래이션 회로에서는 캘리브래이션 노드(ZQ)의 전압과 A노드의 전압이 단계적으로 변하면서 기준전압(VREF)에 도달하는 것이므로, 도 13의 캘리브래이션 노드(ZQ)와 A노드의 전압은 도 7에서의 추적전압(V1)에 대응되고, 도 13의 기준전압(VREF)은 도 7에서의 목표전압(VREF)에 대응된다.

제1홀드회로(1304)와 제2홀드회로(1307)는 도 7 내지 12에서 설명한 홀드회로(710)와 동일한 회로이며, 이런 간단한 제1홀드회로(1304)와 제2홀드회로(1307)를 종래의 캘리브래이션 회로(도 1)에 적용함으로써 캘리브래이션 회로의 뱅뱅에러를 제거하는 것이 가능해진다.

도 13의 캘리브래이션 회로는 뱅뱅에러 제거기능을 갖는 종래의 캘리브래이션 회로(도 4)와 비교하였을 때, 회로 전체의 면적이 훨씬 작아진다는 장점이 있다. 비교기와 기준전압 발생기(도 4는 2개의 기준전압이 필요함) 등은 면적이 큰 회로에 해당하고 이러한 회로의 제거는 많은 면적을 줄일 수 있다는 것을 의미하기 때문이다.

캘리브래이션 회로는 풀업 캘리브래이션 코드(PCODE<0:N>)만을 생성하게 실시될 수도 있으며(입/출력 노드에서 풀업으로만 터미네이션 하는 경우), 풀업 캘리브래이션 코드(PCODE<0:N>)와 풀다운 캘리브래이션 코드(NCODE<0:N>)를 모두 생성하게 실시될 수도 있다. 풀업 캘리브래이션 코드(PCODE<0:N>)만을 생성하는 경우에 는 도면의 구성요소 중 1301, 1304, 1305, 1310를 포함해서 실시하면 되고, 풀업 캘리브래이션 코드(PCODE<0:N>)와 풀다운 캘리브래이션 코드(NCODE<0:N>)를 모두 생성하는 경우에는 도면의 모든 구성요소를 포함하여 실시하면 된다.

도면에는 제1홀드회로(1304)와 제2홀드회로(1307)를 모두 사용해 풀업 캘리브래이션 코드(PCODE<0:N>)를 생성하는 과정에서 발생하는 뱅뱅에러와 풀다운 캘리브래이션 코드(NCODE<0:N>)를 생성하는 과정에서 발생하는 뱅뱅에러를 모두 제거하는 경우를 도시하고 있다. 만약, 풀업 캘리브래이션 코드(PCODE<0:N>)를 생성하는 과정에서 발생하는 뱅뱅에러만을 제거하려고 한다면 제1홀드회로(1304)만을, 풀다운 캘리브래이션 코드(NCODE<0:N>)를 생성하는 과정에서 발생하는 뱅뱅에러만을 제거하려고 한다면 제2홀드회로만(1307)을 포함하여 캘리브래이션 회로를 구성할 수도 있다.

제1홀드회로(1304)와 제2홀드회로(1307)는 도 7에서 도 12에 걸쳐 설명한 홀드회로(710)와 동일한 회로이며, 그 이외의 캘리브래이션 회로의 구성요소들의 동작에 대해서는 종래기술 부분에서 상세히 설명하였으므로, 여기서는 그 설명을 생략하기로 한다.

도 14는 홀드회로를 포함하는 본 발명에 따른 아날로그-디지털 변환기의 일실시예 구성도이다.

본 발명에 따른 아날로그-디지털 변환기는, 변환대상 전압(V2)과 추적전압(V1)을 비교하는 비교기(1410); 비교기(1410)의 이전 비교값(UP/DN_PAST, 홀드회로 내부에서 지연, 저장 등의 방법으로 생성)과 현재의 비교값(UP/DN)을 비교해 두 비교값이 서로 다르면 홀드신호(HOLD)를 인에이블하는 홀드회로(1420); 비교기(1410)의 비교값(UP/DN)에 따라 디지털코드(DIGITAL CODE)를 카운팅하며, 홀드신호(HOLD) 인에이블시에는 카운팅을 멈추는 카운터(1430); 및 디지털코드(DIGITAL CODE)에 응답하여 추적전압(V1)을 생성하는 컨버팅부(1440)를 포함한다.

도 14의 아날로그-디지털 변환기는 추적전압(V1)과 변환대상 전압(V2)을 비교해 추적전압(V1)이 변환대상 전압(V2)과 동일한 레벨을 가질 때까지 디지털-코드(DIGITAL CODE)를 증가 감소시키면서 아날로그 형태인 변환대상 전압(V2)을 디지털 형태인 디지털 코드(DIGITAL CODE)로 변환시킨다. 따라서 이러한 아날로그-디지털 변환기를 추적형 아날로그-디지털 변환기(Tracking Analog-Digital converter)라고 한다. 본래 이러한 추적형 아날로그-디지털 변환기는 비교기(1410), 카운터(1430), 컨버팅부(1440)를 포함하여 구성되는데, 도 14는 종래의 추적형 아날로그-디지털 변환기에 홀드회로(1420)를 적용한 것을 도시하고 있다.

컨버팅부(1440)에서 출력되는 추적전압(V1)은 단계적으로 변하는 전압이기 때문에 변환대상 전압(V2)과 완전히 동일한 전압이 되기가 어렵고, 이러한 이유로 비교기(1410)와 카운터(1430) 사이에서 뱅뱅 에러가 발생하기 때문에, 이를 방지할 수 있는 홀드회로(1420)가 필요하기 때문이다.

홀드회로(1420)는 도 7에서 도 12에 걸쳐서 설명한 홀드회로와 동일한 회로이며, 도 14의 변환대상 전압(V2)은 도 7의 목표전압(VREF)에, 도 14의 추적전압(V1)은 도 7의 추적전압(V1)에 대응된다.

이제 변환대상 전압(V2)을 디지털 코드(DIGITAL CODE)로 변환하는 아날로그- 디지털 변환기의 동작을 설명한다.

컨버팅부(1440)는 디지털-아날로그 변환기(DAC: Digital Analog Converter)로서 카운터(1430)로부터 출력되는 디지털코드(DIGITAL CODE)를 추적전압(V1)으로 변환하여 출력한다.

그리고, 비교기(1410)는 추적전압(V1)과 변환대상 전압(V2)을 비교하여 변환대상 전압(V2)의 전위레벨이 추적전압(V1)의 전위레벨보다 낮을 경우 카운터(1430)가 디지털코드(DIGITAL CODE)를 감소시키도록(DN), 변환대상 전압(V2)의 전위레벨이 추적전압(V1)의 전위레벨보다 높을 경우는 카운터(1430)가 디지털코드(DIGITAL CODE)를 증가시키도록(UP) 비교값(UP/DN)을 출력한다.

또한, 카운터(1430)는 비교값(UP/DN)에 응답하여 내부에 미리 설정된 디지털코드(DIGITAL)를 증가시키거나 감소시켜 출력한다.

전체적인 동작을 정리하면, 아날로그-디지털 변환기는 변환대상 전압(V2)과 추적전압(V1)을 비교하여 디지털코드(DIGITAL CODE)를 증가시키거나 감소시키는 일을 반복하여, 추적전압(V1)이 변환대상 전압(V2)을 추적게 되고, 추적이 완료되었을 때의 디지털코드(DIGITAL CODE)가 변환대상 전압(V2)을 디지털로 변환한 값이 된다. 그리고, 추적전압(V1)은 단계적으로 변하는 전압이기 때문에(불연속인 디지털코드를 아날로그 변환한 것이기 때문) 비교기(1410)와 카운터(1430) 사이에서는 뱅뱅에러가 발생하는데, 이 뱅뱅에러는 본 발명에서 추가된 홀드회로(1420)가 방지해준다.

도 7 내지 도 12를 다시 참조하여 본 발명에 따른 뱅뱅에러 방지방법에 대해 살펴본다.

본 발명에 따른 뱅뱅에러 방지방법은 도 8의 제1상세 실시예에서와 같은 방법으로 뱅뱅에러를 방지할 경우, 목표전압(VREF)과 단계적으로 변하는 추적전압(V1)을 비교하는 비교기(710)와 비교기(710)의 비교결과(UP/DN)에 따라 코드(CODE)를 카운팅하는 카운터(730)에서 발생하는 뱅뱅에러를 방지하기 위한 방법에 있어서, 비교기(710)의 비교값(UP/DN)을 주기적으로 저장하는 단계(도 8 및 이에 대한 설명 참조); 및 저장된 이전 주기의 비교값(UP/DN_PAST)과 비교기(710)에서 현재 출력되는 비교값(UP/DN)이 서로 다르면 카운터(730)의 카운팅을 멈추기 위한 홀드신호(HOLD)를 인에이블시키는 단계를 포함한다.

또한, 본 발명에 따른 뱅뱅에러 방지방법은, 도 10의 제2상세 실시예에서와 같은 방법으로 뱅뱅에러를 방지할 경우, 목표전압(VREF)과 단계적으로 변하는 추적전압(V1)을 비교하는 비교기(710)와 비교기(710)의 비교결과(UP/DN)에 따라 코드(CODE)를 카운팅하는 카운터(730)에서 발생하는 뱅뱅에러를 방지하기 위한 방법에 있어서, 비교기(710)의 비교값(UP/DN)을 지연시키는 단계; 및 지연된 이전 주기의 비교값(UP/DN_PAST)과 비교기(710)에서 현재 출력되는 비교값(UP/DN)이 서로 다르면 카운터(730)의 카운팅을 멈추기 위한 홀드신호(HOLD)를 인에이블시키는 단계를 포함한다.

또한, 상기 두 가지의 뱅뱅에러 방지방법은, 도 8,10의 래치회로(822)의 역할과 같이, 인에이블된 홀드신호(HOLD)를 인에이블된 상태로 계속 유지시키는 단계를 더 포함하는 것을 특징으로 할 수 있다.

본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

도 1은 종래의 온 다이 터미네이션 장치에서 ZQ캘리브래이션 동작을 수행하는 부분(캘리브래이션 회로)에 대한 구성도.

도 2는 도 1의 캘리브래이션 회로에서 생성한 캘리브래이션 코드(PCODE<0:N>, NCODE<0:N>)를 이용해 반도체 메모리장치의 출력드라이버의 터미네이션 저항값을 결정하는 것을 나타내는 도면.

도 3은 도 1의 캘리브래이션 동작으로 ZQ노드의 전압이 기준전압을 향해가는 과정을 나타낸 도면.

도 4는 도 3에서 도시한 뱅뱅에러를 제거하기 위해 도 1의 비교기 부분을 개선한 종래의 캘리브래이션 회로의 구성도.

도 5는 도 4의 홀드로직(407, 408)의 상세 회로도.

도 6은 도 4의 ZQ노드가 캘리브래이션 동작으로 기준전압을 따라가는 것을 나타낸 도면.

도 7은 비교기와 카운터 사이에서 발생하는 뱅뱅에러를 제거하기 위한 본 발명에 따른 홀드회로의 일실시예 구성도.

도 8은 도 7의 홀드회로(720)의 제1상세 실시예 도면.

도 9는 도 8의 D플립플롭(810) 내부의 회로도를 나타낸 도면.

도 10은 도 7의 홀드회로(720)의 제2상세 실시예 도면.

도 11과 도 12는 도 7 내지 도 10에서 설명한 홀드회로(710)의 동작을 도시한 타이밍도.

도 13은 홀드회로를 포함하는 본 발명에 따른 온 다이 터미네이션 장치의 캘리브래이션 회로의 일실시예 구성도.

도 14는 홀드회로를 포함하는 본 발명에 따른 아날로그-디지털 변환기의 일실시예 구성도.

Claims

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외부저항이 연결된 캘리브래이션 노드와 기준전압의 레벨을 비교하는 제1비교기;

상기 제1비교기의 이전 비교값과 현재의 비교값을 비교해 두 비교값이 서로 다르면 제1홀드신호를 인에이블하는 제1홀드회로;

상기 제1비교기의 비교값에 따라 풀업 캘리브래이션 코드-풀업 터미네이션 저항값을 정하기 위한 코드임-를 카운팅하며, 상기 제1홀드신호 인에이블시에는 카운팅을 멈추는 제1카운터; 및

상기 풀업 캘리브래이션 코드에 응답하여 내부의 병렬저항들이 온/오프되며 상기 캘리브래이션 노드를 풀업 구동하는 풀업 캘리브래이션 저항회로를 포함하고,

상기 제1홀드회로는

상기 제1비교기의 비교값을 입력받아 주기적으로 저장하는 저장부; 및

상기 저장부에 저장된 이전 주기의 비교값과 상기 제1비교기에서 출력되는 현재의 비교값이 다르면 상기 제1홀드신호를 인에이블시키는 제어부를 포함하는 것을 특징으로 하는 온 다이 터미네이션 장치의 캘리브래이션 회로.
제 10항에 있어서,

상기 캘리브래이션 회로는,

상기 풀업 캘리브래이션 코드에 응답하여 내부의 병렬저항들이 온/오프되며 A노드를 풀업 구동하는 더미 캘리브래이션 저항회로;

상기 A노드와 상기 기준전압의 레벨을 비교하는 제2비교기;

상기 제2비교기의 이전 비교값과 현재의 비교값을 비교해 두 비교값이 서로 다르면 제2홀드신호를 인에이블하는 제2홀드회로;

상기 제2비교기의 비교값에 따라 풀다운 캘리브래이션 코드-풀다운 터미네이션 저항값을 정하기 위한 코드임-를 카운팅하며, 상기 제2홀드신호 인에이블시에는 카운팅을 멈추는 제2카운터; 및

상기 풀다운 캘리브래이션 코드에 응답하여 내부의 병렬저항들이 온/오프되며 상기 A노드를 풀다운 구동하는 풀다운 캘리브래이션 저항회로

를 더 포함하는 것을 특징으로 하는 온 다이 터미네이션 장치의 캘리브래이션 회로.
삭제
외부저항이 연결된 캘리브래이션 노드와 기준전압의 레벨을 비교하는 제1비교기;

상기 제1비교기의 이전 비교값과 현재의 비교값을 비교해 두 비교값이 서로 다르면 제1홀드신호를 인에이블하는 제1홀드회로;

상기 제1비교기의 비교값에 따라 풀업 캘리브래이션 코드-풀업 터미네이션 저항값을 정하기 위한 코드임-를 카운팅하며, 상기 제1홀드신호 인에이블시에는 카운팅을 멈추는 제1카운터; 및

상기 풀업 캘리브래이션 코드에 응답하여 내부의 병렬저항들이 온/오프되며 상기 캘리브래이션 노드를 풀업 구동하는 풀업 캘리브래이션 저항회로를 포함하고,

상기 제1홀드회로는

상기 제1비교기의 비교값을 입력받아 지연시켜 출력하는 지연부; 및

상기 지연부에서 출력되는 비교값과 상기 제1비교기에서 출력되는 현재의 비교값이 다르면 상기 제1홀드신호를 인에이블시키는 제어부를 포함하는 것을 특징으로 하는 온 다이 터미네이션 장치의 캘리브래이션 회로.
제 10항 또는 13항에 있어서,

상기 제어부는,

인에이블된 상기 제1홀드회로를 계속 인에이블된 상태로 유지시키는 것을 특징으로 하는 온 다이 터미네이션 장치의 캘리브래이션 회로.
제 10항에 있어서,

상기 저장부는 클럭에 동기해 상기 제1비교기의 비교값을 입력받아 저장하는 D플립플롭을 포함하며,

상기 제어부는 상기 D플립플롭의 출력값과 상기 제1비교기에서 출력되는 현재의 비교값을 논리조합해 상기 제1홀드신호를 인에이블하기 위한 배타적 오아게이트를 포함하는 것을 특징으로 하는 온 다이 터미네이션 장치의 캘리브래이션 회로.
변환대상 전압과 추적전압을 비교하는 비교기;

상기 비교기의 이전 비교값과 현재의 비교값을 비교해 두 비교값이 서로 다르면 홀드신호를 인에이블하는 홀드회로;

상기 비교기의 비교값에 따라 디지털코드를 카운팅하며, 상기 홀드신호 인에이블시에는 카운팅을 멈추는 카운터; 및

상기 디지털코드에 응답하여 상기 추적전압을 생성하는 컨버팅부를 포함하고,

상기 홀드회로는

상기 비교기의 비교값을 입력받아 주기적으로 저장하는 저장부; 및

상기 저장부에 저장된 이전 주기의 비교값과 상기 비교기에서 출력되는 현재의 비교값이 다르면 상기 홀드신호를 인에이블하는 제어부를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
삭제
변환대상 전압과 추적전압을 비교하는 비교기;

상기 비교기의 이전 비교값과 현재의 비교값을 비교해 두 비교값이 서로 다르면 홀드신호를 인에이블하는 홀드회로;

상기 비교기의 비교값에 따라 디지털코드를 카운팅하며, 상기 홀드신호 인에이블시에는 카운팅을 멈추는 카운터; 및

상기 디지털코드에 응답하여 상기 추적전압을 생성하는 컨버팅부를 포함하고,

상기 홀드회로는

상기 비교기의 비교값을 입력받아 지연시켜 출력하는 지연부; 및

상기 지연부에서 출력되는 비교값과 상기 비교기에서 출력되는 현재의 비교값이 다르면 상기 홀드신호를 인에이블시키는 제어부를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
제 16항 또는 제 18항에 있어서,

상기 제어부는,

인에이블된 상기 홀드신호를 계속 인에이블된 상태로 유지시키는 것을 특징으로 하는 아날로그-디지털 변환기.
제 16항에 있어서,

상기 저장부는 클럭에 동기해 상기 비교기의 비교값을 입력받아 저장하는 D플립플롭을 포함하며,

상기 제어부는 상기 D플립플롭의 출력값과 상기 비교기에서 출력되는 현재의 비교값을 논리조합해 상기 홀드신호를 인에이블하기 위한 배타적 오아게이트를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
제 18항에 있어서,

상기 지연부는 직렬연결된 복수의 인버터를 포함하며,

상기 제어부는 상기 지연부의 출력값과 상기 비교기에서 출력되는 현재의 비교값을 논리조합해 상기 홀드신호를 인에이블하기 위한 배타적 오아게이트를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
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