KR20090061313A - 온 다이 터미네이션 장치의 터미네이션 회로 - Google Patents

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Abstract

본 발명은 캘리브래이션 회로와 터미네이션 회로간의 미스매치의 보상이 가능한 온 다이 터미네이션 장치에 관한 것으로, 본 발명에 따른 온 다이 터미네이션 장치의 캘리브래이션 회로는, 풀업 터미네이션 구동시 풀업 캘리브래이션 코드 각각에 응답하여 온/오프되면서 입/출력노드를 풀업구동하는 풀업 병렬저항들을 포함하며, 상기 풀업 병렬저항들 중 하나 이상은 풀업 제어신호에 의해 턴온의 강약이 조절되는 것을 특징으로 하는 풀업 터미네이션 저항부; 및 풀다운 터미네이션 구동시 풀다운 캘리브래이션 코드 각각에 응답하여 온/오프되면서 상기 입/출력노드를 풀다운 구동하는 풀다운 병렬저항들을 포함하며, 상기 풀다운 병렬저항들 중 하나 이상은 풀다운 제어신호에 의해 턴온의 강약이 조절되는 것을 특징으로 하는 풀다운 터미네이션 저항부를 포함한다.
Figure P1020070128285
온 다이 터미네이션, 캘리브래이션, 출력드라이버

Description

온 다이 터미네이션 장치의 터미네이션 회로{Termination circuit of On Die Termination Device}
본 발명은 출력 드라이버 또는 입력버퍼의 터미네이션 저항과 같은, 온 다이 터미네이션 장치의 터미네이션 회로가 올바른 타겟 저항값 및 IV커브를 가질 수 있도록 하기 위한 기술에 관한 것이다.
CPU, 메모리 및 게이트 어레이 등과 같이 집적회로 칩으로 구현되는 다양한 반도체장치들(Semiconductor Devices)은 퍼스널 컴퓨터, 서버 또는 워크스테이션과 같은 다양한 전기적 제품(electrical products) 내로 합체되어 진다. 대부분의 경우에, 상기 반도체장치는 외부(outside world)에서 전송되는 각종 신호들을 입력 패드를 통해 수신하기 위한 수신회로와 내부의 신호를 출력 패드를 통해 외부로 제공하기 위한 출력회로를 가지고 있다.
한편, 전기적 제품의 동작 스피드가 고속화 됨에 따라 상기 반도체 장치들간에 인터페이스되는 신호의 스윙폭은 점차로 줄어들고 있다. 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다. 그러나 신호의 스윙 폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스단에서 임피던스 미스매칭(impedance mismatching, '부정합' 이라고도 함)에 따른 신호의 반사도 심각해 진다. 상기 임피던스 미스매칭은 외부 노이즈나 전원전압의 변동, 동작온도의 변화, 제조공정의 변화등에 기인하여 발생된다. 임피던스 미스매칭이 발생되면 데이터의 고속전송이 어렵게 되고 반도체장치의 데이터 출력단으로부터 출력되는 출력 데이터가 왜곡될 수 있다. 따라서, 수신 측의 반도체장치가 상기 왜곡된 출력신호를 입력단으로 수신할 경우 셋업/홀드 페일(setup/hold fail) 또는 입력레벨의 판단미스 등의 문제들이 빈번히 야기될 수 있다.
특히, 동작스피드의 고속화가 요구되는 메모리장치는 상술한 문제들의 해결을 위해 온 다이 터미네이션이라 불리우는 임피던스 매칭회로를 집적회로 칩내의 패드 근방에 채용하고 있다. 통상적으로 온 다이 터미네이션 스킴에 있어서, 전송측에서는 출력회로에 의한 소오스 터미네이션(Source Termination)이 행해지고, 수신측에서는 상기 입력 패드에 연결된 수신회로에 대하여 병렬로 연결되어진 터미네이션 회로에 의해 병렬 터미네이션이 행해진다.
ZQ캘리브래이션(ZQ calibration)이란 PVT(Process, Voltage, Temperature: 프로세스, 전압 , 온도)조건이 변함에 변화하는 풀업 및 풀다운 캘리브래이션 코드를 생성하는 과정을 말하는데, ZQ캘리브래이션 결과로 생성된 상기 코드들을 이용하여 온 다이 터미네이션 장치의 저항값(메모리장치의 경우에는 DQ패드 쪽의 터미네이션 저항값)을 조정하게 된다.(캘리브래이션을 위한 노드인 ZQ노드를 이용해서 캘리브래이션이 이루어지기 때문에 ZQ캘리브래이션이라 한다.)
이하, 온 다이 터미네이션 장치에서 행해지는 ZQ캘리브래이션에 대해 알아본다.
도 1은 종래의 온 다이 터미네이션 장치에서 ZQ캘리브래이션 동작을 수행하는 부분(캘리브래이션 회로)에 대한 구성도이다.
도면에 도시된 바와 같이, 종래의 온 다이 터미네이션 장치는 풀업 캘리브래이션 저항부(110), 더미 캘리브래이션 저항부(120), 풀다운 캘리브래이션 저항부30), 기준전압 발생기(102), 비교기(103, 104), 카운터(105, 106)를 포함하여 ZQ 캘리브래이션 동작을 수행한다. 풀업 캘리브래이션 저항부(110)는 풀업 캘리브래이션 코드(PCODE<0:N>)를 입력받아 온/오프되는 다수의 풀업저항을 포함해 구성된다. 그리고 더미 캘리브래이션 저항부(120)는 풀업 캘리브래이션 저항부(110)와 동일하게 구성되며, 풀다운 캘리브래이션 저항부(130)는 풀다운 캘리브래이션 코드(NCODE<0:N>)를 입력받아 온/오프되는 다수의 풀다운저항을 포함해 구성된다.
풀업 캘리브래이션 저항부(110)는 ZQ노드에 연결된 외부저항(101)과 캘리브래이션 되면서 1차적인 캘리브래이션 코드(PCODE<0:N>)를 생성하기 위한 것이며, 더미 캘리브래이션 저항부(120)와 풀다운 캘리브래이션 저항부(130)는 풀업 캘리브래이션 저항부(110)를 이용해 생성된 캘리브래이션 코드(PCODE<0:N>)를 이용하여 두번째의 캘리브래이션 코드(NCODE<0:N>)를 생성하기 위한 것이다.
그 동작을 보면, 비교기(comparator)(103)는 ZQ핀(ZQ노드의 칩 외부)에 연결된 외부저항(101)(일반적으로 240Ω)과 풀업 캘리브래이션 저항부(110)를 연결하여 생성되는 ZQ노드의 전압과 내부의 기준전압 발생기(102)에서 생성되는 기준전압(VREF, 일반적으로 VDDQ/2로 설정됨)을 비교하여 업/다운(UP/DOWN) 신호를 생성한다.
카운터(105)는 업/다운 신호(UP/DOWN)를 받아서 이진코드(PCODE<0:N>)를 생성하는데, 생성된 이진코드(PCODE<0:N>)로 풀업 캘리브래이션 저항부(110)의 병렬로 연결된 저항들을 온/오프하여 저항값을 조정한다. 조정된 풀업 캘리브래이션 저항부(110)의 저항값은 다시 ZQ노드의 전압에 영향을 주고 상기한 바와 같은 동작이 반복된다. 즉, 풀업 캘리브래이션 저항회로(110)의 전체 저항값이 외부저항(101)(일반적으로 240Ω)의 저항값과 같아지도록 풀업 캘리브래이션 저항회로(110)가 캘리브래이션(calibration) 된다.(풀업 캘리브래이션)
상술한 풀업 캘리브래이션 과정 중에 생성되는 이진코드(PCODE<0:N>, 풀업 캘리브래이션 코드)는 더미 캘리브래이션 저항부(120)에 입력되어 더미 캘리브래이션 저항부(120)의 전체 저항값을 결정하게 된다(결국 더미 캘리브래이션 저항회로는 풀업 캘리브래이션 저항회로와 동일한 저항값을 갖게된다). 이제 풀다운 캘리브래이션 동작이 시작되는데 풀업 캘리브래이션의 경우와 비슷하게, 비교기(104)와 카운터(106)를 사용하여 a노드의 전압이 기준전압(VREF)과 같아지도록, 즉 풀다운 캘리브래이션 저항부(130)의 전체 저항값이 더미 캘리브래이션 저항부(120)의 전체 저항값과 같아지도록 캘리브래이션 된다.(풀다운 캘리브래이션)
상술한 ZQ캘리브래이션(풀업 및 풀다운 캘리브래이션)의 결과로 생성된 이진코드들(PCODE<0:N>, NCODE<0:N>)은, 도 1의 캘리브래이션 회로의 풀업 및 풀다운 캘리브래이션 저항부(110, 130)와 동일하게 레이아웃 되어있는 입/출력 패드 측의 풀업 및 풀다운저항(터미네이션 저항)에 입력되어 온 다이 터미네이션 장치의 저항값을 결정하게 된다.(메모리장치의 경우에는 DQ패드 측에 있는 풀업 및 풀다운 터미네이션 저항값을 결정)
도 2는 도 1의 캘리브래이션 회로에서 생성한 캘리브래이션 코드(PCODE<0:N>, NCODE<0:N>)를 이용해 반도체 메모리장치의 출력드라이버(온 다이 터미네이션 장치의 터미네이션 회로)의 터미네이션 저항값을 결정하는 것을 나타내는 도면이다.
출력드라이버(output driver)는 반도체 메모리장치에서 데이터를 출력하는 곳으로 도면과 같이, 업/다운에 구비된 프리드라이버(pre-driver)(210, 220)와 데이터를 출력하기 위한 풀업 터미네이션 저항부(230)와 풀다운 터미네이션 저항부(240)를 포함하여 구성된다.
그 동작을 간략히 보면, 업/다운에 구비된 프리드라이버(210, 220)는 풀업 터미네이션 저항부(230)와 풀다운 터미네이션 저항부(240)를 각각 제어하는데, '하이'데이터를 출력할 때는 풀업 터미네이션 저항부(230)가 턴온되어 데이터 핀(DQ)을 '하이'상태로 만들고, '로우'데이터를 출력할 때는 풀다운 터미네이션 저항부(240)가 턴온되어 데이터 핀(DQ)을 '로우' 상태로 만든다. 즉, 데이터 핀(DQ)을 풀업 또는 풀다운으로 터미네이션을 시켜서 '하이'또는 '로우'의 데이터를 출력한다.
이때 턴온되는 풀업 터미네이션 저항부(230)와 풀다운 터미네이션 저항 부(240) 내의 저항의 갯수는 풀업 캘리브래이션 코드(PCODE<0:N>)와 풀다운 캘리브래이션 코드(NCODE<0:N>)에 의해 결정된다. 즉, 풀업 터미네이션 저항부(230)를 턴온하는지 풀다운 터미네이션 저항부(240)를 턴온하는지의 여부는 출력하는 데이터의 논리상태에 따라 결정되지만, 턴온되는 터미네이션 저항부(230, 240) 내의 저항 하나하나의 온/오프는 캘리브래이션 코드(PCODE<0:N>, NCODE<0:N>)에 의해 결정된다.
참고로, 풀업 터미네이션 저항부(230)와 풀다운 터미네이션 저항부(230)의 저항값 타겟(target) 값은 반드시 캘리브래이션 저항부(도 1의 110, 120, 130)의 저항값(240Ω)과 동일한 것이 아니라 240Ω의 1/2, 1/4인 120Ω, 60Ω 등의 값을 가지게 될 수가 있으며, 적용되는 시스템에 따라 터미네이션 저항값이 달라질 수 있기 때문에 240,120,60Ω 용의 터미네이션 저항부(230, 240)를 모두 구비하고 이를 선택적으로 사용하는 방법을 채택하기도 한다.
도면의 프리드라이버(210, 220)로 입력되는 DQp_CTRL, DQn_CTRL은 프리드라이버(210, 220)로 입력되는 여러 제어신호들을 묶어서 나타낸 것이다.
온 다이 터미네이션 장치의 터미네이션 회로가 반도체 메모리장치의 출력 드라이버(도 2)인 경우에는, 입/출력 노드(DQ)를 풀업 및 풀다운으로 터미네이션하기 때문에 터미네이션 회로가 풀업 터미네이션 저항부(230)와 풀다운 터미네이션 저항부(240)를 모두 구비하지만, 터미네이션 회로는 풀업 터미네이션 저항부(230)만을 또는 풀다운 터미네이션 저항부(240)만을 구비하기도 한다.
예를 들어, GDDR 반도체 메모리장치의 경우에는 외부로부터 데이터를 입력받 을 때 입/출력 노드(DQ)를 풀업으로만 터미네이션한 상태에서 데이터를 입력받는다. 따라서 이와 같이 온 다이 터미네이션 장치의 터미네이션 회로는 입/출력의 인터페이스의 규정에 따라 풀업 터미네이션 저항부(230)만을 또는 풀다운 터미네이션 저항부(240)만을 구비하기도 한다.
온 다이 터미네이션 장치의 캘리브래이션 동작은 캘리브래이션 회로(도 1)의 캘리브래이션 저항부(110, 130)와 터미네이션 회로(도 2)의 터미네이션 저항부(230, 240)가 동일하게 구성되어, 동일하게 PVT의 영향을 받는다는 가정에서 제안된 것이다. 그러나 실제로 캘리브래이션 회로(도 1)의 ZQ패드 측의 구성과 터미네이션 회로(도 2)가 있는 DQ패드 측의 구성은 완전히 동일할 수 없다.
예를 들어 캘리브래이션 회로(도 1)에서는 풀업 캘리브래이션 저항부(110)는 ZQ노드에 풀다운 캘리브래이션 저항부(130)는 A노드에 위치하게 되는 반면에, 터미네이션 회로(도 2)의 풀업 터미네이션 저항부(230)와 풀다운 터미네이션 저항부(240)는 모두 DQ패드에 연결되는 등 그 구성에 있어서 차이를 가져올 수밖에 없으며, 타겟저항값도 서로 다를 수 있기 때문에 캘리브래이션 회로(도 1)와 터미네이션 회로(도 2)간에는 어느 정도의 미스매치가 항상 존재할 수밖에 없다.
따라서 캘리브래이션 동작이 이루어진 후에도 터미네이션 회로의 터미네이션 저항값이 본래의 목표에 미달되거나 초과하는 미스매치가 발생하는 문제점이 있다.
본 발명은 온 다이 터미네이션 장치의 캘리브래이션 회로와 터미네이션 회로 사이에 발생하는 미스매치를 줄이는 것과 동시에 터미네이션 회로에서의 터미네이션 스트랭스(strength)를 조절하고자 함에 그 목적이 있다.
본 발명의 일실시예에 따른 온 다이 터미네이션 장치의 터미네이션 회로는, 풀업 터미네이션 구동시 풀업 캘리브래이션 코드 각각에 응답하여 온/오프되면서 입/출력노드를 풀업구동하는 풀업 병렬저항들을 포함하며, 상기 풀업 병렬저항들 중 하나 이상은 풀업 제어신호에 의해 턴온의 강약이 조절되는 것을 특징으로 하는 풀업 터미네이션 저항부; 및 풀다운 터미네이션 구동시 풀다운 캘리브래이션 코드 각각에 응답하여 온/오프되면서 상기 입/출력노드를 풀다운 구동하는 풀다운 병렬저항들을 포함하며, 상기 풀다운 병렬저항들 중 하나 이상은 풀다운 제어신호에 의해 턴온의 강약이 조절되는 것을 특징으로 하는 풀다운 터미네이션 저항부를 포함한다.
여기서 턴온의 강약이 조절된다는 말은 턴온되었을때 흐르는 전류량이 조절된다는 것을 의미한다.
따라서 풀업 및 풀다운 제어신호에 의해 병렬저항들 중 일부 저항의 턴온의 강약을 조절할 수 있게 된다. 턴온의 강약이 조절됨으로써 풀업 터미네이션 저항부 및 풀다운 터미네이션 저항부의 전체 저항값에 변화가 생기고, 이는 터미네이션 저항값이 타겟 저항값에 도달할 수 있게 한다.
또한, 일부저항의 턴온의 강약이 조절됨으로써 터미네이션 스트랭스(strength)에 변화가 생기며, 이는 입/출력노드에 흐르는 전류값을 조절하는 것을 가능하게 한다. 즉, 일부 저항의 턴온의 강약을 조절함으로써 입/출력노드의 I-V 곡선(전류-전압 곡선) 특성을 변화시킬 수 있게 된다.
본 발명의 다른 실시예(풀업 또는 풀다운 터미네이션 저항부를 모두 구비하는 경우가 아닌 하나만을 구비하는 경우를 나타낸다)에 따른 온 다이 터미네이션 장치의 캘리브래이션 회로는, 캘리브래이션 코드 각각에 응답하여 온/오프되면서 입/출력 노드를 터미네이션하는 병렬저항들을 포함하며, 상기 병렬저항들 중 하나 이상은 제어신호에 의해 턴온의 강약이 조절되는 것을 특징으로 하는 터미네이션 저항부를 포함한다.
따라서 제어신호에 의해 병렬저항들 중 일부 저항의 턴온의 강약을 조절할 수 있다. 일부저항의 턴온의 강약이 조절됨으로써 터미네이션 저항부의 전체 저항값에 변화가 생기고, 이는 터미네이션 저항값이 타겟 저항값에 도달할 수 있게 한다.
또한, 일부저항의 턴온의 강약이 조절됨으로써 터미네이션 스트랭스에 병화가 생기며, 이는 입/출력노드에 흐르는 전류값을 조절하는 것을 가능하게 한다. 즉, 일부 저항의 턴온의 강약을 조절함으로써 입/출력노드의 I-V 곡선 특성을 변화시킬 수 있게 된다.
본 발명에 따른 온 다이 터미네이션 장치의 터미네이션 회로는, 제어신호의 제어에 따라 일부 터미네이션 저항의 온/오프의 강약을 변화시킬 수 있는 것을 특징으로 한다.
따라서 터미네이션 저항값에 변경을 가하는 것이 가능해지고, 이는 터미네이션 회로가 목표 저항값에 도달하도록 오차를 보정해 준다는 효과가 있다. 또한, 턴온의 강약 조절을 통해 입/출력 노드에 흐르는 전류량을 조절할 수 있기 때문에, 입/출력 노드의 I-V 곡선의 특성을 변화시킬 수 있다는 장점이 있다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 온 다이 터미네이션 장치의 터미네이션 회로의 구성도이다.
도면에 도시된 바와 같이, 본 발명의 일실시예에 따른 온 다이 터미네이션 장치의 터미네이션 회로는, 풀업 터미네이션 구동시에 풀업 캘리브래이션 코드(UP<0:5>, 풀업 터미네이션 구동시 PCODE<0:5>=UP<0:5>) 각각에 응답하여 온/오프되면서 입/출력 노드(DQ)를 풀업구동하는 풀업 병렬저항들(330, 340, 350)을 포함하며, 풀업 병렬저항들(330, 340, 350) 중 하나 이상(350)은 풀업 제어신 호(TM_UP0, TM_UP1)에 의해 턴온의 강약이 조절되는 것을 특징으로 하는 풀업 터미네이션 저항부(320); 및 풀다운 터미네이션 구동시 풀다운 캘리브래이션 코드(DN<0:5>, 풀다운 터미네이션 구동시 NCODE<0:5>=DN<0:5>) 각각에 응답하여 온/오프되면서 입/출력 노드(DQ)를 풀다운 구동하는 풀다운 병렬저항들(380, 390, 400)을 포함하며, 풀다운 병렬저항들(380, 390, 400) 중 하나 이상(400)은 풀다운 제어신호(TM_DN0, TM_DN1)에 의해 턴온의 강약이 조절되는 것을 특징으로 하는 풀업 터미네이션 저항부(370)를 포함한다.
도면에는 터미네이션 회로의 예로서 반도체 메모리장치의 출력 드라이버(Dout Driver 또는 Output Driver)를 도시하고 있다. 이 경우 터미네이션 회로는 제어회로인 프리드라이버부(300)를 포함한다. 프리드라이버부(300)는 '하이'데이터를 출력할 때는 풀업 터미네이션 저항부(320)를 온 시켜 풀업 터미네이션 저항부(320)가 입/출력 노드(DQ)를 풀업 구동하게 해서 입/출력 노드(DQ)를 '하이'상태로 만들고, '로우'데이터를 출력할 때는 풀다운 터미네이션 저항부(370)를 온 시켜 풀다운 터미네이션 저항부(370)가 입/출력 노드(DQ)를 풀다운 구동하게 해서 입/출력 노드(DQ)를 '로우'상태로 만든다.
프리드라이버부(300)는 '하이'데이터를 출력할 때는 풀다운 터미네이션 저항부(370)로 입력되는 풀다운 캘리브래이션 코드(DN<0:5>)가 모두 비활성화 되게 조절하고, '로우'데이터를 출력할 때는 풀업 터미네이션 저항부(320)로 입력되는 풀업 캘리브래이션 코드(UP<0:5>)를 모두 비활성화 되게 한다. 정리하면, '하이' 데이터 출력시 (PCODE<0:5>=UP<0:5>, DN<0:5>=모두 비활성화)가 되고, 로우 데이터 출력시 (NCODE<0:5>=DN<0:5>, UP<0:5>=모두 비활성화)가 된다.
터미네이션 회로가 반도체 메모리장치의 출력드라이버가 아니라 다른 회로인 경우에는 도면에 도시된 프리드라이버부(300)가 아닌 다른 형태의 제어회로를 포함할 수 있다. 어떠한 제어회로를 포함하던지 풀업 터미네이션 저항부(320)는 입/출력 노드(DQ)를 풀업으로 터미네이션 하기 위해 사용되고, 풀다운 터미네이션 저항부(370)는 입/출력 노드(DQ)를 풀다운으로 터미네이션 하기 위해 사용된다는 사실에는 변함이 없으며, 터미네이션 저항부들(320, 370)은 제어회로의 제어에 따라 입/출력 노드(DQ)를 풀업으로만 또는 풀다운으로만 또는 풀업과 풀다운으로 동시에 터미네이션 하게 된다(이는 터미네이션 회로가 적용되는 시스템의 인터페이스 규정에 따라 달라진다).
풀업 터미네이션 저항부(320)는 종래와 마찬가지로 풀업 터미네이션 구동시에 풀업 캘리브래이션 코드(UP<0:5>, 풀업 터미네이션 구동시 UP<0:5>=PCODE<0:5>)에 응답하여 내부의 풀업 병렬저항들(330, 340, 350)이 온/오프되며 입/출력 노드(DQ)를 풀업 구동한다. 그러나 종래와 다르게 내부의 풀업 병렬저항들(330, 340, 350) 중 일부(350)는 풀업 제어신호(TM_UP0, TM_UP1)에 의해 턴온의 강약이 조절되는 것을 특징으로 한다.
상세하게, 풀업 터미네이션 저항부(320)는 풀업 캘리브래이션 코드(UP<0:5>) 각각에 응답하여 온/오프되는 풀업 스위칭수단들(331, 341, 351); 및 풀업 스위칭수단들(331, 341, 351)에 의해 각각 온/오프되는 풀업 병렬저항들(330, 340, 350)을 포함하여 구성되며, 풀업 스위칭수단들(331, 341, 351) 중 하나 이상(351)은 풀 업 제어신호(TM_UP0, TM_UP1)에 의해 턴온의 강약이 조절된다.
즉, 턴온의 강약이 조절되는 풀업 스위칭수단(351)은 풀업 스위칭수단(351)이 온 될지 오프될지는 자신에 배정된 풀업 캘리브래이션 코드(UP<5>)에 의해 결정되지만, 얼마나 강하게 턴온될지는 풀업 제어신호(TM_UP0, TM_UP1)에 의해 제어받는 것을 특징으로 한다.
이러한 턴온의 강약이 조절되는 풀업 스위칭수단(351)은 병렬연결된 복수의 풀업 트랜지스터들(352, 353, 354)을 포함하여 구성된다. 그리고 풀업 트랜지스터들(352, 353, 354)을 온할지 오프할지는 풀업 스위칭수단(351) 자신에 배정된 풀업 캘리브래이션 코드(UP<5>)에 의해 결정되고, 풀업 트랜지스터들(352, 353, 354) 중 몇 개의 트랜지스터를 온할지는(즉, 사용할 트랜지스터의 갯수) 풀업 제어신호(TM_UP0, TM_UP1)에 의해 결정된다.
이는 풀업 트랜지스터들 중 일부(353, 354)가 풀업 제어신호(TM_UP0, TM_UP1)의 제어에 따라 풀업 캘리브래이션 코드(UP<5>)를 무시하고 오프되도록 구성하면 된다. 상세하게 풀업 트랜지스터들 중 일부(353, 354)는 풀업 캘리브래이션 코드(UP<5>)를 직접 입력받게 구성하지 않고, 풀업 제어신호(TM_UP0, TM_UP1)와 풀업 캘리브래이션 코드(UP<5>)를 오아게이트(355, 356)에 의해 논리조합해 입력받도록 구성하면, 풀업 제어신호(TM_UP0, TM_UP1)의 인에이블시 풀업 캘리브래이션 코드(UP<5>)와 무관하게 풀업 트랜지스터들(353, 354)은 항상 오프된다.
풀다운 터미네이션 저항부(370)는 풀다운 터미네이션 구동시에 풀다운 캘리브래이션 코드(DN<0:5>, 풀다운 터미네이션 구동시 DN<0:5>=NCODE<0:5>)에 응답하 여 내부의 풀다운 병렬저항들(380, 390, 400)이 온/오프되며 입/출력 노드(DQ)를 풀다운 구동한다. 그리고 내부의 풀다운 병렬저항들(380, 390, 400) 중 일부(400)는 풀다운 제어신호(TM_DN0, TM_DN1)에 의해 턴온의 강약이 조절되는 것을 특징으로 한다.
즉, 풀업이냐 풀다운이냐의 차이만 있을 뿐 풀다운 터미네이션 저항부(370)는 풀업 터미네이션 저항부(320)와 동일한 방식으로 동작하며 동일한 특징을 가진다.
이러한 풀다운 터미네이션 저항부(370)는 풀다운 캘리브래이션 코드(DN<0:5>) 각각에 응답하여 온/오프되는 풀다운 스위칭수단들(381, 391, 401); 및 풀다운 스위칭수단들(381, 391, 401)에 의해 각각 온/오프되는 풀다운 병렬저항들(380, 390, 400)을 포함하여 구성되며, 풀다운 스위칭수단(381, 391, 401) 중 하나 이상(401)은 풀다운 제어신호(TM_DN0, TM_DN1)에 의해 턴온의 강약이 조절되는 것을 특징으로 한다.
그리고 턴온의 강약이 조절되는 풀다운 스위칭수단(401)은 병렬연결된 복수의 풀다운 트랜지스터들(402, 403, 404)을 포함하며, 풀다운 트랜지스터들(402, 403, 404)을 온할지 오프할지는 풀다운 스위칭수단(401) 자신에 배정된 풀다운 캘리브래이션 코드(DN<5>)에 의해 정해지지만, 풀다운 트랜지스터들(402, 403, 404) 중 몇 개의 트랜지스터를 온 할지는 풀다운 제어신호(TM_DN0, TM_DN1)에 의해 결정되는 것을 특징으로 한다.
이는 풀다운 트랜지스터들 중 일부(403, 404)가 풀다운 제어신호(TM_0, TM_1)의 제어에 따라 풀다운 캘리브래이션 코드(DN<5>)를 무시하고 오프되도록 구성하면 된다. 상세하게 풀다운 트랜지스터들 중 일부(403, 404)는 풀다운 캘리브래이션 코드(DN<5>)를 직접 입력받게 구성하지 않고, 반전된 풀다운 제어신호(TM_DN0b, TM_DN1b)와 풀다운 캘리브래이션 코드(DN<5>)를 앤드게이트(405, 406)에 의해 논리조합해 입력받도록 구성하면, 풀다운 제어신호(TM_UP0, TM_UP1)의 인에이블시(TM_DN0b, TM_DN1b '로우') 풀다운 캘리브래이션 코드(DN<5>)와 무관하게 풀다운 트랜지스터들(403, 404)은 항상 오프된다.
본 발명은 풀업 및 풀다운 터미네이션 저항부(320, 370) 내의 일부 병렬저항(350, 400)의 턴온의 강약을 풀업 및 풀다운 제어신호(TM_UP0, TM_UP1, TM_DN0, TM_DN1)에 의해 조절하게 한다. 풀업 및 풀다운 제어신호(TM_UP0, TM_UP1, TM_DN0, TM_DN1)의 조절에 의해 풀업 및 풀다운 스위칭수단(351, 401)의 턴온의 강약을 조절하게 되면, 풀업 병렬저항(350) 및 풀다운 병렬저항(400)에 흐르는 전류량을 각각 조절하는 것이 가능해진다. 풀업 병렬저항(350) 및 풀다운 병렬저항(400)에 흐르는 전류량이 달라지면 입/출력 노드(DQ)의 전압 레벨에 영향을 주게되고 이는 실제로 터미네이션 저항값이 변경되는 것과 동일한 효과를 가져온다(사용되는 트랜지스터의 갯수도 조절되기 때문에 저항 성분을 가지는 트랜지스터에 의한 저항값 변경도 생긴다). 따라서 캘리브래이션 회로(도 1)와 터미네이션 회로(도 3)간의 미스매치(mismatch)에 의한 터미네이션 저항값의 오차를 극복하게 해준다.
또한, 입/출력 노드(DQ)에 흐르는 전류량을 풀업 및 풀다운 제어신호(TM_UP0, TM_UP1, TM_DN0, TM_DN1)에 의해 직접적으로 제어하는 것이 가능해지기 때문에 입/출력 노드(DQ)의 전류-전압 곡선(I-V curve)가 원하는 값에서 벗어난 경우 이를 조절할 수 있게 된다는 장점이 있다.
도 3에서는 풀업 터미네이션 저항부(320) 및 풀다운 터미네이션 저항부(370) 내 각각 하나씩의 저항만(350, 400)이 턴온의 강약이 조절도는 경우를 도시하였지만, 이는 하나의 예시일 뿐이며 더 많은 저항(예, 340, 350, 390, 400)이 턴온의 강약이 조절되게 구성하더라도 본 발명의 목적은 동일하게 달성될 수 있다. 도 3에 도시된 것과 같이 적은 수의 저항만(350, 400)이 턴온의 강약이 조절되게 하는 경우에, 그 저항(350, 400)은 여러 저항들(330, 340, 350, 380, 390, 400) 중 되도록이면 저항값이 큰 저항(350, 400)으로 하는 것이 유리하다. 그러면 각 저항부(320, 370) 별로 하나의 저항(350, 400)의 턴온의 강약을 조절하더라도 큰 범위의 오차를 보정하는 것이 가능하기 때문이다.
풀업 및 풀다운 제어신호(TM_UP0, TM_UP1, TM_DN0, TM_DN1)는 테스트모드 신호로서 모드 레지스터 셋팅(MRS)에 의해 논리레벨이 변경되도록 하거나, 퓨즈(fuse)회로의 컷팅 정보에 따라 논리레벨이 변경되도록 하는 등 여러 가지의 방법으로 제어될 수 있다.
도 4는 본 발명에 따라 입/출력 노드(DQ)에서의 전류-전압 곡선에 변경이 생기는 것을 도시한 도면이다.
도면의 상단은 풀업 터미네이션시의, 하단은 풀다운 터미네이션시의 입/출력노드(DQ)에서의 전류-전압 곡선을 나타낸다. 도면에 도시된 바와 같이, 입/출력 노드(DQ)가 본래 가져야하는 타겟(target) 전류-전압 곡선에서 현재의 전류-전압 곡 선이 벗어나 있는 경우 풀업 및 풀다운 제어신호(TM_UP0, TM_UP1, TM_DN0, TM_DN1)의 조절을 통해 타겟(target) 전류-전압 곡선과 동일한 곡선을 그리도록 조절할 수 있다.
도면의 화살표들은 제어신호(TM_UP0, TM_UP1, TM_DN0, TM_DN1)의 조절을 통해 입/출력 노드(DQ)의 전류-전압 곡선이 변화되는 것을 나타낸다.
도 5는 본 발명의 다른 실시예에 따른 온 다이 터미네이션 장치의 터미네이션 회로의 구성도이다.
도면에 도시된 바와 같이, 온 다이 터미네이션 장치의 터미네이션 회로는, 캘리브래이션 코드(UP<0:5>, 터미네이션 동작시 PCODE<0:5>=UP<0:5>) 각각에 응답하여 온/오프되면서 입/출력노드(DQ)를 터미네이션 하는 병렬 저항들(520, 530, 540)을 포함하며, 병렬저항들(520, 530, 540) 중 하나 이상(540)은 제어신호(TM0, TM1)에 의해 턴온의 강약이 조절되는 것을 특징으로 하는 터미네이션 저항부(510)를 포함한다. 그리고 이를 제어하기 위한 제어회로(500)를 포함할 수 있다. 터미네이션 저항부(510)는 비록 도면에는 풀업의 형태로 도시되었지만 터미네이션 회로가 적용되는 시스템에 따라 풀다운의 형태로 실시될 수도 있다.
제어회로(500)는 터미네이션 동작시 터미네이션 저항부(510)를 인에이블하기 위한 회로로, 터미네이션 동작을 할 필요가 없을 때는 터미네이션 저항부(510)로 입력되는 모든 캘리브래이션 코드(UP<0:5>)값을 비활성화해 터미네이션 저항부(510)를 오프한다. GDDR 반도체 메모리장치의 경우 데이터를 입력받을 때 입/출력 노드(DQ)를 풀업으로 터미네이션한 상태로 데이터를 입력받도록 규정되어 있다. 따라서 도 5의 터미네이션 회로가 GDDR 반도체 메모리장치의 입력버퍼 측에 적용되는 경우, 제어회로(500)는 데이터를 입력받을 때 터미네이션 저항부(510)를 활성화하게 된다.
도 5와 도 3의 실시예는 단지 터미네이션 저항부(320, 370, 510)를 풀업과 풀다운 모두를 구비하는지, 아니면 하나만 구비하는지의 차이를 가질 뿐이다. 예를 들어, 터미네이션 회로가 출력드라이버인 경우에는 도 3과 같이 풀업 및 풀다운 터미네이션 저항부(320, 370)를 모두 구비해야 하겠지만, 터미네이션 회로가 입력버퍼 측에 적용되는 경우에는 도 5와 같이 하나의 터미네이션 저항부(510)만을 구비한다.
도 5의 터미네이션 저항부(510)는 도면에 도시된 그대로 풀업 터미네이션 저항부인 경우에는 도 3에서 설명한 풀업 터미네이션 저항부(320)와 그 구성 및 동작이 동일하고, 도 5의 터미네이션 저항부(510)가 도면에 도시된 그대로는 아니지만 풀다운 터미네이션 저항부인 경우에는 도 3에서 설명한 풀다운 터미네이션 저항부(370)와 그 구성 및 동작이 동일하므로 여기서는 더 이상의 상세한 설명은 생략하기로 한다.
본 발명의 기술 사상은 상기 바람직한 일실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
도 1은 종래의 온 다이 터미네이션 장치에서 ZQ캘리브래이션 동작을 수행하는 부분(캘리브래이션 회로)에 대한 구성도.
도 2는 도 1의 캘리브래이션 회로에서 생성한 캘리브래이션 코드(PCODE<0:N>, NCODE<0:N>)를 이용해 반도체 메모리장치의 출력드라이버(온 다이 터미네이션 장치의 터미네이션 회로)의 터미네이션 저항값을 결정하는 것을 나타내는 도면.
도 3은 본 발명의 일실시예에 따른 온 다이 터미네이션 장치의 터미네이션 회로의 구성도.
도 4는 본 발명에 따라 입/출력 노드(DQ)에서의 전류-전압 곡선에 변경이 생기는 것을 도시한 도면.
도 5는 본 발명의 다른 실시예에 따른 온 다이 터미네이션 장치의 터미네이션 회로의 구성도.

Claims (14)

  1. 풀업 터미네이션 구동시 풀업 캘리브래이션 코드 각각에 응답하여 온/오프되면서 입/출력노드를 풀업구동하는 풀업 병렬저항들을 포함하며, 상기 풀업 병렬저항들 중 하나 이상은 풀업 제어신호에 의해 턴온의 강약이 조절되는 것을 특징으로 하는 풀업 터미네이션 저항부; 및
    풀다운 터미네이션 구동시 풀다운 캘리브래이션 코드 각각에 응답하여 온/오프되면서 상기 입/출력노드를 풀다운 구동하는 풀다운 병렬저항들을 포함하며, 상기 풀다운 병렬저항들 중 하나 이상은 풀다운 제어신호에 의해 턴온의 강약이 조절되는 것을 특징으로 하는 풀다운 터미네이션 저항부
    를 포함하는 온 다이 터미네이션 장치의 터미네이션 회로.
  2. 제 1항에 있어서,
    상기 터미네이션 회로는,
    반도체 메모리장치의 출력 드라이버이며,
    '하이' 데이터를 출력할 때는 상기 풀업 터미네이션 저항부가 입/출력노드를 풀업 구동하며,
    '로우' 데이터를 출력할 때는 상기 풀다운 터미네이션 저항부가 입/출력노드를 풀다운 구동하는 것을 특징으로 하는 온 다이 터미네이션 장치의 터미네이션 회 로.
  3. 제 2항에 있어서,
    상기 터미네이션 회로는,
    상기 풀업 터미네이션 저항부와 상기 풀다운 터미네이션 저항부를 제어하는 프리드라이버부를 더 포함하며,
    상기 프리드라이버부는,
    '하이'데이터를 출력할 때는 상기 풀다운 터미네이션 저항부로 입력되는 상기 풀다운 터미네이션 코드를 모두 비활성화하고, '로우'데이터를 출력할 때는 상기 풀업 터미네이션 저항부로 입력되는 상기 풀업 터미네이션 코드를 모두 비활성화하는 것을 특징으로 하는 온 다이 터미네이션 장치의 터미네이션 회로.
  4. 제 1항에 있어서,
    상기 풀업 터미네이션 저항부는, 상기 풀업 캘리브래이션 코드 각각에 응답하여 온/오프되는 풀업 스위칭수단들; 및 상기 풀업 스위칭수단들에 의해 각각 온/오프되는 상기 풀업 병렬저항들을 포함하고,
    상기 풀다운 터미네이션 저항부는, 상기 풀다운 캘리브래이션 코드 각각에 응답하여 온/오프되는 풀다운 스위칭수단들; 및 상기 풀다운 스위칭수단들에 의해 각각 온/오프되는 상기 풀다운 병렬저항들을 포함하며,
    상기 풀업 스위칭수단들 중 하나 이상은 상기 풀업 제어신호에 의해 턴온의 강약이 조절되고, 상기 풀다운 스위칭수단들 중 하나 이상은 상기 풀다운 제어신호에 의해 턴온의 강약이 조절되는 것을 특징으로 하는 온 다이 터미네이션 장치의 터미네이션 회로.
  5. 제 4항에 있어서,
    상기 턴온의 강약이 조절되는 풀업 스위칭수단은,
    병렬연결된 복수의 풀업 트랜지스터들을 포함하며, 상기 풀업 트랜지스터들을 온 할지 오프할지는 자신에 배정된 상기 풀업 캘리브래이션 코드에 의해 정해지지만, 상기 풀업 트랜지스터들 중 몇 개의 풀업 트랜지스터를 온 할지는 상기 풀업 제어신호에 의해 결정되는 것을 특징으로 하며,
    상기 턴온의 강약이 조절되는 풀다운 스위칭수단은,
    병렬연결된 복수의 풀다운 트랜지스터들을 포함하며, 상기 풀다운 트랜지스터들을 온 할지 오프할지는 자신에 배정된 상기 풀다운 캘리브래이션 코드에 의해 정해지지만, 상기 풀다운 트랜지스터들 몇 개의 풀다운 트랜지스터를 온 할지는 상기 풀다운 제어신호에 의해 결정되는 것을 특징으로 하는 온 다이 터미네이션 장치의 터미네이션 회로.
  6. 제 1항에 있어서,
    상기 풀업 제어신호 및 상기 풀다운 제어신호는,
    모드 레지스터 셋팅 또는 퓨즈회로의 컷팅 정보에 의해 그 논리값이 결정되는 것을 특징으로 하는 온 다이 터미네이션 장치의 터미네이션 회로.
  7. 제 1항에 있어서,
    상기 풀업 병렬저항들 중 턴온의 강약이 조절되는 풀업 병렬저항은, 상기 풀업 병렬저항들 중 상대적으로 큰 저항값을 가지는 풀업 병렬저항인 것을 특징으로 하며,
    상기 풀다운 병렬저항들 중 턴온의 강약이 조절되는 풀다운 병렬저항은, 상기 풀다운 병렬저항들 중 상대적으로 큰 저항값을 가지는 풀다운 병렬저항인 것을 특징으로 하는 온 다이 터미네이션 장치의 터미네이션 회로.
  8. 캘리브래이션 코드 각각에 응답하여 온/오프되면서 입/출력노드를 터미네이션하는 병렬저항들을 포함하며, 상기 병렬저항들 중 하나 이상은 제어신호에 의해 턴온의 강약이 조절되는 것을 특징으로 하는 터미네이션 저항부
    를 포함하는 온 다이 터미네이션 장치의 터미네이션 회로.
  9. 제 8항에 있어서,
    상기 터미네이션 회로는,
    반도체 메모리장치의 입력버퍼 측에 적용되어 데이터를 입력받을 때 상기 입출력패드를 풀업으로 터미네이션하는 것을 특징으로 하는 온 다이 터미네이션 장치의 터미네이션 회로.
  10. 제 9항에 있어서,
    상기 터미네이션 회로는,
    데이터를 입력받을 때만 상기 터미네이션 저항부가 터미네이션 동작을 하게 제어하기 위한 제어회로를 더 포함하는 것을 특징으로 하는 온 다이 터미네이션 장치의 터미네이션 회로.
  11. 제 8항에 있어서,
    상기 터미네이션 저항부는,
    상기 캘리브래이션 코드 각각에 응답하여 온/오프되는 스위칭수단들; 및
    상기 캘리브래이션 노드에 병렬로 연결되어 상기 스위칭수단들에 의해 온/오프되는 병렬저항들을 포함하며,
    상기 스위칭수단들 중 하나 이상은 상기 제어신호에 의해 턴온의 강약이 조절되는 것을 특징으로 하는 온 다이 터미네이션 장치의 터미네이션 회로.
  12. 제 11항에 있어서,
    상기 턴온의 강약이 조절되는 스위칭수단은,
    병렬연결된 복수의 트랜지스터들을 포함하며 상기 트랜지스터들을 온 할지 오프할지는 자신에 배정된 캘리브래이션 코드에 의해 결정되지만,
    상기 트랜지스터들 중 몇 개의 트랜지스터를 온 할지는 상기 제어신호에 의해 결정되는 것을 특징으로 하는 온 다이 터미네이션 장치의 터미네이션 회로.
  13. 제 8항에 있어서,
    상기 제어신호는
    모드 레지스터 셋팅 또는 퓨즈회로의 컷팅 정보에 의해 그 논리값이 결정되는 것을 특징으로 하는 온 다이 터미네이션 장치의 터미네이션 회로.
  14. 제 8항에 있어서,
    상기 병렬저항들 중 턴온의 강약이 조절되는 병렬저항은,
    상기 병렬저항들 중 상대적으로 큰 저항값을 가지는 병렬저항인 것을 특징으로 하는 온 다이 터미네이션 장치의 터미네이션 회로.
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