KR20070081881A

KR20070081881A - 반도체 기억 소자에서의 다이나믹 온다이터미네이션 회로및 그 방법

Info

Publication number: KR20070081881A
Application number: KR1020060014121A
Authority: KR
Inventors: 신준호
Original assignee: 삼성전자주식회사
Priority date: 2006-02-14
Filing date: 2006-02-14
Publication date: 2007-08-20

Abstract

다이나믹 온다이터미네이션 (On Die Termination, ODT) 회로는 제1 ODT 인에이블 신호 및 제2 ODT 인에이블 신호에 따라 제1 MRS(mode register set) 코드 및 제2 MRS 코드 중 어느 한 MRS 코드를 입력받아서 상기 입력받은 MRS 코드의 값에 따라 소정의 복수의 종단 저항 코드들 중에 어느 한 종단 저항 코드를 출력하며, 출력된 종단 저항 코드에 대응하는 복수의 스위치를 조절하여 종단 저항의 값을 결정한다. 제1 ODT 인에이블 신호는 자기 슬롯을 통해 데이터가 기입될 때 출력되고, 제2 ODT 인에이블 신호는 다른 슬롯을 통해 데이터가 기입 또는 독출될 때 출력될 수 있다.

Description

반도체 기억 소자에서의 다이나믹 온다이터미네이션 회로 및 그 방법 {Method and Apparatus of Dynamic On Die Termination Circuit For Semiconductor Memory Device}

도 1은 종래의 수동저항 소자를 종단으로 이용하는 직렬 스텁 종단 방식의 버스 구조를 나타내는 회로도이다.

도 2는 종래의 능동저항 소자를 종단으로 이용하는 능동 종단 스텁 방식의 버스 구조를 나타내는 회로도이다.

도 3A는 디램의 독출 동작시 직렬 스텁 종단 방식 및 능동 종단 스텁 방식의 버스에서 각각의 데이터 신호를 측정한 파형을 나타내는 개안도이다.

도 3B는 디램의 기입 동작시 직렬 스텁 종단 방식 및 능동 종단 스텁 방식의 버스에서 각각의 데이터 신호를 측정한 파형을 나타내는 개안도 (Eye Diagram)이다.

도 4는 본 발명의 일 실시예에 따른 다이나믹 온다이터미네이션의 적용여부에 따른 데이터 신호를 측정한 파형을 나타내는 개안도이다.

도 5는 본 발명의 일 실시예에 따른 다이나믹 온다이터미네이션 회로의 타이밍도이다.

도 6는 본 발명의 일 실시예에 따른 다이나믹 온다이터미네이션 회로의 블록도이다.

도 7은 본 발명의 일 실시예에 따른 펄스 발생기의 회로도이다.

도 8은 본 발명의 일 실시예에 따른 종단 저항 코드 출력부의 회로도이다.

도 9은 본 발명의 일 실시예에 따른 온다이터미네이션 구동부의 회로도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

61 : 제1 온다이터미네이션 인에이블 신호 발생부

62 : 제2 온다이터미네이션 인에이블 신호 발생부

63 : 종단 저항 코드 출력부

64 : 온다이터미네이션 구동부

65 : 펄스 발생기

본 발명은 반도체 메모리 소자의 종단 장치에 관한 것으로서, 특히 이중 슬롯을 가진 메모리 시스템에서 데이터의 송수신시 데이터 신호의 왜곡(distortion)을 방지하기 위한 반도체 메모리 소자의 종단 장치에 관한 것이다.

반도체 메모리 소자는 데이터 버스를 이용하여 메모리 컨트롤러와 데이터 신 호를 주고받는다. 이 때, 사용되는 버스 동작 주파수 (Bus Frequency)에 따라 송수신되는 데이터 신호의 왜곡이 발생하는 경우가 있다. 특히, 동작 주파수가 빠를수록 데이터 신호의 왜곡 가능성은 증가한다.

일반적으로 이러한 신호의 왜곡을 방지하기 위해 반도체 메모리 소자의 수신기 (Receiver) 또는 송신기 (Transmitter)에 종단 저항과 같은 소자를 이용하여 종단(Termination) 처리를 하는데, 이는 종단 저항이 신호의 반사를 효과적으로 흡수하여 신호의 왜곡을 개선시켜주기 때문이다.

상대적으로 저속(약 100 MHz)의 데이터 전송율을 갖는 동기식 디램(Synchronous DRAM, 이하 SDRAM이라 한다)의 경우, 저전압 TTL (LVTTL : Low Voltage Transistor-Transistor Logic) 방식으로 별도의 종단처리 없이 칩셋 (chipset)과 DRAM을 보드 (PCB) 상에서 바로 연결하더라도 신호의 왜곡 없이 데이터의 전달이 가능하였다. 그러나, 200 MHz 이상의 데이터 전송율을 갖는 DDR (Double Data Rate) 램에서는 기존의 LVTTL 방식으로는 신호의 왜곡을 막을 수 없다. 그래서, DDR 램에서는 수동저항 소자를 종단으로 이용하는 직렬 스텁 종단 방식 (Stub Series Terminated Logic, 이하 SSTL이라 한다)을 이용하여 신호의 왜곡을 방지한다.

도 1은 종래의 수동저항 소자를 종단으로 이용하는 SSTL 방식의 버스 구조를 보여준다.

도 1에 보인 것처럼, SSTL 방식에서 신호의 전송을 위한 버스는 종단저항 (Rt)을 통해 종단전원 (Vtt)에 접속되고, DRAM과도 스텁저항 (Rstub)을 통해 접속 된다. SSTL 방식에서는 이러한 종단저항 (Rt)과 스텁저항 (Rstub)을 통해 신호의 스윙(Swing) 폭을 줄임으로써 버스를 통해 전달되는 데이터 신호의 왜곡을 방지한다. 그러나, 데이터 전송율이 300 MHz 이상이 되면, 스텁저항 (Rstub)에 의해 버스의 부하가 증가하여 신호의 충실도 (Signal Integrity)가 떨어지므로, 533 MHz 이상의 데이터 전송율을 갖는 멀티-드롭 (Multi-Drop) 버스 구조에서는 사용하기 어렵다. 따라서, 최근에는 능동저항 소자를 종단으로 이용하고 메모리의 동작유무에 따라 종단 저항 값을 조절할 수 있는 능동 종단 스텁 방식이 이용되고 있다.

도 2는 종래의 능동저항 소자를 종단으로 이용하는 능동 종단 스텁 방식의 버스 구조를 보여준다.

SSTL 방식에서는 종단을 위한 수동저항들(Rt, Rstub)이 DRAM 모듈 (10, 15)이나 마더 보드 상에 장착되는데 반하여, 능동 종단 스텁 방식에서는 도 2에서 보인 것처럼, 칩셋(20) 또는 DRAM(23, 25)에 내장되어 구현된다. 그래서 능동 종단 스텁 방식은 온다이터미네이션 (On Die Termination, 이하 ODT라고 한다) 방식이라 불리고, 반면에 마더 보드나 DRAM 모듈 (10, 15) 상에 종단을 위한 저항 (Rt, Rstub)이 구현되는 SSTL 방식은 마더 보드 종단 (Mother Board Termination, 이하 MBT) 방식이라 불린다.

도 2를 참조하면, ODT 방식의 버스 구조에서는 DRAM (23, 25) 내부에 DRAM (23, 25)의 동작 여부에 따라 종단을 위한 저항 (Rt)을 버스에 연결 또는 차단하는 스위치들 (SW1, SW2)이 포함된다.

ODT 방식에서는 독출 (Read) 또는 기입 (Write) 동작을 수행하고 있지 않는 DRAM의 종단저항은 스위치에 의해 연결되어 버스에 접속되고, 상기 동작들을 수행 중인 DRAM의 종단저항은 버스의 부하를 감소시키기 위해 스위치에 의해 차단되어 버스로부터 분리된다.

도 3A내지 도 3B는 MBT 방식과 ODT 방식의 버스에서 각 동작 유형별 데이터 신호의 파형을 나타내는 그래프이다.

도 3A는 DRAM의 독출 동작시 각 방식별 데이터 신호의 파형을 측정한 것이고, 도 3B는 DRAM의 기입 동작시 각 방식별 데이터 신호의 파형을 측정한 것이다. 도 3A를 참조하면, DRAM의 독출 동작 시에는 MBT 방식에 비해 ODT 방식의 버스에서 신호의 왜곡 현상이 많이 개선된 것을 알 수 있다. 그러나, 도 3B에 보인 것처럼 DRAM의 기입 동작 시에는 별다른 개선 효과가 없다는 것을 알 수 있다. 이는 데이터 전송율이 높아질수록 고정된 종단 저항 값을 갖는 종래의 ODT 방식으로는 독출 및 기입 동작 모두에서 신호의 왜곡을 개선하기는 힘들다는 것을 보여준다.

최근에 개발되고 있는 DDR3 SDRAM은, 이전 DDR2 SDRAM이 1.8V의 동작 전압과 400~667Mbps 동작 주파수를 가진데 비해, 1.5V의 동작전압과 800~1600Mbps 동작 주파수를 가진다. DDR2 SDRAM에 비해 0.3V나 낮은 동작 전압에서, 2배 이상의 동작 주파수를 가지므로, 스펙(specification)에서 요구하는 Open Data Eye를 만족시키기가 그만큼 어려워졌다. 따라서 반도체 기억 소자가 종단 동작을 정상적으로 수행하지 못할 수 있다.

본 발명의 목적은 이중 슬롯을 가진 메모리 시스템에서 데이터의 송수신시 데이터 신호의 왜곡을 방지하기 위한 다이나믹 온다이터미네이션 회로를 제공하는데 있다.

본 발명의 다른 목적은 이중 슬롯을 가진 메모리 시스템에서 데이터의 송수신시 데이터 신호의 왜곡을 방지하기 위한 다이나믹 온다이터미네이션 방법을 제공하는데 있다.

본 발명의 일 실시예에 따른 다이나믹 온다이터미네이션 (On Die Termination, ODT) 회로는 제1 및 제2 ODT 인에이블 신호에 따라 제1 MRS(mode register set) 코드 및 제2 MRS 코드 중 어느 한 MRS 코드를 입력받고, 상기 입력받은 MRS 코드의 값에 따라 소정의 복수의 종단 저항 코드들 중에 어느 한 종단 저항 코드를 출력하는 종단 저항 코드 출력부; 및 상기 출력된 종단 저항 코드에 대응하는 복수의 스위치를 조절하여 종단 저항의 값을 결정한다.

상기 다이나믹 ODT 회로는, 자기 슬롯을 통해 데이터가 기입될 때 상기 제1 ODT 인에이블 신호를 출력하는 제1 ODT 인에이블 신호 발생부를 더 포함할 수 있다. 상기 제1 ODT 인에이블 신호 발생부는 기입 명령 신호와 ODT 신호에 응답하여 펄스파를 출력하는 펄스 발생기; 및 상기 펄스파를 소정의 ODT 레이턴시만큼 지연시킨 후 출력하는 지연 회로를 포함할 수 있다.

상기 다이나믹 ODT 회로는, 다른 슬롯을 통해서 데이터가 기입 또는 독출될 때 상기 제2 ODT 인에이블 신호를 출력하는 제2 ODT 인에이블 신호 발생부를 더 포함할 수 있다.

상기 종단 저항 코드 출력부는 자기 슬롯을 통해 데이터가 기입될 때, 상기 제1 MRS 코드를 선택하고, 다른 슬롯을 통해 데이터가 기입 또는 독출될 때, 상기 제2 MRS 코드를 선택할 수 있다. 상기 종단 저항 코드 출력부는 상기 제1 ODT 인에이블 신호를 입력으로 하는 인버터; 및 상기 인버터의 출력과 상기 제2 ODT 인에이블 신호를 입력으로 하는 앤드게이트를 포함할 수 있다.

상기 종단 저항 코드는 복수의 ODT 인에이블 신호를 포함하며, 상기 복수의 스위치는, 상기 복수의 ODT 인에이블 신호에 따라 각각 턴온되거나 턴오프되는 복수의 피모스 트랜지스터 및 상기 ODT 인에이블 신호의 반전된 신호에 따라 턴온되거나 턴오프되는 복수의 엔모스 트랜지스터를 포함할 수 있다.

본 발명의 일 실시예에 따른 다이나믹 ODT 방법은 제1 및 제2 ODT 인에이블 신호에 따라 제1 MRS(mode register set) 코드 및 제2 MRS 코드 중 어느 한 MRS 코드를 입력받는 단계; 상기 입력받은 MRS 코드의 값에 따라 소정의 복수의 종단 저항 코드들 중에 어느 한 종단 저항 코드를 출력하는 단계; 및 상기 출력된 종단 저항 코드에 대응하는 복수의 스위치를 조절하여 종단 저항의 값을 결정하는 단계를 포함한다.

상기 다이나믹 ODT 방법은 자기 슬롯을 통해서 데이터가 기입될 때 상기 제1 ODT 인에이블 신호를 출력하는 단계를 더 포함할 수 있다. 상기 제1 ODT 인에이블 신호를 출력하는 단계는 기입 명령 신호와 ODT 신호에 응답하여 펄스파를 생성하는 단계; 및 상기 펄스파를 소정의 ODT 레이턴시만큼 지연하여 출력하는 단계를 포함할 수 있다. 상기 펄스파를 생성하는 단계는 버스트 길이에 따라 펄스의 폭을 조절 하는 단계를 더 포함할 수 있다.

상기 다이나믹 ODT 방법은 다른 슬롯을 통해서 데이터가 기입 또는 독출될 때 상기 제2 ODT 인에이블 신호를 출력하는 단계를 더 포함할 수 있다.

상기 종단 저항 코드를 출력하는 단계는 자기 슬롯을 통해 데이터가 기입될 때, 상기 제1 MRS 코드를 선택하고, 다른 슬롯을 통해 데이터가 기입 또는 독출될 때, 상기 제2 MRS 코드를 선택하는 단계를 포함할 수 있다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않 는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 4는 본 발명의 일 실시예에 따른 다이나믹 ODT의 적용여부에 따른 데이터 신호를 측정한 파형을 나타내는 개안도 (eye diagram)이다.

즉, 도 4는 이중 슬롯 (dual slot)을 지원하는 DDR3 시스템에서 어느 하나의 슬롯의 메모리 장치만 기입 동작을 수행할 경우에 다이나믹 ODT를 적용하지 않은 경우와 적용한 경우의 데이터 신호를 측정한 파형을 나타낸 것이다.

도 4를 참조하면, 1333Mbps의 동작 주파수를 가지는 DDR3 시스템에서 슬롯 2의 메모리 장치가 기입 동작을 수행할 때, 다이나믹 ODT를 적용하지 않은 경우(41)와 다이나믹 ODT를 적용한 경우(42)를 나타낸다.

다이나믹 ODT를 적용하지 않은 경우(41)에 다른 슬롯인 슬롯 1에는 20옴(ohm)의 종단저항을 연결하고, 자기 슬롯인 슬롯 2에는 무한대의 종단저항, 즉 스위치를 오프하였다. 이는 종래 기술에 의한 것으로서 종단 저항을 연결하는 스위치를 단순히 온/오프하였다. 이 경우에는 신호의 발생 영역이 넓으며, 왜곡이 심하다.

다이나믹 ODT를 적용한 경우(42)에 다른 슬롯인 슬롯 1에는 20옴의 종단저항을 연결하고, 자기 슬롯인 슬롯 2에는 60옴의 종단저항을 연결하였다. 이는 본 발명의 일 실시예에 의한 것으로서, 종단 저항의 값을 이원화시켜서 다른 슬롯에서 독출 또는 기입 동작이 수행될 경우에는 낮은 저항으로 종단하고, 자기 슬롯에서 기입 동작이 수행될 경우에는 더 높은 저항으로 종단한다. 이를 다이나믹 ODT를 적용하지 않은 경우(41)와 비교해보면, 전압 마진과 시간 마진이 늘어났으며, 개구부가 넓은 우수한 눈패턴 (eye pattern)을 얻을 수 있으므로 신호의 보전성 (Signal Integrity)이 향상된 것을 확인할 수 있다.

도 5는 본 발명의 일 실시예에 따른 다이나믹 ODT 회로의 타이밍도이다.

DDR3 스펙에서는, 다이나믹 ODT 모드의 제어는 네 개의 모드 레지스터들(Mode Registers) 중 세 번째 모드 레지스터인 MR2의 어드레스 A9과 A10의 논리 값에 따라 정해진다.

아래에 기재된 표 1은 MR2의 어드레스 A9, A10의 논리 값별 다이나믹 ODT 제어 형태이다. 이때, Rtt_WR은 다이나믹 ODT회로의 종단 저항이고, RZQ는 스펙에서 240 옴으로 한다.

A10	A9	Rtt_WR
0	0	Dynamic ODT off
0	1	RZQ/4
1	0	RZQ/2
1	1	Reserved

다이나믹 ODT 모드에서는 2개의 종단 저항 값이 가능한데, 자기 슬롯의 메모리 장치가 기입 동작을 수행할 때의 종단 저항 (Rtt_WR)과 다른 슬롯의 메모리 장치가 기입 또는 독출 동작을 수행할 때의 종단저항 (Rtt_Nor)이 그것이다. 여기서 Rtt_Nor의 값은 MR1의 어드레스 A2, A6, A9의 논리 값에 의해 결정되고, Rtt_WR의 값은 MR2의 어드레스 A9, A10의 논리 값에 의해 결정된다.

도 5를 참조하면, 기입 명령 신호 (WR)이 입력되지 않은 때에 ODT 신호 (ODT)가 논리 "H" 상태로 활성화되면 ODTLon 후에 DRAM은 Rtt_Nor으로 종단된다. 상기 ODTLon은 ODT 신호가 논리 "H" 로 활성화된 후부터 종단이 턴온될 때까지의 ODT 레이턴시이다. 본 발명의 실시예는 ODTLon = 3 이므로, ODT 신호 (ODT)가 입력된 후 3 클럭이 지연된 후에 DRAM은 Rtt_Nor으로 종단된다.

기입 명령 신호 (WR)가 입력되면 ODTLcnw 후에 DRAM은 Rtt_WR으로 종단된다. 상기 ODTLcnw는 기입 명령 신호 (WR)가 입력된 후부터 종단 저항의 값이 Rtt_Nor에서 Rtt_WR로 변할 때까지의 ODT 레이턴시를 의미한다. 본 발명의 실시예에서 ODTLcnw = 3 이므로, 기입 명령 신호 (WR)가 입력된 후 3 클럭이 지연된 후에 DRAM은 Rtt_WR으로 종단된다.

또한 ODTLcwn 후에 DRAM은 다시 Rtt_Nor으로 종단된다. 상기 ODTLcwn은 기입 명령 신호 (WR)가 입력된 후부터 종단 저항의 값이 Rtt_Nor에서 Rtt_WR로 변할 때까지의 ODT 레이턴시를 의미하며, 그 값은 버스트 길이 (Burst Length)에 따라 다르다. 본 발명의 실시예에서 Burst Length = 4 이고, ODTLcwn = 7.5 이므로, 기입 명령 신호 (WR)가 입력된 후 7.5 클럭이 지연된 후에 DRAM은 다시 Rtt_Nor으로 종단된다.

기입 명령 신호 (WR)가 입력되고 CWL 후에 DQ Pad에 데이터가 출력된다. 본 발명의 실시예에서 CWL = 5 이므로, 기입 명령 신호 (WR)가 입력된 후 5 클럭이 지연된 후에 데이터가 출력된다. DQ Pad에 Rtt_WR로 종단되면, DQS에 클럭이 발생하고, DQS의 클럭의 라이징 에지 (rising edge)와 폴링 에지 (falling edge)에 대응하여 DQ에 데이터가 출력된다.

도 6은 본 발명의 일 실시예에 따른 다이나믹 ODT 회로의 블록도이다.

도 6을 참조하면, 본 발명의 일 실시예에 따른 ODT 회로는 다이나믹 ODT 인에이블 신호 발생부(61), 노멀 ODT 인에이블 신호 발생부(62), 종단 저항 코드 출력부(63), ODT 구동부(64)를 구비한다.

다이나믹 ODT 인에이블 신호 발생부(61)는 자기 슬롯의 메모리 장치에서 기입 동작을 수행하는 경우에 다이나믹 ODT 인에이블 신호 (Dynamic ODTEn)를 출력한다. 즉, ODT 신호 (ODT)가 논리 값 "H" 로 활성화되고 기입 명령 신호 (WRT CMD)가 입력된 경우, 이에 응답하여 펄스 발생기(65)는 버스트 길이에 기초하여 펄스 폭을 조절하여 펄스파 (DOTC)를 출력한다.

지연 회로(66)는 상기 펄스파 (DOTC)를 입력받아서 소정의 레이턴시 후에 종단 저항 코드 출력부(63)로 출력한다. 지연 회로는 반도체 메모리 장치에서 출력 데이터가 정해진 클럭 싸이클 후에 출력될 수 있도록 제어하는 역할을 한다. SDRAM은 독출 명령을 수신한 후, 설정된 수의 클럭 사이클 후에 해당 메모리 셀로부터 독출된 데이터를 외부에 출력한다. 여기에서, 상기 설정된 수의 클럭 사이클은 레이턴시 수 (latency number)로서 알려져 있다. 상기 레이턴시 수는 SDRAM의 동작 주파수에 따라 결정될 수 있다. 예를 들어, 높은 동작 주파수를 가지는 SDRAM의 레이턴시 수가 상대적으로 더 낮은 동작 주파수를 가지는 SDRAM의 레이턴시 수보다 더 큰 값으로 설정된다. 또, SDRAM은 레이턴시 신호를 발생하는 레이턴시 신호 발생 회로를 포함한다. 상기 레이턴시 신호는 설정된 레이턴시 수와 외부에 출력할 데이터의 길이 (즉, 버스트 길이 burst length)에 따라 그 인에이블 기간이 결정되고, 상기 레이턴시 신호에 의해 데이터 출력 회로의 동작이 제어된다. 즉, 상기 레이턴시 신호의 인에이블 기간 동안 상기 데이터 출력 회로가 데이터를 외부에 출력하게 된다.

노멀 ODT 인에이블 신호 발생부(62)는 다른 슬롯의 메모리 장치에서 기입 또는 독출 동작을 수행하는 경우에 노멀 ODT 인에이블 신호 (Normal ODTEn)를 출력한다. 즉, ODT 패드 (ODT Pad)에 입력된 ODT 신호 (ODT)는 입력 버퍼(67)를 통하여 논리 "H"　로 활성화된 신호 (NOTC)로 출력된다. 지연 회로(68)는 상기 출력된 신호 (NOTC)를 입력받아서 소정의 레이턴시 후에 종단 저항 코드 출력부(63)로 출력한다.

종단 저항 코드 출력부(63)는 ODT 인에이블 신호 (ODTEn)의 종류에 대응하는 종단 저항 코드부에서 모드 레지스터 셋트 코드에 따른 종단 저항 코드 (Rtt Code), 상기 ODT 인에이블 신호 (ODTEn) 및 반전 ODT 인에이블 신호 (ODTEnb)를 ODT 구동부(64)로 출력한다. 자세한 동작은 도 8을 참조하여 설명한다.

ODT 구동부(64)는 종단 저항 코드 출력부(63)에서 출력된 ODT 인에이블 신호 (ODTEn)와 반전 ODT 인에이블 신호 (ODTEnb) 및 종단 저항 코드 (Rtt Code)에 대응하는 스위치를 조절하여 선택된 저항으로 DQ PAD에 종단된다. 자세한 동작은 도 9를 참조하여 설명한다.

도 7을 참조하면, 펄스 발생기(65)는 앤드게이트(71), 오아게이트들(73, 76), 노아게이트들(74, 75), 및 쉬프트 레지스터(72)를 구비한다.

앤드게이트(71)는 기입 명령 신호 (WRT CMD)와 ODT 신호 (ODT)를 수신한다. 앤드게이트(71)의 출력신호는 공통 클럭의 지배를 받는 D 플립플롭들(721, 722, 723, 724, 725, 726)로 구성된 쉬프트 레지스터(Shift Register, 72)에 입력된다. 쉬프트 레지스터(72)의 출력 값들(T0, T1, T2, T3, T4, T5)로부터 펄스파 (DOTC)가 출력된다.

펄스파 (DOTC)의 펄스 폭은 버스트 길이　(Burst Length)에 따라 달라진다. 본 발명의 실시예에서는 Burst Length = 4 이고, 이에 따른 펄스 발생기의 구성은 아래와 같다. 제1 오아게이트(73)는 쉬프트 레지스터(72)의 출력 값 T0, T1, T2, T3를 수신하고, 제1 노아게이트(74)는 쉬프트 레지스터(72)의 출력 값 T4, T5를 수신한다. 제2 노아게이트(75)는 상기 제1 노아게이트(74)의 출력 값과 버스트 길이 신호 (BL4)를 수신한다. 제2 오아게이트(76)는 제1 오아게이트(73)의 출력 값과 제2 노아게이트(75)의 출력 값을 수신하여 펄스파 (DOTC)를 출력한다.

도 8을 참조하면, 종단 저항 코드 출력부(63)는 인버터(81)와 앤드게이트(82)와 종단 저항 코드부들(83, 84)을 구비한다.

인버터(81)는 다이나믹 ODT 인에이블 신호 (Dynamic ODTEn)를 반전시키고, 앤드게이트(82)는 상기 반전된 다이나믹 ODT 인에이블 신호와 노멀 ODT 인에이블 신호 (Normal ODTEn)를 수신한다.

제1 종단 저항 코드부(83)는 다이나믹 ODT 인에이블 신호 (Dynamic ODTEn)에 따라 제1 MRS 코드를 선택하고, 상기 선택된 MRS 코드의 값에 따라 종단 저항 코드 (Rtt_WR)를 출력한다. 상기 다이나믹 ODT 인에이블 신호 (Dynamic ODTEn)에 의한 Mode Register MR2의 어드레스 A9, A10의 논리 값에 의해 제1 종단 저항 코드 (Rtt_WR)가 결정된다.

제2 종단 저항 코드부(84)는 노멀 ODT 인에이블 신호 (Normal ODTEn)에 따라 제2 MRS 코드를 선택하고, 상기 선택된 MRS 코드의 값에 따라 종단 저항 코드 (Rtt_Nor)를 출력한다. 상기 노멀 ODT 인에이블 신호 (Normal ODTEn)에 의한 Mode Register MR1의 어드레스 A2, A6, A9의 논리 값에 의해 제2 종단 저항 코드 (Rtt_Nor)가 결정된다.

자기 슬롯의 메모리 장치에 기입 동작이 수행되는 경우에 다이나믹 ODT 인에이블 신호 (Dynamic ODTEn)는 논리 "H"　로 활성화되어 MR2의 어드레스 A9, A10의 논리 값에 의해 제1 종단 저항 코드 (Rtt_WR)를 결정하고, 이를 ODT 구동부(64)로 출력한다. 또한 다이나믹 ODT 인에이블 신호 (Dynamic ODTEn)는 인버터(81)를 통해 논리 "L"　로 디스에이블된다. 앤드게이트(82)는 인버터(81)의 출력 값과 노멀 ODT 인에이블 신호 (Normal ODTEn)를 수신하여 논리 "L"　로 디스에이블된 신호를 발생한다. 이 경우에는 노멀 ODT 인에이블 신호 (Normal ODTEn)에 대응한 제2 종단 저항 코드 (Rtt_Nor)은 ODT 구동부(64)로 출력되지 않는다. 즉, 종단 저항 코드 출력부는 다이나믹 ODT 인에이블 신호 (Dynamic ODTEn)를 입력받아 ODT 구동부로 ODT 인에이블 신호 (ODTEn), ODT 인에이블바 신호 (ODTEnb) 및 제1 종단 저항 코드 (Rtt_WR)를 출력한다.

다른 슬롯의 메모리 장치에 기입 또는 독출 동작이 수행될 경우에는 다이나믹 ODT 인에이블 신호 (Dynamic ODTEn)는 논리 값 "L"을 갖고, 노멀 ODT 인에이블 신호 (Normal ODTEn)는 논리 값 "H"로 활성화된다. 이 경우에 제2 종단 저항 코드부(84)는 MR1의 어드레스 A2, A6, A9의 논리 값에 의해 제2 종단 저항 코드를 선택한다. 따라서 종단 저항 코드 출력부는 노멀 ODT 인에이블 신호 (Normal ODTEn)를 입력받아 ODT 인에이블 신호 (ODTEn), 반전 ODT 인에이블 신호 (ODTEnb) 및 제2 종단 저항 코드 (Rtt_Nor)를 ODT 구동부로 출력한다.

도 9는 본 발명의 일 실시예에 따른 ODT 구동부의 회로도이다.

도 9를 참조하면, ODT 구동부(64)는 종단 저항 코드 출력부(63)에서 출력한 ODT 인에이블 신호 (ODTEn), 반전 ODT 인에이블 신호 (ODTEnb)에 의해 제어된다. ODT 인에이블 신호 (ODTEn)가 논리 값 "H"　를 갖고, 반전 ODT 인에이블 신호 (ODTEnb)가 논리 값 "L" 을 가질 때, DQ PAD는 종단된다. 이 경우 ODT 인에이블 신호 (ODTEn)는 다이나믹 ODT 인에이블 신호 (Dynamic ODTEn)와 노멀 ODT 인에이블 신호 (Normal ODTEn) 중 어느 하나이다.

또한 ODT 구동부(64)는 종단 저항 코드 (Rtt Code)에 대응하는 스위치를 조절하여 저항 값을 선택적으로 DQ PAD에 종단한다. 상기 종단 저항 코드 (Rtt Code)는 복수의 ODT 인에이블 신호를 포함하며, 상기 복수의 스위치는, 상기 복수의 ODT 인에이블 신호에 따라 각각 턴온되거나 턴오프되는 복수의 피모스 트랜지스터 및 상기 ODT 인에이블 신호의 반전된 신호에 따라 턴온되거나 턴오프되는 복수의 엔모스 트랜지스터를 포함한다.

아래의 표 2는 스펙의 모드 레지스터 셋트 (Mode Register Set)의 MR1, MR2의 어드레스의 논리 값에 따라 선택된 종단 저항의 값을 나타낸다. 기입 동작이 수행되는 동작에는 Rtt_Nor은 RZQ/2, RZQ/4 그리고 RZQ/6의 값만을 갖는다.

MR1			Rtt_Nor (RZQ)	Rtt_Nor (ohms)	MR2		Rtt_WR (RZQ)	Rtt_WR (ohms)
A9	A6	A2	Rtt_Nor (RZQ)	Rtt_Nor (ohms)	A10	A9	Rtt_WR (RZQ)	Rtt_WR (ohms)
0	0	0	off	off	0	0	Dynamic ODT OFF
0	0	1	RZQ/4	60	0	1	RZQ/4	60
0	1	0	RZQ/2	120	1	0	RZQ/2	120
0	1	1	RZQ/6	40	1	1	reserved	reserved
1	0	0	RZQ/12	20	-	-	-	-
1	0	1	RZQ/8	30	-	-	-	-
1	1	0	reserved	reserved	-	-	-	-
1	1	1	reserved	reserved	-	-	-	-

아래의 표 3은 본 발명의 일 실시예에 따른 종단 저항 코드 (Rtt Code)를 나타낸다. 이는 상기 MR1, MR2의 어드레스의 논리 값에 의한 종단 저항 코드 (Rtt Code)에 따라 선택된 종단 저항의 값을 나타낸 것이다. 본 발명의 실시예에서 종단 저항 코드 (Rtt Code)는 ODT120_En, ODT60_En 및 ODT40_En의 논리 값을 결정하는 3 비트로 구성된다. 종단 저항 코드 (Rtt Code)가 (1,0,0) 인 경우에는 ODT120_En의 논리 값이 "H" 이고, ODT120_Enb의 논리 값이 "L" 이므로 제1 구동부(91)의 피모스와 엔모스는 턴온되고, ODT60_En의 논리 값이 "L"이고, ODT60_Enb의 논리 값이 "H" 이므로 제2 구동부(92)의 피모스와 엔모스는 턴오프되며, ODT40_En의 논리 값이 "L" 이고, ODT40_Enb의 논리 값이 "H" 이므로 제3 구동부(93)는 피모스와 엔모스는 턴오프된다. 따라서 DQ Pad에 RZQ/2로 종단되며, 스펙에서 RZQ는 240 옴이므로 종단 저항의 값은 120 옴이다.

Rtt Code	RZQ/2	RZQ/4	RZQ/6	RZQ/12
ODT120_En	1	0	0	1
ODT120_Enb	0	1	1	0
ODT60_En	0	1	0	1
ODT60_Enb	1	0	1	0
ODT40_En	0	0	1	1
ODT40_Enb	1	1	0	0

상술한 바와 같이, 본 발명의 일 실시예에 따른 다이나믹 온다이터미네이션 회로는 메모리 소자의 동작 유무에 따라 최적의 종단저항 값을 갖도록 선택적으로 제어함으로써, 데이터 신호의 왜곡을 최소화할 수 있다.

본 발명의 일 실시예에 따른 다이나믹 온다이터미네이션 방법은 메모리 소자의 동작 유무에 따라 최적의 종단저항 값을 갖도록 선택적으로 제어함으로써, 데이터 신호의 왜곡을 최소화할 수 있다.

실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims

제1 및 제2 온다이터미네이션(On Die Termination, ODT) 인에이블 신호에 따라 제1 MRS(mode register set) 코드 및 제2 MRS 코드 중 어느 한 MRS 코드를 입력받고, 상기 입력받은 MRS 코드의 값에 따라 소정의 복수의 종단 저항 코드들 중에 어느 한 종단 저항 코드를 출력하는 종단 저항 코드 출력부; 및

상기 출력된 종단 저항 코드에 대응하는 복수의 스위치를 조절하여 종단 저항의 값을 결정하는 ODT 구동부를 포함하는 다이나믹 ODT 회로.
제1항에 있어서, 상기 다이나믹 ODT 회로는, 자기 슬롯을 통해 데이터가 기입될 때 상기 제1 ODT 인에이블 신호를 출력하는 제1 ODT 인에이블 신호 발생부를 더 포함하는 것을 특징으로 하는 다이나믹 ODT 회로.
제2항에 있어서, 상기 제1 ODT 인에이블 신호 발생부는

기입 명령 신호와 ODT 신호에 응답하여 펄스파를 출력하는 펄스 발생기; 및

상기 펄스파를 소정의 ODT 레이턴시만큼 지연시킨 후 출력하는 지연 회로를 포함하는 것을 특징으로 하는 다이나믹 ODT 회로.
제1항에 있어서, 상기 다이나믹 ODT 회로는, 다른 슬롯을 통해서 데이터가 기입 또는 독출될 때 상기 제2 ODT 인에이블 신호를 출력하는 제2 ODT 인에이블 신 호 발생부를 더 포함하는 것을 특징으로 하는 다이나믹 ODT 회로.
제1항에 있어서, 상기 종단 저항 코드 출력부는

자기 슬롯을 통해 데이터가 기입될 때, 상기 제1 MRS 코드를 선택하고, 다른 슬롯을 통해 데이터가 기입 또는 독출될 때, 상기 제2 MRS 코드를 선택하는 것을 특징으로 하는 다이나믹 ODT 회로.
제5항에 있어서, 상기 종단 저항 코드 출력부는 상기 제1 ODT 인에이블 신호를 입력으로 하는 인버터; 및

상기 인버터의 출력과 상기 제2 ODT 인에이블 신호를 입력으로 하는 앤드게이트를 포함하는 것을 특징으로 하는 다이나믹 ODT 회로.
제1항에 있어서, 상기 종단 저항 코드는 복수의 ODT 인에이블 신호를 포함하며,

상기 복수의 스위치는, 상기 복수의 ODT 인에이블 신호에 따라 각각 턴온되거나 턴오프되는 복수의 피모스 트랜지스터 및 상기 ODT 인에이블 신호의 반전된 신호에 따라 턴온되거나 턴오프되는 복수의 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 다이나믹 ODT 회로.
제1 및 제2 ODT 인에이블 신호에 따라 제1 MRS(mode register set) 코드 및 제2 MRS 코드 중 어느 한 MRS 코드를 입력받는 단계;

상기 입력받은 MRS 코드의 값에 따라 소정의 복수의 종단 저항 코드들 중에 어느 한 종단 저항 코드를 출력하는 단계; 및

상기 출력된 종단 저항 코드에 대응하는 복수의 스위치를 조절하여 종단 저항의 값을 결정하는 단계를 포함하는 것을 특징으로 하는 다이나믹 ODT 방법.
제8항에 있어서, 자기 슬롯을 통해서 데이터가 기입될 때 상기 제1 ODT 인에이블 신호를 출력하는 단계를 더 포함하는 것을 특징으로 하는 다이나믹 ODT 방법.
제9항에 있어서, 상기 제1 ODT 인에이블 신호를 출력하는 단계는

기입 명령 신호와 ODT 신호에 응답하여 펄스파를 생성하는 단계; 및

상기 펄스파를 소정의 ODT 레이턴시만큼 지연하여 출력하는 단계를 포함하는 것을 특징으로 하는 다이나믹 ODT 방법.
제10항에 있어서, 상기 펄스파를 생성하는 단계는 버스트 길이에 따라 펄스의 폭을 조절하는 단계를 더 포함하는 것을 특징으로 하는 다이나믹 ODT 방법.
제8항에 있어서, 다른 슬롯을 통해서 데이터가 기입 또는 독출될 때 상기 제2 ODT 인에이블 신호를 출력하는 단계를 더 포함하는 것을 특징으로 하는 다이나믹 ODT 방법.
제8항에 있어서, 상기 종단 저항 코드를 출력하는 단계는

자기 슬롯을 통해 데이터가 기입될 때, 상기 제1 MRS 코드를 선택하고, 다른 슬롯을 통해 데이터가 기입 또는 독출될 때, 상기 제2 MRS 코드를 선택하는 단계를 포함하는 것을 특징으로 하는 다이나믹 ODT 방법.