KR20030023565A

KR20030023565A - 반도체 집적 회로 및 메모리 시스템

Info

Publication number: KR20030023565A
Application number: KR1020020055650A
Authority: KR
Inventors: 구마자끼노리야스; 마루야마게이지; 오시마시게오
Original assignee: 가부시끼가이샤 도시바
Priority date: 2001-09-13
Filing date: 2002-09-13
Publication date: 2003-03-19
Also published as: KR100483641B1; US6768691B2; CN1405776A; US20030047757A1; JP2003085974A; CN1302481C

Abstract

본 발명에 따른 반도체 집적 회로는, 기준 클럭 신호에 동기한 데이터 신호를 출력하는 제1 출력 구동부와, 상기 데이터 신호의 타이밍을 규정하는 데이터 스트로브 신호를 출력하는 제2 출력 구동부와, 상기 제1 및 제2 출력 구동부의 구동 능력을 개별로 제어하는 구동 제어부를 포함한다.

Description

반도체 집적 회로 및 메모리 시스템{SEMICONDUCTOR INTEGRATED CIRCUIT AND MEMORY SYSTEM}

본 발명은, 기준 클럭 신호에 동기한 데이터 신호와 데이터 스트로브 신호를 출력하는 반도체 집적 회로 및 메모리 시스템에 관한 것이다.

최근에는, 여러가지의 전자 기기에 프로세서나 메모리가 사용되도록 되었다.또한, 프로세서의 고속화와 IT(Information Technology)의 발달에 수반하여, 고속의 메모리가 요구되고 있다. 그 요구에 따라서, DDR SDRAM과 같은 외부 클럭에 동기하여, 그 2배의 주파수로 데이터를 전송하는 메모리가 등장하였다.

종래의 SDR SDRAM(Single Data Rate Synchronous DRAM)에서는, 클럭의 상승 엣지에만 동기하여 데이터 전송을 행하고 있는데 대하여, DDR SDRAM(Double Data Rate Synchronous DRAM)에서는, 클럭의 상승과 하강의 양 엣지에 동기하여 데이터 전송을 행한다. 이 때문에, DDR SDRAM은 SDR SDRAM의 2배의 데이터 전송 속도를 얻을 수 있다.

그러나, 데이터 전송 속도가 고속으로 될수록, 데이터의 유효 기간(데이터(window))이 좁아져 리시버측에서의 데이터의 취득이 곤란하게 된다. 그래서, DDR SDRAM에서는 데이터 스트로브 신호(이하, DQS)를 새롭게 제공하고, 리시버측에서는 이 신호를 받아 데이터의 취득을 행하고 있다.

DQS는 클럭에 동기한 쌍방향 신호(라이트 시도 리드 시도 이용된다)로서, 라이트 시에는 ASIC측으로부터 DQS와 라이트용의 데이터(이하, DQ)를 수취하여 메모리에 데이터를 기입한다. 반대로, 리드 시에는 메모리로부터 DQS가 출력되어, ASIC 측에서는 이 DQS와 리드용의 DQ를 수취한다.

이와 같이, DQS는 DQ에 동기하고 있기 때문에, DQS와 DQ의 각각의 배선 길이(트레이스 길이)를 같게 할 필요가 있다.

여기서, 고속화에 의해 문제가 되는 것은 리드 시의 데이터 취득 타이밍이다. 도 7의 (a) 및 (b)는 JEDEC-DDR에 의해 정해져 있는 쌍방향의 DQS에 대하여, 라이트 시와 리드 시의 각각에서의 데이터 취득 타이밍을 도시하는 도면이다.

도 7의 (a) 및 (b)에 도시한 바와 같이, 라이트 시와 리드 시의 데이터 취득은 DQS의 상승과 하강의 양 엣지에서 행해지지만, 리드 시에 문제가 생긴다.

라이트 시의 데이터 취득은, 도 7의 (a)에서 알 수 있듯이 DQS의 클럭 엣지가 라이트 데이터 신호 DQ의 유효 기간의 중앙 부근에 있기 때문에, DQS의 상승 엣지에서 확실하게 데이터를 취득할 수 있다.

한편, 도 7의 (b)에 도시한 바와 같이, 컨트롤러측에서 데이터를 취득하는 리드 시에는 DQS의 양 엣지와 DQ의 변화점이 거의 동일한 타이밍이다. 이 때문에, 도 8에 도시한 바와 같이, 컨트롤러측에서 DLL 회로나 PLL 회로를 이용하여 DQS의 타이밍이나 위상을 어긋나게 하여, 데이터 유효 기간의 중간 부근에 DQS의 양 엣지가 오도록 타이밍 조정을 행하지 않으면 안된다.

그런데, 상술한 바와 같이, 컨트롤러측에 DLL 회로나 PLL 회로를 설치하는 것은 컨트롤러측에서 부담이 된다. 그래서, DLL 회로나 PLL 회로를 컨트롤러측에 탑재하지 않고서 DQ와 DQS와의 타이밍을 조정하는 하나의 방법으로서, 메모리와 컨트롤러 간의 배선 길이를 조정하는 방법이 있다. DQ에 대하여 DQS의 선로 길이를 길게 설정하면, DQS의 배선 지연 시간은 DQ의 배선 지연 시간에 비례하여 길어지고, 컨트롤러측에서의 DQS를 데이터 유효 기간의 중간 부근에 설정할 수 있다.

그러나, 패턴의 배선이나 부하량 등의 차이에 의해서, DQ보다도 DQS 쪽이 용량 부하가 증가하는 경우도 있다. 이 경우, 데이터의 상승 및 하강의 파형이 완만해져서(dull), 데이터 유효 기간의 마진을 크게 하는 것이 곤란하게 된다.

도 9는 종래의 메모리 시스템의 개략 구성을 도시하는 블록도이다. 도 9의 메모리 시스템은 프린트 기판 상에 실장되는 메모리(51)와 ASIC로 이루어지는 컨트롤러(52)를 구비하고 있고, 메모리(51)와 컨트롤러(52)는 프린트 기판 상의 전송선(53)을 통해 데이터의 송수신을 행한다.

메모리(51)는 외부 어드레스 신호 A1∼An에 의해 데이터 신호 QR의 입출력을 행함과 함께, 데이터 신호 QR에 동기한 데이터 스트로브 신호 QRS의 입출력을 행하는 기억부(50)와, 데이터 신호 QR에 상관하는 데이터 신호 DQ의 입출력을 행하는 I/O 버퍼(54a)와, 데이터 스트로브 신호 QRS에 상관하는 데이터 스트로브 신호 DQS의 입출력을 행하는 I/O 버퍼(54b)와, 외부 어드레스 신호에 기초하여 I/O 버퍼(54a) 및 I/O 버퍼(54b)의 구동 능력을 제어하는 어드레스 래치 회로(55)를 갖는다.

도 9에 도시한 종래의 어드레스 래치 회로(55)는 I/O 버퍼(54a, 54b)의 드라이버 사이즈를 개별로 조정하지 않기 때문에, DQ과 DQS와의 타이밍 조정을 트레이스 길이를 늘린다고 한 단순한 방법으로서는 미세 조정하기 어려웠다.

또한, 종래는 I/O 버퍼(54a, 54b)의 구동 능력을 동일하게 설정하고 있었기 때문에, DQ의 전송 경로의 부하량이 DQS의 전송 경로의 부하량과 같지 않은 경우에는 부하량이 큰 전송 경로 상의 신호 파형이 완만해질 우려가 있다.

도 10은 DQ, DQS의 신호 파형 도면이다. 도 10의 (a)는 노이즈의 영향을 받지 않은 경우, 도 10의 (b)는 노이즈의 영향을 받은 경우의 신호 파형이고, 각 도면의 실선은 파형의 완만함이 있는 경우, 점선은 파형의 완만함이 없는 경우를 나타내고 있다.

이들 도면으로부터 명백한 바와 같이, 노이즈의 유무로 타이밍에 어긋남이 생기고, 또한 파형이 완만해지면, 신호가 완만하게 변화하기 때문에, 논리가 전환되는 타이밍이 어긋나게 된다. 예를 들면, 도 10의 (a)에서, 신호의 논리가 변화하는 본래의 시각이 시각 x0인 경우, 신호 파형이 완만해지면, 시각 x1로 어긋나게 된다. 마찬가지로, 노이즈가 있고 또한 신호 파형도 완만해지면, 시각 x2로 어긋나게 된다.

이와 같이, 종래의 메모리 시스템에서는 DQ과 DQS의 구동 능력을 메모리 내부에서 독립적으로는 제어할 수 없기 때문에, 단순하게 트레이스 길이를 늘리는 것만으로는, 부하가 변한 경우에 파형에 완만함이 생겨, 타이밍 조정이 곤란해지기 때문에, 컨트롤러측에서 DLL 회로나 PLL 회로를 이용하여 DQ와 DQS의 타이밍 조정을 행하지 않으면 안되어, 컨트롤러 내부의 구성이 복잡하게 될 우려가 있었다.

도 1은 본 발명에 따른 메모리 시스템의 일 실시 형태의 개략 구성을 도시하는 블록도.

도 2는 어드레스 래치 회로(12a)의 내부 구성을 도시하는 블록도.

도 3은 I/O 버퍼의 내부 구성을 도시하는 블록도.

도 4는 게이트 신호 생성 회로의 내부 구성을 도시하는 블록도.

도 5는 어드레스 신호와 제어 신호 생성 회로의 출력의 논리도.

도 6은 I/O 버퍼로부터 출력되는 데이터 스트로브 신호(DQS)와 데이터 신호(DQ)와의 타이밍을 도시하는 도면.

도 7은 JEDEC DDR에 의해 정해져 있는 쌍방향의 DQS에 대하여, 라이트 시와 리드 시의 각각에서의 데이터 취득 타이밍을 도시하는 도면.

도 8은 데이터 유효 기간의 중간 부근에 DQS의 양 엣지가 오도록 타이밍 조정을 행하는 예를 설명하는 도면.

도 9는 종래의 메모리 시스템의 개략 구성을 도시하는 블록도.

도 10의 (a)-도 10의 (b)는 DQ, DQS의 신호 파형도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 메모리

2 : 컨트롤러

3 : 전송 선로

10 : 기억부

11a, 11b : I/O 버퍼

12a, 12b : 어드레스 래치 회로

21a, 21b : 어드레스 리시버

22a, 22b : 플립플롭

23a∼23d : 인버터

24, 25, 28, 29 : 클럭드 인버터

26, 30 : 인버터

27, 31, 32, 33 : 래치 회로

DQ : 데이터 신호

DQS : 데이터 스트로브 신호

본 발명의 일 실시 형태에 따른 반도체 집적 회로는, 기준 클럭 신호에 동기한 데이터 신호를 출력하는 제1 출력 구동부와, 상기 데이터 신호의 타이밍을 규정하는 데이터 스트로브 신호를 출력하는 제2 출력 구동부와, 상기 제1 및 제2 출력 구동부의 구동 능력을 개별로 제어하는 구동 제어부를 포함한다.

또한, 본 발명의 일 실시 형태에 따른 메모리 시스템은, 데이터의 판독 요구에 따라서, 지정된 어드레스에 대응하는 데이터 신호와 상기 데이터 신호의 타이밍을 규정하는 데이터 스트로브 신호를 출력하는 기억부와, 기준 클럭 신호에 동기시킨 상기 데이터 신호를 출력하는 제1 출력 구동부와, 상기 데이터 신호에 동기시킨 상기 데이터 스트로브 신호를 출력하는 제2 출력 구동부와, 상기 제1 및 제2 출력 구동부의 구동 능력을 개별로 제어하는 구동 제어부를 포함한다.

이하, 본 발명에 따른 반도체 집적 회로 및 메모리 시스템에 대하여, 도면을 참조하면서 구체적으로 설명한다.

도 1은 본 발명에 따른 메모리 시스템의 일 실시 형태의 개략 구성을 도시하는 블록도이다. 도 1의 메모리 시스템은 메모리(1)와 ASIC로 이루어지는 컨트롤러(2)를 구비하고 있고, 메모리(1)와 컨트롤러(2)는 프린트 기판 상에 형성된 전송 선로(3)를 통해 데이터의 송수신을 행한다.

도 1의 컨트롤러(2)는 라이트 시에 메모리(1)에 대하여 데이터 신호(DQ)와 데이터 스트로브 신호(DQS)를 공급한다. 한편, 메모리(1)는 리드 시에 ASIC에 대하여 DQ와 DQS를 공급한다.

메모리(1)는 외부 어드레스 신호 A1∼An에 의해 데이터 신호 QR의 입출력을 행함과 함께, 데이터 신호 QR에 동기한 데이터 스트로브 신호 QRS의 입출력을 행하는 기억부(10)와, 데이터 신호 QR에 상관하는 데이터 신호 DQ의 입출력을 행하는 I/O 버퍼(11a)와, 데이터 스트로브 신호 QRS에 상관하는 데이터 스트로브 신호 DQS의 입출력을 행하는 I/O 버퍼(11b)와, 외부 어드레스 신호 A1, A6에 기초하여 I/O 버퍼(11a)의 구동 능력을 제어하는 어드레스 래치 회로(12a)와, 외부 어드레스 신호 A2, A5에 기초하여 I/O 버퍼(11b)의 구동 능력을 제어하는 어드레스 래치회로(12b)를 갖는다.

기억부(10)는, 예를 들면 DDR SDRAM(Double Data Rate Synchronous DRAM)의 코어 부분과 그 주변 회로이다.

본 실시 형태의 메모리 시스템은 도 9에 도시한 종래의 메모리 시스템과 비교하여, I/O 버퍼(11a, 11b)의 각각에 대응하여 어드레스 래치 회로(12a, 12b)를 설치하여, DQ와 DQS의 타이밍을 개별로 조정할 수 있도록 한 점에 특징이 있다.

도 2는 어드레스 래치 회로(12a)의 내부 구성을 도시하는 블록도이다. 도 2의 어드레스 래치 회로(12a)는 외부 어드레스 신호 A1, A6을 각각 취득하는 어드레스 리시버(21a, 21b)와, 플립플롭(22a, 22b)과, 인버터(23a∼23d)를 갖는다.

플립플롭(22a, 22b)는 각각, 확장 모드(Extended mode)로 설정되었을 때에 클럭 제어되는 EMR 신호에 의해, 외부 어드레스 신호 A1, A6의 논리값을 래치한다. 그 이외의 경우에는, 플립플롭(22a, 22b)은 래치한 A1, A6의 논리곱을 계속 유지한다.

어드레스 래치 회로(12a)에 입력되는 외부 어드레스 신호(A1, A6)와 어드레스 래치 회로(12b)에 입력되는 외부 어드레스 신호(A2, A5)는 확장 모드 시 이외에는 메모리(1)의 어드레스 지정에 이용된다. 본 실시 형태에서는, 메모리(1)의 단자수의 증가를 방지하기 위해서, 메모리 액세스에 이용되는 외부 어드레스 신호의 일부(A1, A6) 또는 (A2, A5)를 이용하여, I/O 버퍼의 구동 능력을 제어한다.

플립플롭(22a)은 클럭드 인버터(24, 25)와 인버터(26)로 이루어지는 래치 회로(27)와, 클럭드 인버터(28, 29)와 인버터(30)로 이루어지는 래치 회로(31)를 갖는다.

래치 회로(27)는 클럭 신호 EMR가 로우 레벨일 때에 외부 어드레스 신호 A1을 취득하고, 클럭 신호 EMR가 로우 레벨로부터 하이 레벨로 변화할 때에 외부 어드레스 신호 A1의 논리값을 확정하여 래치한다. 또한, 래치 회로(31)는 클럭 신호 EMR이 하이 레벨일 때에 래치 회로(27)의 출력을 취득하고, 클럭 신호 EMR이 하이 레벨로부터 로우 레벨로 변화할 때에 외부 어드레스 신호 A1의 논리값을 확정하여 래치한다.

마찬가지로, 플립플롭(22b) 내의 래치 회로(32)는 클럭 신호 EMR이 로우 레벨일 때에 외부 어드레스 신호 A6을 취득하고, 클럭 신호 EMR가 로우 레벨로부터 하이 레벨로 변화할 때에 외부 어드레스 신호 A6의 논리값을 래치한다. 또한, 래치 회로(33)는 클럭 신호 EMR가 하이 레벨일 때에 래치 회로(32)의 출력을 취득하고, 클럭 신호 EMR가 하이 레벨로부터 로우 레벨로 변화할 때에 외부 어드레스 신호 A6의 논리값을 확정하여 래치한다.

도 2에서는 어드레스 래치 회로(12a)의 내부 구성을 나타내었지만, 어드레스 래치 회로(12b)도 도 2와 마찬가지로 구성되어 있다. 단, 어드레스 래치 회로(12b)에는 외부 어드레스 신호 A2, A5가 공급된다.

I/O 버퍼(11a)는 도 3에 상세 구성을 도시한 바와 같이, 전원 단자 VDDQ와 접지 단자 VSSQ 사이에 직렬 접속된 PMOS 트랜지스터 및 NMOS 트랜지스터를 각각 갖는 복수의 트랜지스터군(41a∼41d)과, 각 트랜지스터군의 게이트 신호 PGTn0∼PGTn3, NGTp0∼NGTp3을 생성하는 게이트 신호 생성 회로(42)를 갖는다.

각 트랜지스터군(41a∼41d) 내의 PMOS 트랜지스터 및 NMOS 트랜지스터의 접속점은 모두 I/O 버퍼(11a)의 출력 단자에 접속되어 있다. 게이트 신호 생성 회로(42)는 도 4에 상세 구성을 도시한 바와 같이, NAND 게이트 G1∼G6과, NOR 게이트 G7∼G9와, 인버터 IV1∼IV19를 갖는다.

각 트랜지스터군(41a∼41d) 내의 트랜지스터의 게이트 단자에는 각각, 게이트 신호 생성 회로(42)의 출력 PGTn0∼PGTn3, NGTp0∼NGTp3이 입력된다.

도 5는 어드레스 신호 A1, A6과 제어 신호 생성 회로의 출력 PGTn0∼PGTn3, NGTp0∼NGTp3의 논리 도면이다. 도시한 바와 같이, 어드레스 신호 A1, A6이 모두 로우 레벨이면, I/O 버퍼(11a) 내의 3개의 트랜지스터군(41a, 41b, 41c)가 동작하여, I/O 버퍼(11a)의 구동 능력은 디폴트(Default) 상태가 된다.

또한, 어드레스 신호 A1이 하이 레벨이고 A6이 로우 레벨이면, I/O 버퍼(11a) 내의 4개의 트랜지스터군(41a, 41b, 41c, 41d)이 동작하고, I/O 버퍼(11a)의 구동 능력은 최대(strong)의 상태가 된다.

또한, 어드레스 신호 A1이 로우 레벨이고 A6이 하이 레벨이면, I/O 버퍼(11a) 내의 2개의 트랜지스터군(41a, 41b)이 동작한다. 이 경우에는 약간 약한(Weaker) 상태가 된다.

또한, 어드레스 신호 A1, A6이 모두 하이 레벨이면, I/O 버퍼(11a) 내의 트랜지스터군(41a)만이 동작하고, I/O 버퍼(11a)의 구동 능력은 가장 약한(Weakest) 상태가 된다.

또, 도 4 및 도 5에서는 I/O 버퍼(11a)의 내부 구성을 나타내었지만, I/O 버퍼(11b)도 마찬가지로 구성되어 있다.

도 6은 데이터 스트로브 신호(DQS)의 트레이스 길이를 데이터 신호(DQ)에 대하여 길게 함으로써 DQS 신호를 지연시켜, 그 트레이스 길이에 최적인 드라이버의 구동 능력으로 DQS 신호를 구동한 경우의, I/O 버퍼(11a, 11b)에서 출력되는 DQS와 DQ와의 타이밍을 도시하는 도면이다.

도시한 바와 같이, 본 실시 형태의 메모리(1)는 DQ의 데이터 유효 기간의 중간 부근에서 DQS의 논리가 변화하는 타이밍을 갖는 DQ와 DQS를 출력한다.

이 때문에, 컨트롤러(2)측에서는 DQ과 DQS의 위상 조정을 특별히 행하지 않아도 DQS의 엣지에서 DQ를 확실하게 취득할 수 있다.

상술한 도 3 및 도 4에서는, I/O 버퍼(11a)의 내부 구성을 설명하였지만, I/O 버퍼(11b)도 마찬가지로 구성되어 있고, 외부 어드레스 신호 A2, A5에 의해 I/O 버퍼(11b)의 구동 능력이 가변 제어된다.

이와 같이, 본 실시 형태에서는 메모리(1)의 내부에서, DQ를 출력하는 I/O 버퍼(11a)의 구동 능력과 DQS를 출력하는 I/O 버퍼(11b)의 구동 능력을 각각 독립적으로 가변 제어하기 때문에, 일례로서 트레이스 길이를 늘리는 등으로 함으로써, 용이하게 DQ의 데이터 유효 기간의 중간 부근에서 DQS의 논리가 변화하는 타이밍에서 DQ와 DQS를 출력할 수 있다. 따라서, 메모리(1)와 데이터의 교환을 행하는 컨트롤러(2)측에서, DQ와 DQS의 복잡한 타이밍 조정을 행할 필요가 없어져, 컨트롤러(2)의 내부 구성을 간략화할 수 있다.

또한, 본 실시 형태에서는 메모리(1)의 어드레스를 지정하는 외부 어드레스 신호의 일부를 이용하여 I/O 버퍼(11a, 11b)의 구동 능력을 설정하기 때문에, 구동 능력 설정용의 전용 단자를 설치하지 않아도 된다.

Claims

기준 클럭 신호에 동기한 데이터 신호를 출력하는 제1 출력 구동부와,

상기 데이터 신호의 타이밍을 규정하는 데이터 스트로브 신호를 출력하는 제2 출력 구동부와,

상기 제1 및 제2 출력 구동부의 구동 능력을 개별로 제어하는 구동 제어부를 포함하는 반도체 집적 회로.
제1항에 있어서,

상기 구동 제어부는,

상기 제1 출력 구동부의 구동 능력을 제어하는 제1 구동 제어부와,

상기 제2 출력 구동부의 구동 능력을 제어하는 제2 구동 제어부를 포함하는 반도체 집적 회로.
제1항에 있어서,

상기 제1 및 제2 출력 구동부는 각각, 복수의 트랜지스터를 포함하고,

상기 구동 제어부는, 상기 제1 및 제2 출력 구동부의 각각에 대하여, 구동하는 트랜지스터의 수를 전환하여 구동 능력을 제어하는 반도체 집적 회로.
제1항에 있어서,

상기 제1 출력 구동부는, 제1 및 제2 기준 전압 단자의 사이에 직렬 접속된 PMOS 트랜지스터 및 NMOS 트랜지스터를 각각 갖는 복수의 제1 트랜지스터군을 포함하고,

상기 복수의 제1 트랜지스터군 각각에서의 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 접속점은 모두 상기 제1 출력 구동부의 출력 단자에 접속되며,

상기 제2 출력 구동부는, 제1 및 제2 기준 전압 단자의 사이에 직렬 접속된 PMOS 트랜지스터 및 NMOS 트랜지스터를 각각 갖는 복수의 제2 트랜지스터군을 포함하고,

상기 복수의 제2 트랜지스터군 각각에서의 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 접속점은 모두 상기 제2 출력 구동부의 출력 단자에 접속되며,

상기 구동 제어부는, 상기 복수의 제1 및 제2 트랜지스터군 각각의 온·오프를 전환하여 상기 제1 및 제2 출력 구동부의 구동 능력을 제어하는 반도체 집적 회로.
제4항에 있어서,

동일한 상기 제1 트랜지스터군에 속하는 PMOS 트랜지스터 및 NMOS 트랜지스터는 동시에 온 또는 오프로 전환되고,

동일한 상기 제2 트랜지스터군에 속하는 PMOS 트랜지스터 및 NMOS 트랜지스터는 동시에 온 또는 오프로 전환되며,

상기 구동 제어부는, 동시에 온하는 상기 제1 트랜지스터군의 수를 전환하여상기 제1 출력 구동부의 구동 능력을 제어하고, 또한 동시에 온하는 상기 제2 트랜지스터군의 수를 전환하여 상기 제2 출력 구동부의 구동 능력을 제어하는 반도체 집적 회로.
제4항에 있어서,

상기 구동 제어부는, 상기 복수의 제1 및 제2 트랜지스터군 각각의 온·오프를 전환하여 상기 제1 및 제2 출력 구동부의 구동 능력을 3가지 이상으로 제어하는 반도체 집적 회로.
제1항에 있어서,

상기 구동 제어부는, 제1 어드레스 신호에 기초하여 상기 제1 출력 구동부의 구동 능력을 제어하고, 제2 어드레스 신호에 기초하여 상기 제2 출력 구동부의 구동 능력을 제어하는 반도체 집적 회로.
제7항에 있어서,

외부로부터 공급된 상기 제1 및 제2 어드레스 신호를 각각 래치하는 제1 및 제2 어드레스 래치 회로를 포함하며,

상기 구동 제어부는, 상기 제1 및 제2 어드레스 래치 회로 각각에서 래치된 어드레스 신호에 기초하여 상기 제1 및 제2 출력 구동부의 구동 능력을 제어하는 반도체 집적 회로.
제8항에 있어서,

상기 제1 및 제2 어드레스 래치 회로는, 특정한 모드로 설정된 경우에만 상기 제1 및 제2 어드레스 신호를 각각 래치하는 반도체 집적 회로.
데이터의 판독 요구에 따라서, 지정된 어드레스에 대응하는 데이터 신호와 상기 데이터 신호의 타이밍을 규정하는 데이터 스트로브 신호를 출력하는 기억부와,

기준 클럭 신호에 동기시킨 상기 데이터 신호를 출력하는 제1 출력 구동부와,

상기 데이터 신호에 동기시킨 상기 데이터 스트로브 신호를 출력하는 제2 출력 구동부와,

상기 제1 및 제2 출력 구동부의 구동 능력을 개별로 제어하는 구동 제어부를 포함하는 메모리 시스템.
제10항에 있어서,

상기 기억 장치는 DDR SDRAM(Double Data Rate SynChronous DRAM)인 메모리 시스템.
제10항에 있어서,

상기 구동 제어부는,

상기 제1 출력 구동부의 구동 능력을 제어하는 제1 구동 제어부와,

상기 제2 출력 구동부의 구동 능력을 제어하는 제2 구동 제어부를 포함하는 메모리 시스템.
제10항에 있어서,

상기 제1 및 제2 출력 구동부는 각각, 복수의 트랜지스터를 포함하고,

상기 구동 제어부는, 상기 제1 및 제2 출력 구동부의 각각에 대하여, 구동하는 트랜지스터의 수를 전환하여 구동 능력을 제어하는 메모리 시스템.
제10항에 있어서,

상기 제1 출력 구동부는, 제1 및 제2 기준 전압 단자의 사이에 직렬 접속된 PMOS 트랜지스터 및 NMOS 트랜지스터를 각각 갖는 복수의 제1 트랜지스터군을 포함하고,

상기 복수의 제1 트랜지스터군 각각에서의 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터의 접속점은 모두 상기 제1 출력 구동부의 출력 단자에 접속되며,

상기 제2 출력 구동부는, 제1 및 제2 기준 전압 단자의 사이에 직렬 접속된 PMOS 트랜지스터 및 NMOS 트랜지스터를 각각 갖는 복수의 제2 트랜지스터군을 포함하고,

상기 복수의 제2 트랜지스터군 각각에서의 상기 PMOS 트랜지스터 및 상기NMOS 트랜지스터의 접속점은 모두 상기 제2 출력 구동부의 출력 단자에 접속되며,

상기 구동 제어부는, 상기 복수의 제1 및 제2 트랜지스터군 각각의 온·오프를 전환하여 상기 제1 및 제2 출력 구동부의 구동 능력을 제어하는 메모리 시스템.
제14항에 있어서,

동일한 상기 제1 트랜지스터군에 속하는 PMOS 트랜지스터 및 NMOS 트랜지스터는 동시에 온 또는 오프로 전환되고,

동일한 상기 제2 트랜지스터군에 속하는 PMOS 트랜지스터 및 NMOS 트랜지스터는 동시에 온 또는 오프로 전환되며,

상기 구동 제어부는, 동시에 온하는 상기 제1 트랜지스터군의 수를 전환하여 상기 제1 출력 구동부의 구동 능력을 제어하고, 또한 동시에 온하는 상기 제2 트랜지스터군의 수를 전환하여 상기 제2 출력 구동부의 구동 능력을 제어하는 메모리 시스템.
제14항에 있어서,

상기 구동 제어부는, 상기 복수의 제1 및 제2 트랜지스터군 각각의 온·오프를 전환하여 상기 제 l 및 제2 출력 구동부의 구동 능력을 3가지 이상으로 제어하는 메모리 시스템.
제10항에 있어서,

상기 구동 제어부는, 제1 어드레스 신호에 기초하여 상기 제1 출력 구동부의 구동 능력을 제어하고, 제2 어드레스 신호에 기초하여 상기 제2 출력 구동부의 구동 능력을 제어하는 메모리 시스템.
제17항에 있어서,

외부로부터 공급된 상기 제1 및 제2 어드레스 신호를 각각 래치하는 제1 및 제2 어드레스 래치 회로를 포함하고,

상기 구동 제어부는, 상기 제1 및 제2 어드레스 래치 회로 각각에서 래치된 어드레스 신호에 기초하여, 상기 제1 및 제2 출력 구동부의 구동 능력을 제어하는 메모리 시스템.
제18항에 있어서,

상기 제1 및 제2 어드레스 래치 회로는, 특정한 모드로 설정된 경우에만 상기 제1 및 제2 어드레스 신호를 각각 래치하는 메모리 시스템.