CN1405776A - 半导体集成电路以及存储系统 - Google Patents

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Abstract

本发明的半导体集成电路，具备：输出与基准时钟信号同步的数据信号的第1输出驱动部分、输出规定上述数据信号的定时的数据选通信号的第2输出驱动部分、各自控制上述第1以及第2输出驱动部分的驱动能力的驱动控制部分。

Description

半导体集成电路以及存储系统
相关申请的交叉参考
本申请要求2001年9月13日提交的日本专利申请2001-278225的优先权，其全部内容被包含于此以供参考。
技术领域
本发明涉及输出与基准时钟信号同步的数据信号和数据选通信号的半导体集成电路以及存储系统。
背景技术
最近，在各种电子机器中使用了处理器和存储器。此外，随着处理器的高速化和IT(信息技术)的发展，要求高速的存储器。根据该需求，与象DDR SDRAM那样的外部时钟同步，以其2倍的频率转送数据的存储器已面市。
在以往的SDR SDRAM(Single Data Rate Synchronous DRAM，单数据速率同步DRAM)中，相对只与时钟上升边同步进行数据转送的方法，在DDR SDRAM(Double Data Rate Synchronous DRAM，双数据速率同步DRAM)中，与时钟的上升边和下降边两边同步地进行数据转送。因此，DDR SDRAM可以得到SDR SDRAM两倍的数据转送速度。
但是，数据转送速度越高，数据的有效期间(数据窗口)越窄，在接收器一方的数据取得变得困难。因而，在DDR SDRAM中，新设置数据选通信号(以下，称为DQS)，在接收器一方接收该信号取得数据。
DQS，是与时钟同步的双向信号(写入时和读出时都可以利用)，在写入时从ASIC方取得DQS和写入用数据(以下，称为DQ)，把数据写入存储器。相反，在读出时从存储器输出DQS，在ASIC一方接收该DQS和读出用DQ。
这样，因为DQS与DQ同步，所以需要使DQS和DQ各自的配线长度(轨迹长)相等。
在此，因高速化出现的问题是读出时的数据取入定时。图7是展示对于由JEDEC-DDR确定的双向的DQS，在写入时和读出时的各自中的数据取入定时的图。
如图所示，写入时和读出时的数据取入在DQS上升边和下降边的两边进行，但在读出时存在问题。
在写入时的数据取入，从图7(a)可知，因为DQS的时钟边位于写入数据信号DQ的有效期间的中央附近，所以可以在DQS的上升边可靠地取入数据。
另一方面，如图7(b)所示，在控制器一方取入数据的读出时，DQS两边和DQ的变化点是大致相同的定时。因此，如图8所示，在控制器一方使用DLL电路和PLL电路使DQS的定时和相位错开，必须调整定时，使得DQS的两边向数据有效期间的中间附近靠。
可是，如上所述，在控制器一方设置DLL电路和PLL电路对控制器一方是个负担。因此，作为在控制器一方不安装DLL电路和PLL电路调整DQ和DQS的定时的一方法，有调整存储器和控制器之间的配线长度的方法。如果相对DQ设定长的DQS线路，则DQS的配线延迟时间与DQ的配线延迟时间成比例地延长，可以把在控制器一方的DQS设定在数据有效期间的中间附近。
但是，也有根据模式的引导和负荷量等的不同，与DQ相比DQS侧容量负荷增加的情况。这种情况下，数据的上升以及下降的波形钝化，扩大数据有效期的界限困难。
图9是展示以往的存储系统的概略构成的方框图。图9的存储系统，具备由被安装在印刷线路板上的存储器51和ASIC组成的控制器52，存储器51和控制器52经由印刷线路板上的传送线路53进行数据的发送接收。
存储器51包含：在根据外部地址信号A1～An进行数据信号QR的输入输出的同时，与数据信号QR同步地进行数据选通信号QRS的输入输出的存储部分50；进行与数据信号QR相关的数据信号DQ的输入输出的I/O缓冲器54a；进行与数据选通信号QRS相关的数据选通信号DQS的输入输出的I/O缓冲器54b；根据外部地址信号A1、A6控制I/O缓冲器54a的驱动能力的地址锁存电路54a；根据外部地址信号A2、A5控制I/O缓冲器54b的驱动能力的地址锁存电路54b。
图9所示的以往的地址锁存电路55，因为不单独调整I/O缓冲器54a、54b的驱动器大小，所以在延长轨迹长度这种单纯的方法中，难以微调整DQ和DQS的定时。
此外，以往，因为把I/O缓冲器54a、54b的驱动能力设定为相同，所以在DQ的传送线路的负荷量和DQS的传送线路的负荷量不相同的情况下，有可能出现负荷量大的传送线路上的信号波形迟钝。
图10是DQ、DQS的信号波形图。图10(a)是未受噪声的影响的情况，图10(b)是受到噪声影响的情况下的信号波形，各图的实线表示存在波形迟钝的情况，虚线表示不存在波形迟钝的情况。
从这些图可知，因噪声的有无在定时中产生偏差，此外，如果波形变得迟钝，因为信号缓慢变化，所以逻辑切换的定时有偏差。例如，在图10(a)中，当信号逻辑变化的原本的时刻是时刻x0的情况下，如果信号波形变得迟钝，则偏移为时刻x1。同样，在有噪声进而信号波形也变得迟钝时，偏移为时刻x2。
这样，在以往的存储系统中，因为在存储器内部不能独立地控制DQ和DQS驱动能力，所以在只单纯延长轨迹长度中，当负荷没有变化的情况下，在波形中不产生迟钝，因为定时调整困难，所以在控制器一方必须用DLL电路和PLL电路进行DQ和DQS定时调整，有控制器内部的构成变得复杂的危险。
发明内容
本发明的实施方式1的半导体集成电路包含：输出与基准时钟信号同步的数据信号的第1输出驱动部分；输出规定上述数据信号的定时的数据选通信号的第2输出驱动部分；各自控制上述第1以及第2输出驱动部分的驱动能力的驱动控制部分。
此外，本发明的实施方式1的存储系统包含：响应数据读出请求，输出与被指定的地址对应的数据信号和规定上述数据信号的定时的数据选通信号的存储部分；输出与基准时钟信号同步的上述数据信号的第1输出驱动部分；输出与上述数据信号同步的上述数据选通信号的第2输出驱动部分；各自独立地控制上述第1以及第2输出驱动部分的驱动能力的驱动控制部分。
附图说明
图1是展示本发明的存储系统的一实施方式的概略构成的方框图。
图2是展示地址锁存电路12a的内部构成的方框图。
图3是展示I/O缓冲器的内部构成的方框图。
图4是展示门信号生成电路的内部构成的方框图。
图5是地址信号和控制信号生成电路的输出的逻辑图。
图6是展示从I/O缓冲器输出的数据选通信号(DQS)和数据信号(DQ)的定时的图。
图7是展示关于用JEDEC DDR确定的双向的DQS，在写和读时的各自中的数据取入定时的图。
图8是说明进行定时调整以使在数据有效期间的中间附近DQS的两边起来的例子的图。
图9是展示以往的存储系统的概略构成的方框图。
图10A-10B是DQ、DQS的信号波形图。
具体实施方式
以下，参照附图具体说明有关本发明的半导体集成电路以及存储系统。
图1是展示有关本发明的存储系统的实施方式1的概略构成的方框图。
图1的存储系统，具备由存储器1和ASIC组成的控制器2，存储器1和控制器2经由被形成在印刷线路板上的传送线路3进行数据的发送接收。
图1的控制器2，在写入时对存储器1提供数据信号(DQ)和数据选通信号(DQS)。另一方面，存储器1，在读出时对ASIC提供DQ和DQS。
存储器1包含：在根据外部地址信号A1～An进行数据信号QR的输入输出的同时，进行与数据信号QR同步的数据选通信号QRS的输入输出的存储部分10；进行与数据信号QR相关的数据信号DQ的输入输出的I/O缓冲器11a；进行与数据选通信号QRS相关的数据选通信号DQS的输入输出的I/O缓冲器11b；根据外部地址信号A1、A6控制I/O缓冲器11a的驱动能力的地址锁存电路12a；根据外部地址信号A2、A5控制I/O缓冲器11b的驱动能力的地址锁存电路12b。
存储部分10，例如是DDR SDRAM(Double Data Rate SynchronousDRAM双数据速率同步DRAM)的核心部分和外围电路。
本实施方式的存储系统，与图9所示的以往的存储系统相比，其特征在于：与I/O缓冲器11a、11b的各自对应地设置地址锁存电路12a、12b，可以各自独立调整DQ和DQS的定时。
图2是展示地址锁存电路12a的内部构成的方框图。图2的地址锁存电路12a包含：分别取入外部地址信号A1、A6的地址接收器21a、21b；触发器(flip-flop)22a、22b；倒相器(inverter)23a～23d。
触发器22a、22b在分别被设定在扩展模式(Extended mode)时，由被时钟控制的EMR信号，锁存外部地址信号A1、A6的逻辑值。在除此以外的情况下，触发器22a、22b，持续保持锁存着的A1、A6的逻辑积。
被输入到地址锁存电路12a中的外部地址信号(A1，A6)和被输入到地址锁存电路12b中的外部地址信号(A2，A5)，在扩展模式以外时，被用于存储器1的地址指定。在本实施方式中，为了防止存储器1的端子数的增加，利用在存储器访问中使用的外部地址信号的一部分(A1，A6)或者(A2，A5)，控制I/O缓冲器的驱动能力。
触发器22a，包含由时钟控制式倒相器(クロツクトインバ一タ)24、25和倒相器26组成的锁存电路27；由时钟控制式倒相器28、29和倒相器30组成的锁存电路31。
锁存电路27，在时钟信号EMR是低电平时取入外部地址信号A1，在时钟信号EMR从低电平变化为高电平时确定并锁存外部地址信号A1的逻辑值。此外，锁存电路31，在时钟信号EMR是高电平时取入锁存电路27的输出，在时钟信号EMR从高电平变化为低电平时确定并锁存外部的地址信号A1的逻辑值。
同样，触发器22b内的锁存电路32，在时钟信号EMR是低电平时取入外部地址信号A6，在时钟信号ERM从低电平变化为高电平时锁存外部地址信号A6的逻辑值。此外，锁存电路33，在时钟信号EMR是高电平时取入锁存电路32的输出，在时钟信号EMR从高电平变化为低电平时确定并锁存外部地址信号A6的逻辑值。
在图2中展示地址锁存电路12a的内部构成，地址锁存电路12b也和图2的构成一样。但是，向地址锁存电路12b，提供外部地址信号A2、A5。
I/O缓冲器11a，如图3所示的详细构成所示，包含：具有分别在电源端子VDDQ和接地端子VSSQ之间串联连接的PMOS晶体管以及NMOS晶体管的多个晶体管群41a～41d；生成各晶体管群的门信号PGTn0～PGTn3、NGTp0～NGTp3的门信号生成电路42。
各晶体管群41a～41d内的PMOS晶体管以及NMOS晶体管的连接点都与I/O缓冲器11a的输出端子连接。门信号生成电路42，如图4详细构成所示，包含NAND门G1～G6、NOR门G7～G9、倒相器IV1～IV19。
向各晶体管群41a～41d内的晶体管的门端子分别输入门信号生成电路42的输出PGTn0～PGTn3、NGTp0～NGTp3。
图5是地址信号A1、A6和控制信号生成电路的输出PGTn0～PGTn3、NGTp0～NGTp3的逻辑图。如图所示，地址信号A1、A6如果都是低电平，则I/O缓冲器11a内的3个晶体管群41a、41b、41c动作，I/O缓冲器11a的驱动能力变为默认状态。
此外，如果地址信号A1是高电平A6是低电平，则I/O缓冲器11a内的4个晶体管群41a、41b、41c、41d动作，I/O缓冲器11a的驱动能力变为最大的状态。
此外，如果地址信号A1是低电平，A6是高电平，则I/O缓冲器11a内的2个晶体管群41a、41b动作。这种情况下变成稍弱的状态。
此外，如果地址信号A1、A6都是高电平，则只有I/O缓冲器11a内的晶体管群41a动作，I/O缓冲器11a的驱动能力变为最弱的状态。
进而，在图4以及图5中，展示了I/O缓冲器11a内部构成，I/O缓冲器11b的构成也一样。
图6是展示通过相对数据信号(DQ)使数据选通信号(DQS)的轨迹长度增长使DQS信号延迟，在以最适合于该轨迹长度的驱动器的驱动能力驱动DQS信号的情况下的，从I/O缓冲器11a、11b输出的DQS和DQ的定时的图。
如图所示，本实施方式的存储器1，输出在DQ的数据有效期间的中间附近，具有DQS的逻辑变化那样的定时的DQ和DQS。
因此，在控制器2一方，即使不特意进行DQ和DQS的相位调整，也可以在DQS的边可靠地取得DQ。
在上述的图3以及图4中，说明了I/O缓冲器11a的内部构成，但I/O缓冲器11b的构成也一样，根据外部地址信号A2、A5可变控制I/O缓冲器11b的驱动能力。
这样，在本实施方式中，在存储器1的内部，因为分别独立地可变控制输出DQ的I/O缓冲器11a的驱动能力和输出DQS的I/O缓冲器11b的驱动能力，所以作为一例，通过延长轨迹长度，可以容易在DQ数据有效期间的中间附近，以DQS的逻辑变化那样的定时输出DQ和DQS。因而，在和存储器1进行数据的交换的控制器2一方，不需要进行DQ和DQS的复杂的定时调整，可以简化控制器2的内部构成。
此外，在本实施方式中，因为利用指定存储器1的地址的外部地址信号的一部分设定I/O缓冲器11a、11b的驱动能力，所以不设置驱动能力设定用的专用端子也可以。

Claims (19)

1、一种半导体集成电路，包含：
第1输出驱动部分，用于输出与基准时钟信号同步的数据信号；
第2输出驱动部分，用于输出规定上述数据信号的定时的数据选通信号；
驱动控制部分，用于分别独立控制上述第1以及第2输出驱动部分的驱动能力。
2、权利要求1所述的半导体集成电路，其特征在于：
所述驱动控制部分包括，
控制所述第1输出驱动部分的驱动能力的第1驱动控制部分，以及
控制所述第2输出驱动部分的驱动能力的第2驱动控制部分。
3、权利要求1所述的半导体集成电路，其特征在于：
上述第1以及第2输出驱动部分分别具有多个晶体管，
上述驱动控制部分，分别对上述第1以及第2输出驱动部分，通过切换所驱动的晶体管的数量控制驱动能力。
4、权利要求1所述的半导体集成电路，其特征在于：
上述第1输出驱动部分，具有分别具有在第1以及第2基准电压端子之间串联连接的PMOS晶体管以及NMOS晶体管的多个第1晶体管群，
在上述多个第1晶体管群各自中的上述PMOS晶体管以及上述NMOS晶体管的连接点，都与上述第1输出驱动部分的输出端子连接，
上述第2输出驱动部分，具有分别具有在上述第1以及第2基准电压端子之间串联连接的PMOS晶体管以及NMOS晶体管的多个第2晶体管群，
在上述多个第2晶体管群各自中的上述PMOS晶体管以及上述NMOS晶体管的连接点，都与上述第2输出驱动部分的输出端子连接，
上述驱动控制部分，分别切换上述多个第1以及第2晶体管群各自的通、断，控制上述第1以及第2输出驱动部分的驱动能力。
5、权利要求4所述的半导体集成电路，其特征在于：
属于同一上述第1晶体管群的PMOS晶体管以及NMOS晶体管，同时被切换为开或者关，
属于同一上述第2晶体管群的PMOS晶体管以及NMOS晶体管，同时被切换为开或者关，
上述驱动控制部分，切换同时接通的上述第1晶体管群的数量，控制上述第1输出驱动部分的驱动能力，并且切换同时接通的上述第2晶体管群的数量，控制上述第2输出驱动部分的驱动能力。
6、权利要求4所述的半导体集成电路，其特征在于：
上述驱动控制部分，分别切换上述多个第1以及第2晶体管群各自的通、断，把上述第1以及第2输出驱动部分的驱动能力控制在3种以上。
7、权利要求1所述的半导体集成电路，其特征在于：
上述驱动控制部分，根据第1地址信号控制上述第1输出驱动部分的驱动能力，根据第2地址信号控制上述第2输出驱动部分的驱动能力。
8、权利要求7所述的半导体集成电路，其特征在于：
具备分别锁存从外部提供的上述第1以及第2地址信号的第1以及第2地址锁存电路，
上述驱动控制部分，根据在上述第1以及第2地址锁存电路各自中锁存的地址信号，控制上述第1以及第2输出驱动部分的驱动能力。
9、权利要求8所述的半导体集成电路，
上述第1以及第2地址锁存电路，只在被设定在特定的模式的情况下，分别锁存上述第1以及第2地址信号。
10、一种存储系统，包含：
存储部分，用于响应数据读取请求，输出与被指定的地址对应的数据信号和规定上述数据信号的定时的数据选通信号；
第1输出驱动部分，用于输出与基准时钟信号同步的上述数据信号；
第2输出驱动部分，用于输出与上述数据信号同步的上述数据选通信号；
驱动控制部分，用于分别控制上述第1以及第2输出驱动部分的驱动能力。
11、权利要求10所述的存储系统，其特征在于：
上述存储装置是DDR SDRAM。
12、权利要求10所述的存储系统，其特征在于：
所述驱动控制部分包括控制所述第1输出驱动部分的驱动能力的第1驱动控制部分，以及控制所述第2输出驱动部分的驱动能力的第2驱动控制部分。
13、权利要求10所述的存储系统，其特征在于：
上述第1以及第2输出驱动部分分别具有多个晶体管，
上述驱动控制部分，对上述第1以及第2输出驱动部分的各自，通过切换所驱动的晶体管的数量控制驱动能力。
14、权利要求10所述的存储系统，其特征在于：
上述第1输出驱动部分，具有分别具有在第1以及第2基准电压端子之间串联连接的PMOS晶体管以及NMOS晶体管的多个第1晶体管群，
在上述多个第1晶体管群各自中的上述PMOS晶体管以及上述NMOS晶体管的连接点，都与上述第1输出驱动部分的输出端子连接，
上述第2输出驱动部分，具有分别具有在上述第1以及第2基准电压端子之间串联连接的PMOS晶体管以及NMOS晶体管的多个第2晶体管群，
在上述多个第2晶体管群各自中的上述PMOS晶体管以及上述NMOS晶体管的连接点，都与上述第2输出驱动部分的输出端子连接，
上述驱动控制部分，分别切换上述多个第1以及第2晶体管群的通、断，控制上述第1以及第2输出驱动部分的驱动能力。
15、权利要求14所述的存储系统，其特征在于：
属于同一上述第1晶体管群的PMOS晶体管以及NMOS晶体管，同时被切换为通或者断，
属于同一上述第2晶体管群的PMOS晶体管以及NMOS晶体管，同时被切换为通或者断，
上述驱动控制部分，切换同时接通的上述第1晶体管群的数量，控制上述第1输出驱动部分的驱动能力，并且切换同时接通的上述第2晶体管群的数量，控制上述第2输出驱动部分的驱动能力。
16、权利要求14所述存储系统，其特征在于：
上述驱动控制部分，分别切换上述第1以及第2晶体管群的通、断，把上述第1以及第2输出驱动部分的驱动能力控制在3种以上。
17、权利要求10所述的存储系统，
上述驱动控制部分，根据第1地址信号控制上述第1输出驱动部分的驱动能力，根据第2地址信号控制上述第2输出驱动部分的驱动能力。
18、权利要求17所述的存储系统，其特征在于：
具备分别锁存从外部提供的上述第1以及第2地址信号的第1以及第2地址锁存电路，
上述驱动控制部分，根据在上述第1以及第2地址锁存电路各自中锁存的地址信号，控制上述第1以及第2输出驱动部分的驱动能力。
19、权利要求18所述的存储系统，
上述第1以及第2地址锁存电路，只在被设定在特定的模式的情况下，分别锁存上述第1以及第2地址信号。
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