KR100546214B1 - 반도체 소자의 데이터 및 데이터 스트로브 드라이버 스트랭쓰 제어 회로 - Google Patents

반도체 소자의 데이터 및 데이터 스트로브 드라이버 스트랭쓰 제어 회로 Download PDF

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Abstract

제 1 어드레스 코드에 따라 제 1 제어 신호를 생성하고, 제 2 어드레스 코드에 따라 제 2 제어 신호를 생성하며 제 3 어드레스 코드에 따라 제 3 제어 신호를 생성하는 제어신호 생성부와; 상기 제 1 제어 신호에 따라 선택되며 입력되는 데이터의 드라이버 스트랭쓰를 상기 제 2 제어 신호에 따라 제어하며 상기 제 3 제어 신호에 따라 미세 조정하기 위한 데이터 드라이버 스트랭쓰 제어부; 및 상기 제 1 제어 신호에 따라 선택되며 입력되는 데이터 스트로브의 드라이버 스트랭쓰를 상기 제 2 제어 신호에 따라 제어하며 상기 제 3 제어 신호에 따라 미세 조정하기 위한 데이터 스트로브 드라이버 스트랭쓰 제어부를 포함하여 이루어진 반도체 소자의 데이터 및 데이터 스트로브의 드라이버 스트랭쓰 제어 회로가 개시된다.
DQ 및 DQS의 드라이버 스트랭쓰 제어

Description

반도체 소자의 데이터 및 데이터 스트로브 드라이버 스트랭쓰 제어 회로{Circuit for controlling strength of data and data strobe driver in semiconductor device}
도 1 은 종래 기술에 따른 데이터 및 데이터 스트로브 드라이버의 스트랭쓰 제어를 설명하기 위한 블록도이다.
도 2 는 도 1의 드라이버 스트랭쓰 제어부의 상세 블록도이다.
도 3 은 본 발명의 제 1 실시예에 따른 데이터 및 데이터 스트로브 드라이버 의 스트랭쓰 제어를 설명하기 위한 블록도이다.
도 4 는 본 발명의 제 2 실시예에 따른 데이터 및 데이터 스트로브 드라이버 의 스트랭쓰 제어를 설명하기 위한 블록도이다.
도 5 는 도 3 및 도 4의 DQ 드라이버 스트랭쓰 제어부의 상세 회로도이다.
도 6 은 도 3 및 도 4의 DQS 드라이버 스트랭쓰 제어부의 상세 회로도이다.
* 도면의 주요 부분에 대한 부호의 설명
100 및 200: EMRS 회로 110 및 220: DQS 드라이버 스트랭쓰 제어부
120 및 230: DQ 드라이버 스트랭쓰 제어부
210: 테스트 모드 제어부
700: DQ 드라이버
본 발명은 고속 동작용 반도체 소자의 데이터 전송에 관한 것으로 특히, 데이터 및 데이터 스트로브 드라이버의 스트랭쓰를 개별적으로 조절하여 시스템의 셋업 홀드 타임을 조절할 수 있는 반도체 소자의 데이터 및 데이터 스트로브 드라이버의 스트랭쓰 제어 회로에 관한 것이다.
메모리의 고속화가 절실히 요구됨에 따라 저속 동작 메모리에서 크게 문제가 되지 않았던 데이터 셋업/홀드 타임(setup/hold time)의 최소 데이터 결정 시간이 수백 ps 단위로 감소되고 있는 추세이다. 이러한 조건은 고속 동작 메로리에서 데이터를 결정하는데 큰 어려움으로 작용한다. 실제 디램은 DQ(데이터) 와 DQS(데이터 스트로브)를 동일한 스트랭쓰(strength)로 드라이버하고 그 디램이 보내준 데이터를 받아 들이는 시스템에서는 DQS가 데이터를 받는 기준 신호로 사용된다.
어떤 시스템이 구성된 후에는 시스템이 갖게 되는 데이터 셋업/홀드 타임이 존재하게 된다. 이때 한번 세팅된 셋업/홀드 타임을 그 시스템에서 변경하는 것이 대단히 어렵다.
일반적으로 저속 동작에서는 한번 셋팅된 셋업/홀드 타임으로 충분한 데이터 전송이 가능하지만 고속 동작에서는 문제를 일으킬 수 있다. 그러므로 고속 동작에서는 셋업/홀드 타임을 재조정하게 되는 경우가 발생하게 된다.
따라서 이미 셋팅된 시스템에서 문제가 발생하게 되면 데이터와 그 스트로브 스트랭쓰를 동시에 제어하게 된다. 이러한 종래 기술을 도 1 및 도 2 를 참조하여 설명하기로 한다.
EMRS 코드(A1 및 A2)의 입력에 따라 EMRS(Extended Mode Resister Set)회로(10)에서 제어 신호가 출력된다. 이 제어 신호에 따라 드라이버 스트랭쓰 제어부(20)로부터 드라이버 스트랭쓰 제어 신호가 생성된다. 드라이버 스트랭쓰 신호에 의해 DQS 드라이버(30) 및 DQ 드라이버(40)가 동시에 제어된다. 따라서 스트랭쓰가 제어된 DQS 및 DQ가 각각 출력된다.
도 2 는 드라이버 스트랭쓰 제어부(20)의 상세 블록도이다.
예를 들어 드라이버 스트랭쓰 제어부(20)의 출력 신호를 3 종류 즉, weak, half 및 full로 구분하기로 한다.
DQS 드라이버의 스트랭쓰는 제어되지 않거나 DQ와 같이 그 드라이버 스트랭쓰가 제어되므로 도 2에 그것의 제어에 대한 회로는 생략하였다.
데이터 스트랭쓰 제어부는 다수의 지연 유니트(310 내지 380)로 이루어진다.
EMRS 회로(10)로부터 weak 신호가 출력되면 데이터(DQ)는 제 1 내지 제 3 지연 유니트(310 내지 330)만을 경유하여 DQ 드라이버(40)에 입력된다.
EMRS 회로(10)로부터 half 신호가 출력되면 데이터(DQ)는 제 1 내지 제 6 지연 유니트(310 내지 360)만을 경유하여 DQ 드라이버(40)에 입력된다.
EMRS 회로(10)로부터 full 신호가 출력되면 데이터(DQ)는 제 1 내지 제 8 지연 유니트(310 내지 380)를 경유하여 DQ 드라이버(40)에 입력된다.
상술한 바와 같은 종래 기술은 DQS 및 DQ 드라이버 스트랭쓰를 동시에 제어 할 수 밖에 없었다. 즉, DQ 와 DQS의 드라이버 스트랭스를 동시에 동일하게 제어하므로 데이터를 받아들이는 쪽에서 데이터와 그 데이터의 수신의 기준이 되는 DQS의 도착 타임의 조절을 개별적으로 할 수 없게 된다. 그로인하여 이미 셋팅된 시스템에서 미세한 셋업/홀드 타임을 조절할 방법이 없었다.
따라서 본 발명은 DQ와 DQS의 드라이버 스트랭쓰를 따로 따로 제어하면서 미세 조정이 가능한 반도체 소자의 데이터 및 데이터 스트로브 드라이버의 스트랭쓰 제어 회로를 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 데이터 및 데이터 스트로브 드라이버의 스트랭쓰 제어 회로는 제 1 어드레스 코드에 따라 제 1 제어 신호를 생성하고, 제 2 어드레스 코드에 따라 제 2 제어 신호를 생성하며 제 3 어드레스 코드에 따라 제 3 제어 신호를 생성하는 제어신호 생성부와;
상기 제 1 제어 신호에 따라 선택되며 입력되는 데이터의 드라이버 스트랭쓰를 상기 제 2 제어 신호에 따라 제어하며 상기 제 3 제어 신호에 따라 미세 조정하기 위한 데이터 드라이버 스트랭쓰 제어부; 및
상기 제 1 제어 신호에 따라 선택되며 입력되는 데이터 스트로브의 드라이버 스트랭쓰를 상기 제 2 제어 신호에 따라 제어하며 상기 제 3 제어 신호에 따라 미세 조정하기 위한 데이터 스트로브 드라이버 스트랭쓰 제어부를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 3 은 본 발명의 제 1 실시예에 따른 데이터 및 데이터 스트로브 드라이버 의 스트랭쓰 제어를 설명하기 위한 블록도이다.
EMRS 어드레스 코드(A1, A2)는 어떤 스트랭쓰 방식을 사용할 것인지를 결정하는 어드레스 코드이다. 즉, EMRS 코드에 따라 EMRS 회로(100)는 weak, half 및 full 신호를 생성한다. 어드레스 코드(A3)는 DQS 드라이버 스트랭쓰 제어부(110) 및 DQ 드라이버 스트랭쓰 제어부(120)를 선택적으로 구동시키기 위해 사용된다. 어드레스 코드(A4)는 DQS 및 DQ의 드라이버 스트랭쓰를 업 및 다운 동작으로 구분하여 제어하기 위해 사용된다.
예를 들어 어드레스 코드(A3)가 하이 상태이면 DQS 드라이버 스트랭쓰 제어부(110)가 선택되고, 로우 상태이면 DQ 드라이버 스트랭쓰 제어부(120)가 선택된다. 어드레스 코드(A4)가 로우 상태인 경우 다운 스위칭 동작에 의해 DQ 및 DQS의 드라이버 스트랭쓰가 작게 조절되고, 하이 상태이면 업 스위칭 동작에 의해 DQ 및 DQS의 드라이버 스트랭쓰가 크게 조절된다.
도 4 는 본 발명의 제 2 실시예에 따른 데이터 및 데이터 스트로브 드라이버 의 스트랭쓰 제어를 설명하기 위한 블록도이다.
어드레스 코드(A1 및 A2)는 EMRS 회로(200)에 입력되고, 어드레스 코드(A3 및 A4)는 테스트 모드 제어부(210)에 입력된다.
테스트 모드 동작을 제외한 모든 동작은 도 3과 동일하므로 테스트 모드 동작만 설명하기로 한다.
테스트 모드 동작시 테스트 모드 인에이블 신호(E1)에 의해 테스트 모드가 활성화되면 DQ 및 DQS의 드라이버 스트랭쓰 조정 없이 그대로 DQS 및 DQ 드라이버에 제공되므로 DQS 및 DQ 드라이버는 동일한 슬로프 및 타이밍으로 구동된다.
테스트 모드 이후에는 어드레스 코드(A1, A2, A3 및 A4)에 따라 DQS 및 DQ 드라이버 스트랭쓰 제어부(220 및 230)가 선택적으로 구동되어 입력되는 DQS 또는 DQ의 드라이버 스트랭쓰가 제어된다.
도 5 는 도 3 및 도 4의 DQ 드라이버 스트랭쓰 제어부의 상세 회로도이다.
DQ 드라이버와 DQS 드라이버는 동일한 구조이며, 또한 DQ 드라이버 스트랭쓰 제어부 및 DQS 드라이버 스트랭쓰 제어부도 동일한 구조이다.
예를 들어 EMRS 회로(100 또는 200)로부터 weak 신호가 출력되면 패스 게이트(T1, T11, T12 및 T4)가 턴온된다. 그러므로 데이터(DQ)가 지연 유니트(410 및 420)를 경유하여 DQ 드라이버(700)에 입력된다.
이때, 어드레스 코드(A4)가 로우 상태이면 이에 해당하는 EMRS 회로(200)부터의 출력 신호에 의해 턴온되어 있던 패스 게이트(T12)가 턴오프되므로 데이터(DQ)는 지연 유니트(410)만을 경유하여 DQ 드라이버(700)에 입력된다.
어드레스 코드(A4)가 하이 상태이면 이에 해당하는 EMRS 회로(200)부터의 출력 신호에 의해 패스 게이트(T11, T12 및 T13)가 턴온되므로 데이터(DQ)는 지연 유니트(410 내지 430)를 경유하여 DQ 드라이버(700)에 입력된다.
예를 들어 EMRS 회로(100 또는 200)로부터 half 신호가 출력되면 패스 게이트(T2, T21, T22 및 T5)가 턴온된다. 그러므로 데이터(DQ)가 지연 유니트(510 내지 550)를 경유하여 DQ 드라이버(700)에 입력된다.
이때, 어드레스 코드(A4)가 로우 상태이면 이에 해당하는 EMRS 회로(200)부터의 출력 신호에 의해 턴온되어 있던 패스 게이트(T22)가 턴오프되므로 데이터(DQ)는 지연 유니트(510 내지 540)만을 경유하여 DQ 드라이버(700)에 입력된다.
어드레스 코드(A4)가 하이 상태이면 이에 해당하는 EMRS 회로(200)부터의 출력 신호에 의해 패스 게이트(T21, T22 및 T23)가 턴온되므로 데이터(DQ)는 지연 유니트(510 내지 560)를 경유하여 DQ 드라이버(700)에 입력된다.
예를 들어 EMRS 회로(100 또는 200)로부터 full 신호가 출력되면 패스 게이트(T3, T31, T32 및 T6)가 턴온된다. 그러므로 데이터(DQ)가 지연 유니트(610 내지 680)를 경유하여 DQ 드라이버(700)에 입력된다.
이때, 어드레스 코드(A4)가 로우 상태이면 이에 해당하는 EMRS 회로(200)부터의 출력 신호에 의해 턴온되어 있던 패스 게이트(T32)가 턴오프되므로 데이터(DQ)는 지연 유니트(610 내지 670)만을 경유하여 DQ 드라이버(700)에 입력된다.
어드레스 코드(A4)가 하이 상태이면 이에 해당하는 EMRS 회로(200)부터의 출력 신호에 의해 패스 게이트(T31, T32 및 T33)가 턴온되므로 데이터(DQ)는 지연 유니트(610 내지 690)를 경유하여 DQ 드라이버(700)에 입력된다.
도 6 은 도 3 및 도 4의 DQS 드라이버 스트랭쓰 제어부의 상세 회로도이다.
예를 들어 EMRS 회로(100 또는 200)로부터 weak 신호가 출력되면 패스 게이 트(T1, T11, T12 및 T4)가 턴온된다. 그러므로 데이터(DQ)가 지연 유니트(410 및 420)를 경유하여 DQS 드라이버(800)에 입력된다.
이때, 어드레스 코드(A4)가 로우 상태이면 이에 해당하는 EMRS 회로(200)부터의 출력 신호에 의해 턴온되어 있던 패스 게이트(T12)가 턴오프되므로 데이터 스트로브(DQS)는 지연 유니트(410)만을 경유하여 DQS 드라이버(800)에 입력된다.
어드레스 코드(A4)가 하이 상태이면 이에 해당하는 EMRS 회로(200)부터의 출력 신호에 의해 패스 게이트(T11, T12 및 T13)가 턴온되므로 데이터 스트로브(DQS)는 지연 유니트(410 내지 430)를 경유하여 DQS 드라이버(800)에 입력된다.
예를 들어 EMRS 회로(100 또는 200)로부터 half 신호가 출력되면 패스 게이트(T2, T21, T22 및 T5)가 턴온된다. 그러므로 데이터 스트로브(DQS)가 지연 유니트(510 내지 550)를 경유하여 DQS 드라이버(800)에 입력된다.
이때, 어드레스 코드(A4)가 로우 상태이면 이에 해당하는 EMRS 회로(200)부터의 출력 신호에 의해 턴온되어 있던 패스 게이트(T22)가 턴오프되므로 데이터 스트로브(DQS)는 지연 유니트(510 내지 540)만을 경유하여 DQS 드라이버(800)에 입력된다.
어드레스 코드(A4)가 하이 상태이면 이에 해당하는 EMRS 회로(200)부터의 출력 신호에 의해 패스 게이트(T21, T22 및 T23)가 턴온되므로 데이터 스트로브(DQS)는 지연 유니트(510 내지 560)를 경유하여 DQS 드라이버(800)에 입력된다.
예를 들어 EMRS 회로(100 또는 200)로부터 full 신호가 출력되면 패스 게이트(T3, T31, T32 및 T6)가 턴온된다. 그러므로 데이터 스트로브(DQS)가 지연 유니 트(610 내지 680)를 경유하여 DQS 드라이버(800)에 입력된다.
이때, 어드레스 코드(A4)가 로우 상태이면 이에 해당하는 EMRS 회로(200)부터의 출력 신호에 의해 턴온되어 있던 패스 게이트(T32)가 턴오프되므로 데이터 스트로브(DQS)는 지연 유니트(610 내지 670)만을 경유하여 DQS 드라이버(800)에 입력된다.
어드레스 코드(A4)가 하이 상태이면 이에 해당하는 EMRS 회로(200)부터의 출력 신호에 의해 패스 게이트(T31, T32 및 T3)가 턴온되므로 데이터 스트로브(DQS)는 지연 유니트(610 내지 690)를 경유하여 DQS 드라이버(800)에 입력된다.
본 발명의 실시예에서는 EMRS 회로를 예로 들어 설명하였지만 MRS 회로를 사용해도 무방하다.
본 발명은 저속 및 고속 동작의 디램에서 이용가능하며, 시스템의 셋업/홀드 타임을 DQ 및 DQS 드라이버 스트랭쓰를 MRS, EMRS 또는 기타 코드의 조합에 의해 조정해서 외부 시스템의 셋업/홀드 타임을 효율적으로 조절할 수 있다.
본 발명에 의하면 DQ와 DQS의 드라이버 스트랭쓰를 따로 따로 제어하면서 미세 조정이 가능하다.
본 발명은 실시예를 중심으로 하여 설명되었으나 당 분야의 통상의 지식을 가진 자라면 이러한 실시예를 이용하여 다양한 형태의 변형 및 변경이 가능하므로 본 발명은 이러한 실시예에 한정되는 것이 아니라 다음의 특허 청구 범위에 의해 한정된다.

Claims (12)

  1. 제 1 어드레스 코드에 따라 제 1 제어 신호를 생성하고, 제 2 어드레스 코드에 따라 제 2 제어 신호를 생성하며 제 3 어드레스 코드에 따라 제 3 제어 신호를 생성하는 제어신호 생성부와;
    상기 제 1 제어 신호에 따라 선택되며 입력되는 데이터의 드라이버 스트랭쓰를 상기 제 2 제어 신호에 따라 제어하며 상기 제 3 제어 신호에 따라 미세 조정하기 위한 데이터 드라이버 스트랭쓰 제어부; 및
    상기 제 1 제어 신호에 따라 선택되며 입력되는 데이터 스트로브의 드라이버 스트랭쓰를 상기 제 2 제어 신호에 따라 제어하며 상기 제 3 제어 신호에 따라 미세 조정하기 위한 데이터 스트로브 드라이버 스트랭쓰 제어부를 포함하여 이루어진 반도체 소자의 데이터 및 데이터 스트로브의 드라이버 스트랭쓰 제어 회로.
  2. 제 1 항에 있어서,
    상기 제어 신호 생성부는 EMRS 회로 또는 MRS 회로로 구성된 반도체 소자의 데이터 및 데이터 스트로브의 드라이버 스트랭쓰 제어 회로.
  3. 제 1 항에 있어서,
    상기 제 2 제어 신호는 3 가지 상태 인 반도체 소자의 데이터 및 데이터 스트로브의 드라이버 스트랭쓰 제어 회로.
  4. 제 1 항에 있어서,
    상기 제 3 제어 신호는 2 가지 상태 인 반도체 소자의 데이터 및 데이터 스트로브의 드라이버 스트랭쓰 제어 회로.
  5. 제 1 항에 있어서,
    상기 데이터 드라이버 스트랭쓰 제어부는
    입력되는 데이터의 전달을 상기 제 2 제어 신호의 제 1 상태에 따라 단속하기 위한 제 1 패스 게이트;
    상기 제 1 패스 게이트와 제 1 출력 단자 간에 직렬 연결된 제 1 내지 제 3 지연 유니트;
    상기 제 1 패스 게이트와 상기 제 1 지연 유니트간, 상기 제 1 및 제 2 지연 유니트 간, 그리고 상기 제 2 지연 유니트 및 제 3 지연 유니트 간에 각각 설치되며 상기 제 3 제어 신호에 따라 턴온되는 제 2 내지 제 4 패스게이트;
    상기 제 1, 제 2 및 제 3 지연 유니트의 출력을 상기 제 1 출력 단자를 통해 상기 제 2 제어 신호의 제 1 상태에 따라 DQ 드라이버에 전달하기 위한 제 5 패스 게이트;
    입력되는 데이터의 전달을 상기 제 2 제어 신호의 제 2 상태에 따라 단속하기 위한 제 6 패스 게이트;
    상기 제 6 패스 게이트와 제 2 출력 단자 간에 직렬 연결된 제 4 내지 제 9 지연 유니트;
    상기 제 7 및 제 8 지연 유니트간, 상기 제 8 및 제 9 지연 유니트 간, 그리고 상기 제 9 및 제 10 지연 유니트 간에 각각 설치되며 상기 제 3 제어 신호에 따라 턴온되는 제 7 내지 제 9 패스게이트;
    상기 제 7, 제 8 및 제 9 지연 유니트의 출력을 상기 제 2 출력 단자를 통해 상기 제 2 제어 신호의 제 1 상태에 따라 DQ 드라이버에 전달하기 위한 제 10 패스 게이트;
    입력되는 상기 데이터의 전달을 상기 제 2 제어 신호의 제 3 상태에 따라 단속하기 위한 제 11 패스 게이트;
    상기 제 11 패스 게이트와 제 3 출력 단자 간에 직렬 연결된 제 10 내지 제 18 지연 유니트;
    상기 제 14 및 제 15 지연 유니트간, 상기 제 15 및 제 16 지연 유니트 간, 그리고 상기 제 16 및 제 17 지연 유니트 간에 각각 설치되며 상기 제 3 제어 신호에 따라 턴온되는 제 12 내지 제 14 패스게이트;
    상기 제 15 및 제 16 지연 유니트의 출력을 상기 제 3 출력 단자를 통해 상기 제 3 제어 신호의 제 3 상태에 따라 상기 DQ 드라이버에 전달하기 위한 제 15 패스 게이트로 이루어진 반도체 소자의 데이터 및 데이터 스트로브의 드라이버 스트랭쓰 제어 회로.
  6. 제 1 항에 있어서,
    상기 데이터 드라이버 스트랭쓰 제어부와 상기 데이터 스트로브 스트랭쓰 제어부는 동일한 구조를 갖는 반도체 소자의 데이터 및 데이터 스트로브의 드라이버 스트랭쓰 제어 회로.
  7. 테스트 인에이블 신호에 따라 인에이블되며 제 1 어드레스 코드에 따라 제 1 제어 신호를 생성하고 제 3 어드레스 코드에 따라 제 3 제어 신호를 생성하는 테스트 모드 제어부;
    제 2 어드레스 코드에 따라 제 2 제어 신호를 생성하는 제어 신호 생성부;
    상기 제 1 제어 신호에 따라 선택되며 입력되는 데이터의 드라이버 스트랭쓰를 상기 제 2 제어 신호에 따라 제어하며 상기 제 3 제어 신호에 따라 미세 조정하기 위한 데이터 드라이버 스트랭쓰 제어부; 및
    상기 제 1 제어 신호에 따라 선택되며 입력되는 데이터 스트로브의 드라이버 스트랭쓰를 상기 제 2 제어 신호에 따라 제어하며 상기 제 3 제어 신호에 따라 미세 조정하기 위한 데이터 스트로브 드라이버 스트랭쓰 제어부를 포함하여 이루어진 반도체 소자의 데이터 및 데이터 스트로브의 드라이버 스트랭쓰 제어 회로.
  8. 제 7 항에 있어서,
    상기 제어 신호 생성부는 EMRS 회로 또는 MRS 회로로 구성된 반도체 소자의 데이터 및 데이터 스트로브의 드라이버 스트랭쓰 제어 회로.
  9. 제 7 항에 있어서,
    상기 제 2 제어 신호는 3 가지 상태 인 반도체 소자의 데이터 및 데이터 스트로브의 드라이버 스트랭쓰 제어 회로.
  10. 제 8 항에 있어서,
    상기 제 3 제어 신호는 2 가지 상태 인 반도체 소자의 데이터 및 데이터 스트로브의 드라이버 스트랭쓰 제어 회로.
  11. 제 7 항에 있어서,
    상기 데이터 드라이버 스트랭쓰 제어부는
    입력되는 데이터의 전달을 상기 제 2 제어 신호의 제 1 상태에 따라 단속하기 위한 제 1 패스 게이트;
    상기 제 1 패스 게이트와 제 1 출력 단자 간에 직렬 연결된 제 1 내지 제 3 지연 유니트;
    상기 제 1 패스 게이트와 상기 제 1 지연 유니트간, 상기 제 1 및 제 2 지연 유니트 간, 그리고 상기 제 2 지연 유니트 및 제 3 지연 유니트 간에 각각 설치되며 상기 제 3 제어 신호에 따라 턴온되는 제 2 내지 제 4 패스게이트;
    상기 제 1, 제 2 및 제 3 지연 유니트의 출력을 상기 제 1 출력 단자를 통해 상기 제 2 제어 신호의 제 1 상태에 따라 DQ 드라이버에 전달하기 위한 제 5 패스 게이트;
    입력되는 데이터의 전달을 상기 제 2 제어 신호의 제 2 상태에 따라 단속하기 위한 제 6 패스 게이트;
    상기 제 6 패스 게이트와 제 2 출력 단자 간에 직렬 연결된 제 4 내지 제 9 지연 유니트;
    상기 제 7 및 제 8 지연 유니트간, 상기 제 8 및 제 9 지연 유니트 간, 그리고 상기 제 9 및 제 10 지연 유니트 간에 각각 설치되며 상기 제 3 제어 신호에 따라 턴온되는 제 7 내지 제 9 패스게이트;
    상기 제 7, 제 8 및 제 9 지연 유니트의 출력을 상기 제 2 출력 단자를 통해 상기 제 2 제어 신호의 제 1 상태에 따라 DQ 드라이버에 전달하기 위한 제 10 패스 게이트;
    입력되는 상기 데이터의 전달을 상기 제 2 제어 신호의 제 3 상태에 따라 단속하기 위한 제 11 패스 게이트;
    상기 제 11 패스 게이트와 제 3 출력 단자 간에 직렬 연결된 제 10 내지 제 18 지연 유니트;
    상기 제 14 및 제 15 지연 유니트간, 상기 제 15 및 제 16 지연 유니트 간, 그리고 상기 제 16 및 제 17 지연 유니트 간에 각각 설치되며 상기 제 3 제어 신호에 따라 턴온되는 제 12 내지 제 14 패스게이트;
    상기 제 15 및 제 16 지연 유니트의 출력을 상기 제 3 출력 단자를 통해 상기 제 3 제어 신호의 제 3 상태에 따라 상기 DQ 드라이버에 전달하기 위한 제 15 패스 게이트로 이루어진 반도체 소자의 데이터 및 데이터 스트로브의 드라이버 스트랭쓰 제어 회로.
  12. 제 7 항에 있어서,
    상기 데이터 드라이버 스트랭쓰 제어부와 상기 데이터 스트로브 스트랭쓰 제어부는 동일한 구조를 갖는 반도체 소자의 데이터 및 데이터 스트로브의 드라이버 스트랭쓰 제어 회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005346908A (ja) * 2004-06-03 2005-12-15 Samsung Electronics Co Ltd データピンを通じて受信された制御ビットを利用して、メモリ装置の動作特性を変更する方法と関連した装置及びシステム
US7586799B2 (en) * 2007-09-27 2009-09-08 Micron Technology, Inc. Devices, systems, and methods for independent output drive strengths
KR102006243B1 (ko) 2012-12-24 2019-08-01 에스케이하이닉스 주식회사 반도체 장치의 데이터 라이트 회로

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57212690A (en) * 1981-06-24 1982-12-27 Hitachi Ltd Dynamic mos memory device
DE3172331D1 (en) * 1981-06-25 1985-10-24 Ibm Method and device for transmitting logic signals between micro chips
JP2718557B2 (ja) * 1989-12-20 1998-02-25 三田工業株式会社 出力制御回路
JPH06268505A (ja) * 1993-03-12 1994-09-22 Toshiba Corp 半導体集積回路
JPH1125678A (ja) * 1997-06-27 1999-01-29 Samsung Electron Co Ltd 出力ドライバ及び半導体メモリ装置
US6111446A (en) * 1998-03-20 2000-08-29 Micron Technology, Inc. Integrated circuit data latch driver circuit
KR100490657B1 (ko) * 2000-12-30 2005-05-24 주식회사 하이닉스반도체 메모리 출력능력의 가변제어 장치 및 방법
JP2003085974A (ja) * 2001-09-13 2003-03-20 Toshiba Corp 半導体集積回路およびメモリシステム
JP2005032291A (ja) * 2003-07-07 2005-02-03 Renesas Technology Corp 半導体記憶装置

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