JPH1125678A - 出力ドライバ及び半導体メモリ装置 - Google Patents

出力ドライバ及び半導体メモリ装置

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JPH1125678A
JPH1125678A JP16095798A JP16095798A JPH1125678A JP H1125678 A JPH1125678 A JP H1125678A JP 16095798 A JP16095798 A JP 16095798A JP 16095798 A JP16095798 A JP 16095798A JP H1125678 A JPH1125678 A JP H1125678A
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signals
gate
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Sang-Jae Lee
李▲祥▼載
▲ばえ▼明虎
Meiko Bae
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Abstract

(57)【要約】 【課題】出力パッドにかかる負荷の差に応じて出力ドラ
イバの駆動能力をプログラムする。 【解決手段】プログラマブル出力ドライバ405は、複数
個の制御信号（MRS1〜MRS4,/MRS1〜/MRS4）のうち該当
する制御信号により独立的に制御される複数個の出力駆
動部を具備し、プログラムにより駆動能力を調節するこ
とができる。プログラマブル出力ドライバ405を含む半
導体メモリ装置は、外部から印加されるモード選択のた
めの命令信号(/RAS,/CAS,/WE)とアドレス(A1〜A4)とに
応答して複数個の制御信号（MRS1〜MRS4,/MRS1〜/MRS
4）を発生する制御部407を具備し、命令信号がアクティ
ブである時にアドレスを印加することによりプログラマ
ブル出力ドライバ405の駆動能力を決定することができ
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、出力ドライバ及び
半導体メモリ装置に関する。
【０００２】
【従来の技術】半導体装置がシステムに採用される場合
において、半導体装置の出力端、即ち出力パッドは大き
な負荷を有するので、半導体装置には出力パッドを駆動
するための出力ドライバが含まれる。特に、システムは
大容量のメモリを要求するので、通常は、図1に示すよ
うに、多数個の半導体メモリ装置101乃至107で構成され
るモジュールがシステムに備えられる。従って、半導体
メモリ装置の出力ドライバは、モジュールラインの負荷
を十分に考慮して設計する必要がある。
【０００３】また、図1に示すとうに、システムボード
に含まれるモジュール111乃至117の数が増加すると、モ
ジュールラインの長さの差により負荷の差が発生し、こ
れにより信号のスキュー(Skew)が発生する。このような
信号のスキューは、高周波システムを実現する際に大き
な障害となるので、半導体メモリ装置の出力ドライバ
は、モジュールラインの負荷を十分に考慮して設計する
必要がある。
【０００４】従来の出力ドライバは、例えば、図2に示
すように、第1出力信号DOKPがゲートに印加され、ドレ
インに出力パッドDOUTが接続されるPMOSプルアップトラ
ンジスタP1と、第2出力信号DOKNがゲートに印加され、
ドレインに出力パッドDOUTが接続されるNMOSプルダウン
トランジスタN1とで構成される。
【０００５】又は、従来の出力ドライバは、例えば、図
3に示すように、第1出力信号DOKPがゲートに印加され、
ソースに出力パッドDOUTが接続されるNMOSプルアップト
ランジスタN2と第2出力信号DOKNがゲートに印加され、
ドレインに出力パッドDOUTが接続されるNMOSプルダウン
トランジスタN3とで構成される。
【０００６】第1及び第2出力信号DOKP及びDOKNは、出力
ドライバの入力端に接続されるデータ出力バッファ(図
示せず)がチップ内から伝えられた出力データを受取っ
て発生する信号である。
【０００７】ところが、従来の出力ドライバの駆動能力
は、プルアップトランジスタ及びプルダウントランジス
タの大きさにより予め固定される。従って、従来の出力
ドライバは、多数個のモジュールを含むシステムボード
において、モジュールラインの長さの差により、即ち出
力パッドにかかる負荷の差によって発生する信号のスキ
ューを効率的に低減することができないという短所があ
る。
【０００８】
【発明が解決しようとする課題】本発明の目的は、出力
パッドにかかる負荷の差に応じて駆動能力をプログラム
することができるプログラマブル出力ドライバを提供す
ることにある。
【０００９】本発明の他の目的は、出力パッドにかかる
負荷の差に応じて駆動能力をプログラムすることができ
るプログラマブル出力ドライバを具備する半導体メモリ
装置を提供することにある。
【００１０】
【課題を解決するための手段】前記目的を達成するため
の本発明に係るプログラマブル出力ドライバは、出力端
と、第1及び第2出力信号に応答して前記出力端を各々駆
動する複数個の出力駆動部とを具備し、前記各出力駆動
部は、複数個の制御信号のうち該当する制御信号により
独立的に制御されることを特徴とする。
【００１１】上記のプログラマブル出力ドライバは、例
えば、前記制御信号により制御されず、前記第1及び第2
出力信号に応答して前記出力端を駆動する他の出力駆動
部をさらに具備してもよい。
【００１２】前記他の目的を達成するための本発明に係
る半導体メモリ装置は、メモリセルアレーブロックと、
データ出力バッファと、パッドと、プログラマブル出力
ドライバーと、制御部とを具備することを特徴とする。
【００１３】前記データ出力バッファは、例えば、前記
メモリセルアレーブロックからデータバスを通して伝達
された出力データを受取って第1及び第2出力信号を発生
し、前記プログラマブル出力ドライバは、例えば、複数
個の制御信号によりプログラム可能に駆動能力が決定さ
れ、前記第1及び第2出力信号に応答して前記パッドを駆
動する。前記制御部は、例えば、モード選択のための命
令信号とアドレスとに応答して前記複数個の制御信号を
発生する。
【００１４】前記プログラマブル出力ドライバは、例え
ば、前記第1及び第2出力信号に応答して前記パッドを各
々駆動する複数個の出力駆動部を具備し、前記各出力駆
動部は、例えば、前記複数個の制御信号のうち該当する
制御信号により独立的に制御される。また、前記プログ
ラマブル出力ドライバは、例えば、前記制御信号により
制御されず、前記第1及び第2出力信号に応答して前記パ
ッドを駆動する他の出力駆動部をさらに具備してもよ
い。
【００１５】前記制御部は、例えば、前記モード選択の
ための命令信号に応答してモード制御信号を発生するモ
ードレジスターセット制御部と、前記モード制御信号と
前記アドレスとに応答して前記複数個の制御信号を発生
する制御信号発生部とを具備する。前記モード選択のた
めの命令信号は、例えば、ローアドレスストローブ信号
と、カラムアドレスストローブ信号と、書込イネーブル
信号とを含み、これらが全てアクティブされる時に前記
モード制御信号がアクティブにされる。前記制御信号発
生部は、例えば、前記モード制御信号がアクティブされ
る時に前記アドレスの各ビットを前記各制御信号として
出力する。
【００１６】
【発明の実施の形態】以下、添付図面に基づいて本発明
の好適な実施の形態を説明する。なお、各図面におい
て、文字列（例えば、RAS）の上部に線を付した符号
は、明細書において、当該文字列（例えば、RAS）の頭
部に”/”を付した符号（例えば、/RAS）と同一の信号
を意味する。
【００１７】図4に示すように、本発明の好適な実施の
形態に係る半導体メモリ装置は、メモリセルアレーブロ
ック401と、データ出力バッファ403と、プログラマブル
出力ドライバ405と、制御部407と、パッドDOUTとを具備
する。
【００１８】データ出力バッファ403は、メモリセルア
レーブロック401からデータバスDB及び/DBを通して伝達
された出力データを受取って、第1及び第2出力信号DOKP
及びDOKNを発生する（通常のデータ出力バッファと同
様）。プログラマブル出力ドライバ405は、複数個の制
御信号MRS1及び/MRS1乃至MRS4及び/MRS4により、駆動能
力をプログラムにより調節され、第1及び第2出力信号DO
KP及びDOKNに応答してパッドDOUT、即ち出力端を駆動す
る。制御部407は、半導体メモリ装置のモード選択のた
めの命令信号、即ちローアドレスストローブ信号、カラ
ムアドレスストローブ信号及び書込イネーブル信号並び
にアドレスA1乃至A4に応答して、複数個の制御信号MRS1
及び/MRS1乃至MRS4及び/MRS4を発生する。
【００１９】具体的には、半導体メモリ装置において、
プログラマブル出力ドライバ405の駆動能力を決定する
場合は、外部から印加される命令信号/RAS、/CAS及び/W
Eを全てアクティブにした後にアドレスA1乃至A4を印加
する。これにより、制御部407は、アドレスA1乃至A4に
応答して、複数個の制御信号MRS1及び/MRS1乃至MRS4及
び/MRS4のうち選択される信号をアクティブにし、その
アクティブにした制御信号によりプログラマブル出力ド
ライバ405の駆動能力が決定される。即ち、アドレスA1
乃至A4によりプログラマブル出力ドライバ405の駆動能
力が決定される。
【００２０】従って、例えば図1に示すように、システ
ムボードに多数個のモジュールを搭載したシステムにお
いて、各モジュールを本実施の形態に係る多数個の半導
体メモリ装置で構成し、各モジュールをアドレス又はバ
ンク選択信号CSにより各々独立的に制御されるバンクで
構成する場合、各半導体メモリ装置に該当するアドレス
（A1乃至A4）を印加することにより、各半導体メモリ装
置の出力ドライバの駆動能力を個別に調節することがで
きる。即ち、この場合、モジュールの位置とモジュール
ラインの長さの差とに起因する各半導体メモリ装置のパ
ッドにかかる負荷の差を考慮して、各半導体メモリの出
力ドライバの大きさを個別に調節することができる。
【００２１】各モジュールは、一つのバンクで構成して
もよいし、多数個のバンクで構成してもよい。また、同
一のバンクに属する半導体メモリ装置の出力ドライバの
大きさ、即ち駆動能力の大きさが同一になるように制御
される。これにより、モジュールの位置とモジュールラ
インの長さの差とに応じて、即ちメモリ装置のパッドに
かかる負荷の差に応じて発生する信号のスキューを効率
よく減少することができる。
【００２２】以下、図5及び図6を参照しながらプログラ
マブル出力ドライバ405の構成及び動作を説明する。
【００２３】図5は、図4に示すプログラマブル出力ドラ
イバの第1の構成例に係る回路図である。図5に示すよう
に、第1の構成例に係るプログラマブル出力ドライバ405
は、第1及び第2出力信号DOKP及びDOKNに応答してパッド
DOUT、即ち出力端を各々駆動する4つの出力駆動部501、
503、505及び507を具備する。各出力駆動部501、503、5
05及び507は、4つの制御信号MRS1乃至MRS4のうち対応す
る制御信号と、これらの反転信号/MRS1乃至/MRS4のうち
対応する反転信号により独立的に制御される。なお、図
5には、4つのプログラマブル出力駆動部501、503、505
及び507が示されているが、必要に応じて出力駆動部の
数を増加又は減少することができる。
【００２４】各出力駆動部501、503、505及び507は、ソ
ースに電源電圧VCCが印加され、ゲートに反転信号/MRS1
乃至/MRS4のうち対応する反転信号が印加されるPMOSス
イッチトランジスタ501a、503a、505a及び507aと、ソー
スにPMOSスイッチトランジスタ501a、503a、505a及び50
7aのドレインが接続され、ゲートに第1出力信号DOKPが
印加され、ドレインにパッドDOUT、即ち出力端が接続さ
れるPMOSプルアップトランジスタ501b、503b、505b及び
507bと、ドレインにパッドDOUTが接続され、ゲートに第
2出力信号DOKNが印加されるNMOSプルダウントランジス
タ501c、503c、505c及び507cと、ドレインにNMOSプルダ
ウントランジスタ501c、503c、505c及び507cのソースが
接続され、ゲートに制御信号MRS1乃至MRS4のうち対応す
る制御信号が印加され、ソースに接地電圧VSSが印加さ
れるNMOSスイッチトランジスタ501d、503d、505d及び50
7dを含んで構成される。
【００２５】具体的には、反転信号/MRS1乃至/MRS4によ
り制御されるPMOSスイッチトランジスタ501a、503a、50
5a及び507a、並びに、制御信号MRS1乃至MRS4により制御
されるNMOSスイッチトランジスタ501d、503d、505d及び
507dのターンオン及びターンオフにより、第1の構成例
に係る出力ドライバの大きさ、即ち駆動能力が調節され
る。
【００２６】例えば、制御信号MRS1乃至MRS4が論理(1、
1、1、1)の場合、出力駆動部501、503、505及び507のPM
OSスイッチトランジスタ501a、503a、505a及び507a並び
にNMOSスイッチトランジスタ501d、503d、505d及び507d
が全てターンオンされる。これにより、出力駆動部50
1、503、505及び507は、全て第1及び第2出力信号DOKP及
びDOKNに応答してパッドDOUTを駆動する。
【００２７】また、例えば、制御信号MRS1乃至MRS4が論
理(0、0、0、1)の場合、出力駆動部501、503及び505のP
MOSスイッチトランジスタ501a、503a及び505a並びにNMO
Sスイッチトランジスタ501d、503d及び505dは全てター
ンオフされ、一方、出力駆動部507のPMOSスイッチトラ
ンジスタ507a及びNMOSスイッチトランジスタ507dはター
ンオンされる。これにより、出力駆動部507のみが第1及
び第2出力信号DOKP及びDOKNに応答してパッドDOUTを駆
動する。
【００２８】以上のように、第1の構成例に係るプログ
ラマブル出力ドライバによれば、制御信号MRS1及び/MRS
1乃至乃至MRS4及び/MRS4により、駆動能力をプログラム
により調節することができる。
【００２９】図6は、図4に示すプログラマブル出力ドラ
イバの第2の構成例に係る回路図である。図6に示すよう
に、第2の構成例に係るプログラマブル出力ドライバ405
は、図5に示す第1の構成例のように、第1及び第2出力信
号DOKP及びDOKNに応答してパッドDOUT、即ち出力端を各
々駆動する4つの出力駆動部601、603、605及び607を具
備し、各出力駆動部601、603、605及び607は、4個の制
御信号MRS1乃至MRS4のうち対応する制御信号とこれらの
反転信号/MRS1乃至/MRS4のうち対応する反転信号により
独立的に制御される。
【００３０】また、この第2の構成例に係るプログラマ
ブル出力ドライバは、パッドDOUTを駆動する他の出力駆
動部として、駆動能力が固定された出力駆動部609をさ
らに具備する。出力駆動部609は、制御信号MRS1乃至MRS
4及び反転信号/MRS1乃至/MRS4によっては制御されず、
第1及び第2出力信号DOKP及びDOKNに応答してパッドDOUT
を駆動する。
【００３１】なお、図6に示す第2の構成例では、4つの
プログラマブル出力駆動部601、603、605及び607と、1
つの駆動能力が固定された出力駆動部609とが示されて
いるが、これらの出力駆動部の個数は、必要に応じて変
更することができる。
【００３２】各出力駆動部601、603、605及び607は、図
5に示す出力駆動部と同様の構成を有し、ソースに電源
電圧VCCが印加され、ゲートに反転信号/MRS1乃至/MRS4
のうち対応する反転信号が印加されるPMOSスイッチトラ
ンジスタ601a、603a、605a及び607aと、ソースにPMOSス
イッチトランジスタ601a、603a、605a及び607aのドレイ
ンが接続され、ゲートに第1出力信号DOKPが印加され、
ドレインにパッドDOUT、即ち出力端が接続されるPMOSプ
ルアップトランジスタ601b、603b、605b及び607bと、ド
レインにパッドDOUTが接続され、ゲートに第2出力信号D
OKNが印加されるNMOSプルダウントランジスタ601c、603
c、605c及び607cと、ドレインにNMOSプルダウントラン
ジスタ601c、603c、605c、607cのソースが接続され、ゲ
ートに制御信号MRS1乃至MRS4のうち対応する制御信号が
印加され、ソースに接地電圧VSSが印加されるNMOSスイ
ッチトランジスタ601d、603d、605d及び607dとを有す
る。
【００３３】出力駆動部609は、ソースに電源電圧VCCが
印加され、ゲートに第1出力信号DOKPが印加され、ドレ
インにパッドDOUTが接続されるPMOSプルアップトランジ
スタ609aと、ドレインにパッドDOUTが接続され、ゲート
に第2出力信号DOKNが印加され、ソースに接地電圧VSSが
印加されるNMOSプルダウントランジスタ609bとを有す
る。
【００３４】第2の構成例に係るプログラマブル出力ド
ライバの大きさ、即ち駆動能力は、PMOSスイッチトラン
ジスタ601a、603a、605a及び607a並びにNMOSスイッチト
ランジスタ601d、603d、605d及び607dのターンオン及び
ターンオフにより調節される。なお、その動作は、図5
に示す第1の構成例に係るプログラマブル出力ドライバ
の動作と同一なので説明を省略する。
【００３５】図7は、図4に示す制御部407の構成例を示
すブロック図である。図7に示すように、制御部407は、
モードレジスタセット制御部701と、制御信号発生部703
と、アドレスバッファ部705を具備する。
【００３６】モードレジスタセット制御部701は、モー
ド選択のための命令信号、即ちローアドレスストローブ
信号/RAS、カラムアドレスストローブ信号/CAS及び書込
イネーブル信号/WEに応答して、モード制御信号ΦMRSを
発生する。モード制御信号ΦMRSは、これらの命令信号
が全てアクティブになった後にアクティブにされる。
【００３７】制御信号発生部703は、モード制御信号ΦM
RSとバッファリングされたアドレスADD1乃至ADD4に応答
して制御信号MRS1乃至MRS4及び該制御信号の反転信号/M
RS1乃至/MRS4を発生する。
【００３８】アドレスバッファ部705は、外部から印加
されるアドレスA1乃至A4をバッファリングして、バッフ
ァリングされたアドレスADD1乃至ADD4を出力する。図9
は、制御部407の動作タイミングを示す図である。
【００３９】図8は、図7に示す制御信号発生部703の構
成例を示す回路図である。図8に示すように、この構成
例に係る制御信号発生部703は、NANDゲート803a乃至803
dと、インバータ803e乃至803lとを有し、モード制御信
号ΦMRSがアクティブの時に、アドレスADD1乃至ADD4の
各ビットを各制御信号MRS1乃至MRS4として出力し、アド
レスADD1乃至ADD4の各反転ビットを該制御信号の反転信
号/MRS1乃至/MRS4として出力する。なお、制御信号発生
部703は、必要に応じて他の論理ゲートで構成すること
もできる。
【００４０】以上のように、本発明の好適な実施の形態
に係るプログラマブル出力ドライバは、複数個の制御信
号のうち該当する制御信号により夫々独立的に制御され
る複数個の出力駆動部を具備することにより、駆動能力
をプログラムして調節することができる。
【００４１】また、システムボードに多数個のモジュー
ルを搭載したシステムにおいて、各モジュールを多数個
の半導体メモリ装置で構成し、各モジュールをアドレス
又はバンク選択信号により各々独立的に制御されるバン
クで構成する場合、各半導体メモリ装置に該当されるア
ドレスを印加することにより、各メモリ装置の出力ドラ
イバの駆動能力を個別に調節することができる。即ち、
モジュールの位置とモジュールラインの長さの差とに起
因する各半導体メモリ装置の出力パッドにかかる負荷の
差を考慮して、各半導体メモリ装置の出力ドライバの大
きさを個別に調節することができる。
【００４２】以上、特定の実施の形態を挙げて本発明を
説明したが、本発明は、この特定の実施の形態に限定さ
れず、本発明の技術的思想の範囲内で様々な変形が可能
である。
【００４３】
【発明の効果】本発明によれば、例えば、半導体メモリ
装置でモジュールを構成する場合において、モジュール
の位置とモジュールラインの長さの差、即ちメモリ装置
の出力パッドにかかる負荷の差に応じて発生する信号の
スキューを効率よく減少させることができる。
【００４４】
【図面の簡単な説明】
【図１】システムボードにおけるメモリモジュールの構
成例を示す図である。
【図２】従来の出力ドライバの1つの構成を示す回路図
である。
【図３】従来の出力ドライバの他の構成を示す回路図で
ある。
【図４】本発明の好適な実施の形態に係る半導体メモリ
装置のブロック図である。
【図５】図4に示すプログラマブル出力ドライバの第1の
構成例に係る回路図である。
【図６】図4に示すプログラマブル出力ドライバの第2の
構成例に係る回路図である。
【図７】図4に示す制御部のブロック図である。
【図８】図7に示す制御信号発生部の構成例を示す図で
ある。
【図９】図7に示す制御部の動作タイミングを示す図で
ある。
【符号の説明】
401 メモリセルアレーブロック 403 データ出力バッファ 405 プログラマブル出力ドライバ 407 制御部

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 出力端と、 第1及び第2出力信号に応答して前記出力端を各々駆動す
    る複数個の出力駆動部と、 を具備し、前記各出力駆動部は、複数個の制御信号のう
    ち該当する制御信号により独立的に制御されることを特
    徴とする出力ドライバ。
  2. 【請求項２】 前記制御信号により制御されず、前記第
    1及び第2出力信号に応答して前記出力端を駆動する他の
    出力駆動部をさらに具備することを特徴とする請求項１
    に記載の出力ドライバ。
  3. 【請求項３】 前記各出力駆動部は、 ソースに電源電圧が印加され、ゲートに前記複数個の制
    御信号のうち該当する制御信号の反転信号が印加される
    PMOSスイッチトランジスタと、 ソースに前記PMOSスイッチトランジスタのドレインが接
    続され、ゲートに前記第1出力信号が印加され、ドレイ
    ンに前記出力端が接続されるPMOSプルアップトランジス
    タと、 ドレインに前記出力端が接続され、ゲートに前記第2出
    力信号が印加されるNMOSプルダウントランジスタと、 ドレインに前記NMOSプルダウントランジスタのソースが
    接続され、ゲートに前記複数個の制御信号のうち該当す
    る制御信号が印加され、ソースに接地電圧が印加される
    NMOSスイッチトランジスタと、 を具備することを特徴とする請求項１に記載の出力ドラ
    イバ。
  4. 【請求項４】 前記出力駆動部は、 ソースに電源電圧が印加され、ゲートに前記第1出力信
    号が印加され、ドレインに前記出力端が接続されるPMOS
    プルアップトランジスタと、 ドレインに前記出力端が接続され、ゲートに前記第2出
    力信号が印加され、ソースに接地電圧が印加されるNMOS
    プルダウントランジスタと、 を具備することを特徴とする請求項２に記載の出力ドラ
    イバ。
  5. 【請求項５】 メモリセルアレーブロックと、 前記メモリセルアレーブロックからデータバスを通して
    伝達された出力データを受取って第1及び第2出力信号を
    発生するデータ出力バッファと、 パッドと、 複数個の制御信号によるプログラムにより駆動能力が調
    節され、前記第1及び第2出力信号に応答して前記パッド
    を駆動するプログラマブル出力ドライバと、 を具備することを特徴とする半導体メモリ装置。
  6. 【請求項６】 モード選択のための命令信号とアドレス
    とに応答して前記複数個の制御信号を発生する制御部を
    さらに具備することを特徴とする請求項５に記載の半導
    体メモリ装置。
  7. 【請求項７】 前記プログラマブル出力ドライバは、前
    記第1及び第2出力信号に応答して前記パッドを各々駆動
    する複数個の出力駆動部を具備し、前記各出力駆動部
    は、前記複数個の制御信号のうち該当する制御信号によ
    り独立的に制御されることを特徴とする請求項５に記載
    の半導体メモリ装置。
  8. 【請求項８】 前記プログラマブル出力ドライバーは、
    前記制御信号により制御されなく、前記第1及び第2出力
    信号に応答して前記パッドを駆動する出力駆動部をさら
    に具備することを特徴とする請求項７に記載の半導体メ
    モリ装置。
  9. 【請求項９】 前記各出力駆動部は、 ソースに電源電圧が印加され、ゲートに前記複数個の制
    御信号のうち該当する制御信号の反転信号が印加される
    PMOSスイッチトランジスタと、 ソースに前記PMOSスイッチトランジスタのドレインが接
    続され、ゲートに前記第1出力信号が印加され、ドレイ
    ンに前記パッドが接続されるPMOSプルアップトランジス
    タと、 ドレインに前記パッドが接続され、ゲートに前記第2出
    力信号が印加されるNMOSプルダウントランジスタと、 ドレインに前記NMOSプルダウントランジスタのソースが
    接続され、ゲートに前記複数個の制御信号のうち該当す
    る制御信号が印加され、ソースに接地電圧が印加される
    NMOSスイッチトランジスタと、 を具備することを特徴とする請求項７に記載の半導体メ
    モリ装置。
  10. 【請求項１０】 前記出力駆動部は、 ソースに電源電圧が印加され、ゲートに前記第1出力信
    号が印加され、ドレインに前記パッドが接続されるPMOS
    プルアップトランジスタと、 ドレインに前記パッドが接続され、ゲートに前記第2出
    力信号が印加され、ソースに接地電圧が印加されるNMOS
    プルダウントランジスタと、 を具備することを特徴とする請求項８に記載の半導体メ
    モリ装置。
  11. 【請求項１１】 前記制御部は、 前記モード選択のための命令信号に応答してモード制御
    信号を発生するモードレジスタセット制御部と、 前記モード制御信号と前記アドレスに応答して前記複数
    個の制御信号を発生する制御信号発生部と、 を具備することを特徴とする請求項６に記載の半導体メ
    モリ装置。
  12. 【請求項１２】 前記モード選択のための命令信号は、 ローアドレスストローブ信号と、 カラムアドレスストローブ信号と、 書込イネーブル信号と、 を含み、これらが全てアクティブにされた後に、前記モ
    ードレジスタ制御部は、前記モード制御信号をアクティ
    ブにすることを特徴とする請求項１１に記載の半導体メ
    モリ装置。
  13. 【請求項１３】 前記制御信号発生部は、前記モード制
    御信号がアクティブである時に、前記アドレスの各ビッ
    トを前記各制御信号として出力することを特徴とする請
    求項１１に記載の半導体メモリ装置。
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