KR100505645B1 - 동작주파수 정보 또는 카스 레이턴시 정보에 따라출력신호의 슬루율을 조절 할 수 있는 출력 드라이버 - Google Patents

동작주파수 정보 또는 카스 레이턴시 정보에 따라출력신호의 슬루율을 조절 할 수 있는 출력 드라이버 Download PDF

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Abstract

반도체 메모리장치의 동작주파수 정보를 포함하는 카스 레이턴시 정보에 따라 또는 동작클럭의 주파수를 직접 검출하여 검출된 주파수 정보에 따라 출력신호의 슬루율을 효과적으로 조절할 수 있는 출력 드라이버가 개시된다. 상기 출력 드라이버는, 출력단을 풀업시키는 풀업 드라이버 및 상기 출력단을 풀다운시키는 풀다운 드라이버를 구비한다. 또한 상기 출력 드라이버는 상기 반도체 메모리장치의 카스 레이턴시(CAS latency) 정보를 저장하는 모드 레지스터 셋트를 구비하고, 상기 풀업 드라이버 및 상기 풀다운 드라이버의 구동능력이 상기 카스 레이턴시 정보에 응답하여 가변되는 것을 특징으로 한다. 상기 출력 드라이버는 상기 반도체 메모리장치의 동작 주파수를 검출하여 저장하는 주파수 검출기를 구비할 수 있으며, 이 경우에는 상기 풀업 드라이버 및 상기 풀다운 드라이버의 구동능력이 상기 주파수 검출기의 출력신호에 응답하여 가변된다.

Description

동작주파수 정보 또는 카스 레이턴시 정보에 따라 출력신호의 슬루율을 조절할 수 있는 출력 드라이버{Output driver capable of controlling slew rate of output signal according to operating frequency information or CAS latency information}
본 발명은 반도체 메모리장치에 관한 것으로, 특히 반도체 메모리장치의 출력 드라이버에 관한 것이다.
반도체 메모리장치가 씨스템에 채용될 경우 반도체 메모리장치의 출력단, 즉 출력패드는 큰 부하를 갖게 되며 따라서 반도체 메모리장치에는 출력패드를 구동하기 위한 출력 드라이버가 포함된다.
한편 싱크로너스 시스템에서 반도체 메모리장치의 출력 드라이버의 출력신호의 슬루율(Slew rate)은 시스템의 스위칭 잡음 등 신호 성실도(Signal integrity)와 밀접한 관련이 있다. 일반적으로 동작주파수가 높아질수록 신호 성실도(Signal integrity)가 떨어지게 된다. 따라서 넓은 주파수 영역에서 동작하는 메모리 시스템 설계시 신호 성실도가 가장 취약한 주파수를 근거로 출력 드라이버의 출력신호의 슬루율이 조절되어야 한다.
그러나 종래의 출력 드라이버는 동작주파수와 슬루율의 상관성을 고려하고 있지 않으며 구동능력이 풀업 트랜지스터 및 풀다운 트랜지스터의 크기에 의해 미리 고정되어 있다. 따라서 종래의 출력 드라이버는, 동작주파수의 변화에 따라 출력신호의 슬루율을 효과적으로 조절하지 못하는 단점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 동작주파수의 변화에 따라 출력신호의 슬루율을 효과적으로 조절할 수 있는 반도체 메모리장치의 출력 드라이버를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 반도체 메모리장치의 출력 드라이버는, 출력단, 상기 출력단에 연결되고 상기 출력단을 풀업시키는 풀업 드라이버, 상기 출력단에 연결되고 상기 출력단을 풀다운시키는 풀다운 드라이버, 및 상기 반도체 메모리장치의 카스 레이턴시(CAS latency) 정보를 저장하는 모드 레지스터 셋트를 구비하고, 상기 풀업 드라이버 및 상기 풀다운 드라이버의 구동능력이 상기 카스 레이턴시 정보에 응답하여 가변되는 것을 특징으로 한다.
상기 풀업 드라이버는, 상기 출력단에 공통 연결되고 각각의 제어신호에 응답하여 선택적으로 인에이블되는 복수개의 풀업 트랜지스터들을 구비하고, 상기 각각의 제어신호는 상기 카스 레이턴시 정보에 의해 발생된다. 상기 풀다운 드라이버는, 상기 출력단에 공통 연결되고 각각의 제어신호에 응답하여 선택적으로 인에이블되는 복수개의 풀다운 트랜지스터들을 구비하고, 상기 각각의 제어신호는 상기 카스 레이턴시 정보에 의해 발생된다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리장치의 출력 드라이버는, 출력단, 상기 출력단에 연결되고 상기 출력단을 풀업시키는 풀업 드라이버, 상기 출력단에 연결되고 상기 출력단을 풀다운시키는 풀다운 드라이버, 및 상기 반도체 메모리장치의 동작 주파수를 검출하여 저장하는 주파수 검출기를 구비하고, 상기 풀업 드라이버 및 상기 풀다운 드라이버의 구동능력이 상기 주파수 검출기에 저장된 정보에 응답하여 가변되는 것을 특징으로 한다.
상기 풀업 드라이버는, 상기 출력단에 공통 연결되고 각각의 제어신호에 응답하여 선택적으로 인에이블되는 복수개의 풀업 트랜지스터들을 구비하고, 상기 각각의 제어신호는 상기 주파수 검출기의 출력 정보에 의해 발생된다. 상기 풀다운 드라이버는, 상기 출력단에 공통 연결되고 각각의 제어신호에 응답하여 선택적으로 인에이블되는 복수개의 풀다운 트랜지스터들을 구비하고, 상기 각각의 제어신호는 상기 주파수 검출기의 출력 정보에 의해 발생된다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 제1실시예에 따른 출력 드라이버를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 제1실시예에 따른 출력 드라이버는, 풀업(Pull-up) 드라이버(11), 풀다운(Pull-down) 드라이버(13), 모드 레지스터 셋트(15), 및 제어회로(17)를 구비한다.
풀업 드라이버(11)는 출력단(DQ)에 연결되고 출력단(DQ)을 풀업시키고 풀다운 드라이버(13)는 출력단(DQ)에 연결되고 출력단(DQ)을 풀다운시킨다. 모드 레지스터 셋트(15)는 반도체 메모리장치의 외부에서 인가되는 카스 레이턴시(CAS latency) 정보(CL1.5-CL3)를 저장한다.
특히 풀업 드라이버(11) 및 풀다운 드라이버(13)의 구동능력은 상기 카스 레이턴시 정보(CL1.5-CL3)에 응답하여 가변된다. 좀더 정확하게는 카스 레이턴시 정보(CL1.5-CL3)에 응답하여 제어회로(17)가 제어신호들(a0-a3,/a0-/a3)을 발생하고 제어신호들(a0-a3,/a0-/a3)에 응답하여 풀업 드라이버(11) 및 풀다운 드라이버(13)의 구동능력이 가변된다.
풀업 드라이버(11)는, 피모스 스위치 트랜지스터들(P14-P17)을 통해 출력단(DQ)에 공통 연결되고 각각의 제어신호(/a0-/a3)에 응답하여 선택적으로 인에이블되는 복수개의 풀업 트랜지스터들(P10-P13)을 구비한다. 풀다운 드라이버(13)는, 엔모스 스위치 트랜지스터들(N14-N17)을 통해 출력단(DQ)에 공통 연결되고 각각의 제어신호(a0-a3)에 응답하여 선택적으로 인에이블되는 복수개의 풀다운 트랜지스터들(N10-N13)을 구비한다.
싱크로너스 메모리장치에서 카스 레이턴시 정보(CL1.5-CL3)는 주파수 정보, 즉 동작클럭의 주기(tCK)에 관한 정보를 포함하며 아래 표 1이 주파수 정보를 포함하는 카스 레이턴시 정보의 일예를 나타낸다. 표 2는 카스 레이턴시 정보(CL1.5-CL3)에 따른 제어신호들(a0-a3)의 논리상태를 나타낸다.
[표 1]
이하 표 1 및 표 2를 참조하여 본 발명에 따른 출력 드라이버의 동작이 좀더 설명된다. 예컨대 외부에서 모드 레지스터 셋트(15)에 저장된 카스 레이턴시 정보가 CL1.5일 경우에는 제어회로(17)에 의해 제어신호들(a0-a3)이 (1,0,0,0)이 된다. 이에 따라 풀업 드라이버(11)의 풀업 트랜지스터들(P10-P13)중 풀업 트랜지스터(P10) 만이 턴온되고 풀다운 드라이버(13)의 풀다운 트랜지스터들(N10-N13)중 풀다운 트랜지스터(N10) 만이 턴온된다. 즉 카스 레이턴시가 작은 경우에는 풀업 드라이버(11) 및 풀다운 드라이버(13)의 구동능력이 감소된다.
모드 레지스터 셋트(15)에 저장된 카스 레이턴시 정보가 CL3일 경우에는 제어회로(17)에 의해 제어신호들(a0-a3)이 (1,1,1,1)이 된다. 이에 따라 풀업 드라이버(11)의 풀업 트랜지스터들(P10-P13)이 모두 턴온되고 풀다운 드라이버(13)의 풀다운 트랜지스터들(N10-N13)이 모두 턴온된다. 즉 카스 레이턴시가 큰 경우에는 풀업 드라이버(11) 및 풀다운 드라이버(13)의 구동능력이 증가된다.
이상에서와 같이 본 발명의 제1실시예에 따른 출력 드라이버에서는 풀업 드라이버(11) 및 풀다운 드라이버(13)의 구동능력이 상기 카스 레이턴시 정보(CL1.5-CL3)에 따라 가변된다. 즉 카스 레이턴시가 큰 경우에는 턴온되는 풀업 트랜지스터의 개수와 턴온되는 풀다운 트랜지스터의 개수가 증가함으로써 출력단(DQ)을 통해 출력되는 신호의 슬루율이 감소된다. 반면에 카스 레이턴시가 작은 경우에는 턴온되는 풀업 트랜지스터의 개수와 턴온되는 풀다운 트랜지스터의 개수가 감소함으로써 출력단(DQ)을 통해 출력되는 신호의 슬루율이 증가된다.
도 2는 본 발명의 제2실시예에 따른 출력 드라이버를 나타내는 도면이다.
도 2를 참조하면, 본 발명의 제2실시예에 따른 출력 드라이버는, 풀업 드라이버(21), 풀다운 드라이버(23), 및 주파수 검출부(200)를 구비한다.
풀업 드라이버(21)는 출력단(DQ)에 연결되고 출력단(DQ)을 풀업시키고 풀다운 드라이버(23)는 출력단(DQ)에 연결되고 출력단(DQ)을 풀다운시킨다. 주파수 검출부(200)는 반도체 메모리장치의 외부에서 인가되는 동작클럭(CLK)의 주파수를 검출하여 저장한다. 특히 풀업 드라이버(21) 및 풀다운 드라이버(23)의 구동능력은 주파수 검출부(200)의 출력신호들(a0-a3,/a0-/a3)에 응답하여 가변된다.
좀더 상세하게는 주파수 검출부(200)는 주파수 검출기(25), A/D 변환기(27), 및 레지스터(29)를 구비한다. 주파수 검출기(25)는 동작클럭(CLK)의 주파수를 검출하고 A/D 변환기(27)는 검출된 아나로그 주파수 신호를 디지털 신호로 변환한다. 레지스터(29)는 A/D 변환기(27)로부터 입력되는 디지털 신호를 저장하고 저장된 신호(a0-a3,/a0-/a3)를 풀업 드라이버(21) 및 풀다운 드라이버(23)에 제공한다. 신호(a0-a3,/a0-/a3)는 제1실시예에서의 제어신호들(a0-a3,/a0-/a3)에 해당한다.
도 1에 도시된 제1실시예와 마찬가지로 풀업 드라이버(21)는, 피모스 스위치 트랜지스터들(P24-P27)을 통해 출력단(DQ)에 공통 연결되고 각각의 제어신호(/a0-/a3)에 응답하여 선택적으로 인에이블되는 복수개의 풀업 트랜지스터들(P20-P23)을 구비한다. 풀다운 드라이버(23)는, 엔모스 스위치 트랜지스터들(N24-N27)을 통해 출력단(DQ)에 공통 연결되고 각각의 제어신호(a0-a3)에 응답하여 선택적으로 인에이블되는 복수개의 풀다운 트랜지스터들(N20-N23)을 구비한다.
동작을 좀더 설명하면, 예컨대 외부에서 인가되는 동작클럭(CLK)의 주파수가 소정의 고주파수인 경우에는 주파수 검출부(200)의 출력신호들(a0-a3,/a0-/a3)이 (1,0,0,0)이 된다. 이에 따라 풀업 드라이버(21)의 풀업 트랜지스터들(P20-P23)중 풀업 트랜지스터(P20) 만이 턴온되고 풀다운 드라이버(23)의 풀다운 트랜지스터들(N20-N23)중 풀다운 트랜지스터(N20) 만이 턴온된다. 즉 동작클럭(CLK)의 주파수가 소정의 고주파수인 경우에는 풀업 드라이버(21) 및 풀다운 드라이버(23)의 구동능력이 감소된다.
외부에서 인가되는 동작클럭(CLK)의 주파수가 소정의 저주파수인 경우에는 주파수 검출부(200)의 출력신호들(a0-a3,/a0-/a3)이 (1,1,1,1)이 된다. 이에 따라 풀업 드라이버(21)의 풀업 트랜지스터들(P20-P23)이 모두 턴온되고 풀다운 드라이버(23)의 풀다운 트랜지스터들(N20-N23)이 모두 턴온된다. 즉 동작클럭(CLK)의 주파수가 소정의 저고주파수인 경우에는 풀업 드라이버(21) 및 풀다운 드라이버(23)의 구동능력이 증가된다.
이상에서와 같이 본 발명의 제2실시예에 따른 출력 드라이버에서는 풀업 드라이버(21) 및 풀다운 드라이버(23)의 구동능력이 외부에서 인가되는 동작클럭(CLK)의 주파수에 따라 가변된다. 즉 동작클럭(CLK)의 주파수가 낮은 경우에는 턴온되는 풀업 트랜지스터의 개수와 턴온되는 풀다운 트랜지스터의 개수가 증가함으로써 출력단(DQ)을 통해 출력되는 신호의 슬루율이 감소된다. 반면에 동작클럭(CLK)의 주파수가 높은 경우에는 턴온되는 풀업 트랜지스터의 개수와 턴온되는 풀다운 트랜지스터의 개수가 감소함으로써 출력단(DQ)을 통해 출력되는 신호의 슬루율이 증가된다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 출력 드라이버는, 동작클럭의 주파수 정보를 포함하는 카스 레이턴시 정보에 따라 또는 동작클럭의 주파수를 직접 검출하여 검출된 주파수 정보에 따라 출력신호의 슬루율을 효과적으로 조절할 수 있는 장점이 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 제1실시예에 따른 출력 드라이버를 나타내는 도면이다.
도 2는 본 발명의 제2실시예에 따른 출력 드라이버를 나타내는 도면이다.

Claims (6)

  1. 반도체 메모리장치의 출력 드라이버에 있어서,
    출력단;
    상기 출력단에 연결되고 상기 출력단을 풀업시키는 풀업 드라이버;
    상기 출력단에 연결되고 상기 출력단을 풀다운시키는 풀다운 드라이버; 및
    상기 반도체 메모리장치의 외부에서 인가되며 상기 반도체 메모리장치의 동작주파수 정보를 포함하는 카스 레이턴시(CAS latency) 정보를 저장하는 모드 레지스터 셋트를 구비하고,
    상기 풀업 드라이버 및 상기 풀다운 드라이버의 구동능력이 상기 모드 레지스터에 저장된 상기 카스 레이턴시 정보에 응답하여 가변되는 것을 특징으로 하는 출력 드라이버.
  2. 제1항에 있어서, 상기 풀업 드라이버는,
    상기 출력단에 공통 연결되고 각각의 제어신호에 응답하여 선택적으로 인에이블되는 복수개의 풀업 트랜지스터들을 구비하고,
    상기 각각의 제어신호는 상기 모드 레지스터에 저장된 상기 카스 레이턴시 정보에 의해 발생되는 것을 특징으로 하는 출력 드라이버.
  3. 제1항에 있어서, 상기 풀다운 드라이버는,
    상기 출력단에 공통 연결되고 각각의 제어신호에 응답하여 선택적으로 인에이블되는 복수개의 풀다운 트랜지스터들을 구비하고,
    상기 각각의 제어신호는 상기 모드 레지스터에 저장된 상기 카스 레이턴시 정보에 의해 발생되는 것을 특징으로 하는 출력 드라이버.
  4. 반도체 메모리장치의 출력 드라이버에 있어서,
    출력단;
    상기 출력단에 연결되고 상기 출력단을 풀업시키는 풀업 드라이버;
    상기 출력단에 연결되고 상기 출력단을 풀다운시키는 풀다운 드라이버; 및
    상기 반도체 메모리장치의 외부에서 인가되는 동작클럭의 주파수를 검출하여 저장하는 주파수 검출기를 구비하고,
    상기 풀업 드라이버 및 상기 풀다운 드라이버의 구동능력이 상기 주파수 검출기에 저장된 상기 동작클럭의 주파수 정보에 응답하여 가변되는 것을 특징으로 하는 출력 드라이버.
  5. 제4항에 있어서, 상기 풀업 드라이버는,
    상기 출력단에 공통 연결되고 각각의 제어신호에 응답하여 선택적으로 인에이블되는 복수개의 풀업 트랜지스터들을 구비하고,
    상기 각각의 제어신호는 상기 주파수 검출기에 저장된 상기 동작클럭의 주파수 정보에 의해 발생되는 것을 특징으로 하는 출력 드라이버.
  6. 제4항에 있어서, 상기 풀다운 드라이버는,
    상기 출력단에 공통 연결되고 각각의 제어신호에 응답하여 선택적으로 인에이블되는 복수개의 풀다운 트랜지스터들을 구비하고,
    상기 각각의 제어신호는 상기 주파수 검출기에 저장된 상기 동작클럭의 주파수 정보에 의해 발생되는 것을 특징으로 하는 출력 드라이버.
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TW (1) TWI223265B (ko)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI267857B (en) * 2003-12-19 2006-12-01 Hynix Semiconductor Inc Apparatus for adjusting slew rate in semiconductor memory device and method therefor
US7741866B2 (en) * 2003-12-23 2010-06-22 Nxp B.V. Load-aware circuit arrangement
KR100598168B1 (ko) * 2004-04-12 2006-07-10 주식회사 하이닉스반도체 출력 드라이버 회로
KR100640782B1 (ko) * 2004-04-16 2006-11-06 주식회사 하이닉스반도체 반도체 기억 장치
KR100533977B1 (ko) * 2004-05-06 2005-12-07 주식회사 하이닉스반도체 셀영역의 면적을 감소시킨 반도체 메모리 장치
KR100593451B1 (ko) 2005-01-07 2006-06-28 삼성전자주식회사 데이터 출력 드라이버 및 이를 구비한 반도체 메모리 장치
KR100567077B1 (ko) * 2005-01-31 2006-04-04 주식회사 하이닉스반도체 내부 회로의 출력신호를 재조절하는 장치를 갖는 메모리장치와 그 출력신호를 재조절하는 방법
JP4825429B2 (ja) * 2005-02-17 2011-11-30 富士通セミコンダクター株式会社 半導体装置
JP5025172B2 (ja) * 2005-09-28 2012-09-12 エスケーハイニックス株式会社 スルー−レートが制御されたオープン−ループ出力ドライバー
KR100654125B1 (ko) * 2005-09-29 2006-12-08 주식회사 하이닉스반도체 반도체메모리소자의 데이터 출력장치
TWI305651B (en) * 2006-09-11 2009-01-21 Nanya Technology Corp Latency counter having frequency detector and latency counting method thereof
US7656209B2 (en) * 2006-11-03 2010-02-02 Micron Technology, Inc. Output slew rate control
US7646229B2 (en) * 2006-11-03 2010-01-12 Micron Technology, Inc. Method of output slew rate control
US7902875B2 (en) 2006-11-03 2011-03-08 Micron Technology, Inc. Output slew rate control
KR100925030B1 (ko) * 2007-04-03 2009-11-03 주식회사 하이닉스반도체 신호 선택회로 및 이를 포함하는 반도체 메모리장치
KR100857449B1 (ko) * 2007-06-28 2008-09-10 주식회사 하이닉스반도체 반도체 메모리 장치의 dll 회로
US7859940B2 (en) * 2007-07-09 2010-12-28 Samsung Electronics Co., Ltd. Semiconductor integrated circuits including clock delay control circuits for non-volatile memories
JP2009088387A (ja) * 2007-10-02 2009-04-23 Renesas Technology Corp 半導体装置
US20090115464A1 (en) * 2007-11-05 2009-05-07 Matsushita Electric Industrial Co., Ltd. Multiple-branching configuration for output driver to achieve fast settling time
JP5228468B2 (ja) * 2007-12-17 2013-07-03 富士通セミコンダクター株式会社 システム装置およびシステム装置の動作方法
KR100915829B1 (ko) * 2008-02-20 2009-09-07 주식회사 하이닉스반도체 반도체 집적회로의 데이터 출력 드라이버
JP2010054367A (ja) * 2008-08-28 2010-03-11 Nec Electronics Corp 半導体集積回路の遅延テスト回路
KR100940854B1 (ko) * 2008-09-10 2010-02-09 주식회사 하이닉스반도체 데이터 출력 장치 및 이를 포함하는 반도체 메모리 장치
KR101003153B1 (ko) * 2009-05-15 2010-12-21 주식회사 하이닉스반도체 전압 안정화 회로 및 이를 이용한 반도체 메모리 장치
JP2011142566A (ja) * 2010-01-08 2011-07-21 Elpida Memory Inc 半導体装置
JP5017443B2 (ja) * 2010-10-29 2012-09-05 株式会社東芝 メモリシステム
KR20130049619A (ko) 2011-11-04 2013-05-14 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 구동 방법
JP6107011B2 (ja) * 2012-09-10 2017-04-05 株式会社リコー 電源装置、電圧出力制御方法及び電源装置を備えた画像形成装置
JP6297575B2 (ja) * 2013-08-19 2018-03-20 国立研究開発法人科学技術振興機構 再構成可能な遅延回路、並びにその遅延回路を用いた遅延モニタ回路、ばらつき補正回路、ばらつき測定方法及びばらつき補正方法
US20160162214A1 (en) * 2014-12-08 2016-06-09 James A McCall Adjustable low swing memory interface
CN106505990B (zh) * 2015-09-08 2021-12-03 恩智浦美国有限公司 具有可选滞后和速度的输入缓冲器

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990006314A (ko) * 1997-06-27 1999-01-25 윤종용 프로그래머블 출력 드라이버 및 이를 구비하는 반도체 메모리장치
US5877647A (en) * 1995-10-16 1999-03-02 Texas Instruments Incorporated CMOS output buffer with slew rate control
KR19990026231A (ko) * 1997-09-23 1999-04-15 윤종용 반도체 장치의 버퍼회로
US5917758A (en) * 1996-11-04 1999-06-29 Micron Technology, Inc. Adjustable output driver circuit
JPH11317649A (ja) * 1998-02-09 1999-11-16 Matsushita Electric Ind Co Ltd 半導体集積回路
JP2001119277A (ja) * 1999-10-18 2001-04-27 Nec Corp スルーレート調整可能な出力回路を備えた半導体回路およびその調整方法ならびに自動調整装置
KR20010036041A (ko) * 1999-10-05 2001-05-07 윤종용 클럭 주파수에 따라 레이턴시 조절이 가능한 레이턴시 결정 회로 및 레이턴시 결정 방법
JP2001292056A (ja) * 2000-04-04 2001-10-19 Fujitsu Ltd 出力バッファ回路及び半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5220216A (en) * 1992-01-02 1993-06-15 Woo Ann K Programmable driving power of a CMOS gate
JP3523718B2 (ja) * 1995-02-06 2004-04-26 株式会社ルネサステクノロジ 半導体装置
JP3862306B2 (ja) * 1995-06-23 2006-12-27 三菱電機株式会社 半導体装置
JPH1125678A (ja) * 1997-06-27 1999-01-29 Samsung Electron Co Ltd 出力ドライバ及び半導体メモリ装置
JP2001339283A (ja) * 2000-05-26 2001-12-07 Mitsubishi Electric Corp 遅延回路およびそのための半導体回路装置
KR100438773B1 (ko) * 2001-08-31 2004-07-05 삼성전자주식회사 Pvt 변화와 출력단자의 부하 커패시턴스의 변화에기인하는 슬루율 변화를 감소시키는 출력버퍼 회로 및이를 구비하는 반도체장치

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5877647A (en) * 1995-10-16 1999-03-02 Texas Instruments Incorporated CMOS output buffer with slew rate control
US5917758A (en) * 1996-11-04 1999-06-29 Micron Technology, Inc. Adjustable output driver circuit
KR19990006314A (ko) * 1997-06-27 1999-01-25 윤종용 프로그래머블 출력 드라이버 및 이를 구비하는 반도체 메모리장치
KR19990026231A (ko) * 1997-09-23 1999-04-15 윤종용 반도체 장치의 버퍼회로
JPH11317649A (ja) * 1998-02-09 1999-11-16 Matsushita Electric Ind Co Ltd 半導体集積回路
KR20010036041A (ko) * 1999-10-05 2001-05-07 윤종용 클럭 주파수에 따라 레이턴시 조절이 가능한 레이턴시 결정 회로 및 레이턴시 결정 방법
JP2001119277A (ja) * 1999-10-18 2001-04-27 Nec Corp スルーレート調整可能な出力回路を備えた半導体回路およびその調整方法ならびに自動調整装置
JP2001292056A (ja) * 2000-04-04 2001-10-19 Fujitsu Ltd 出力バッファ回路及び半導体装置

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US7035148B2 (en) 2006-04-25
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