KR100925030B1 - 신호 선택회로 및 이를 포함하는 반도체 메모리장치 - Google Patents

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Abstract

본 발명은 출력단의 로딩을 줄인 신호 선택 회로 및 이를 포함하는 반도체 메모리장치에 관한 것으로, 본 발명에 따른 반도체 메모리장치는, 서로 다른 타이밍을 갖는 다수의 출력 인에이블 신호들 중에서 카스 레이턴시에 맞는 출력 인에이블 신호를 선택하기 위한 복수의 제1선택부들; 및 상기 복수의 제1선택부들의 출력들 중에서 카스 레이턴시에 맞는 출력을 선택하기 위한 제2선택부를 포함한다.
반도체 메모리장치, 출력 인에이블 신호, 멀티플렉서

Description

신호 선택회로 및 이를 포함하는 반도체 메모리장치{Singnal Selecting Circuit and Semiconductor Memory Device including thereof}
도 1은 종래의 반도체 메모리장치(DDR2)에서 출력 인에이블 신호를 생성하는 회로를 도시한 도면.
도 2는 도 1에서 생성된 출력 인에이블 신호들(OE0,1,2...) 중 메모리장치에서 사용할 출력 인에이블 신호를 카스 레이턴시(CL)에 따라 선택하는 회로를 도시한 도면.
도 3에는 DDR3, GDDR3, GDDR4와 같은 고속의 메모리장치에서 출력 인에이블 신호를 선택하는 부분의 회로를 도시한 도면.
도 4는 본 발명의 일실시예에 따른 반도체 메모리장치의 구성도.
도 5는 도 4에서 래치부(420)를 다르게 구성한 반도체 메모리장치의 일실시예 구성도.
도 6은 도 4의 제1선택부(411)의 일실시예 구성도.
도 7은 도 4의 제2선택부(430)의 일실시예 구성도.
*도면의 주요 부분에 대한 부호의 설명
411, 412, 413, 414: 제1선택부 420: 래치부
430: 제2선택부
본 발명은 신호 선택회로에 관한 것으로, 더욱 자세하게는 여러 개의 신호를 멀티플렉싱(multuplexing) 하여 출력할 때 출력단의 로딩(loading)이 증가하는 문제점을 해결하기 위한 것이다.
신호 선택회로는 각종 집적회로에서 여러 개의 신호를 멀티플렉싱 하는데 사용되어지며 그 응용분야는 다양하지만, 이하에서는 반도체 메모리장치(DRAM)에서 응용되는 예에 대해 살펴본다.
반도체 메모리장치는 잘 알려진 바와 같이, 카스 레이턴시(CL: Cas Latency)에 맞춰서 데이터(data)를 출력한다. 그러기 위해서는 카스 레이턴시(CL)의 정보를 가지는 리드(Read) 명령이 필요한데, 출력 인에이블 신호(OE: Output Enable)가 바로 그 신호이다.
도 1은 종래의 반도체 메모리장치(DDR2)에서 출력 인에이블 신호를 생성하는 회로를 도시한 도면이다.
출력 인에이블 신호는 리드 명령을 쉬프트 레지스터(shift register) 등으로 쉬프트 하면서 발생된다. 메모리장치에서는 출력 인에이블 신호인 OE0, OE1, OE2, OE3...등을 생성하고 카스 레이턴시(CL)에 맞는 출력 인에이블 신호를 선택하여 사용한다. 여기서의 카스 레이턴시(CL)란 메모리장치의 리드 명령이후 데이터가 출력되는데 걸리는 시간을 의미하며, CL=3은 리드 명령 이후 3*tck 있다가 데이터가 출력됨을 의미한다.
메모리장치의 리드(Read) 명령은 클럭(clock) 도메인(domain)에서 입력된다. 그러나 데이터 리드시 데이터를 출력하는 클럭은 메모리장치 내부의 DLL(지연 고정 루프: Delay Locked Loop)에서 출력되는 DLL클럭(RCLKDLL)이다. 따라서 클럭 도메인에 있는 리드 명령을 DLL클럭(RCLKDLL) 도메인으로 넘겨줘야 하는데, 이 과정을 도메인 크로싱(domain crossing)이라 한다. 도 1에서는 OE0 신호로부터 OE1 신호가 생성되는 과정이 여기에 해당한다. 즉, 클럭 도메인에 있던 OE0 신호가 DLL클럭(RCLKDLL) 도메인으로 넘어오면서 OE1이 된다.
이렇게 OE1신호가 생성되면 도면에 도시된 바와 같이, D플립플롭으로 구성된 쉬프트 레지스터(shift registor)를 사용하여 OE1신호를 한 클럭씩 쉬프트 시켜 나간다. 이렇게 생성되는 OE1, OE2, OE3...신호들이 바로 출력 인에이블 신호들이 된다.
도 2는 도 1에서 생성된 출력 인에이블 신호들(OE0,1,2...) 중 메모리장치에서 사용할 출력 인에이블 신호를 카스 레이턴시(CL)에 따라 선택하는 회로를 도시한 도면이다.
도면에 도시된 바와 같이, 단순한 멀티플렉서(200)(Multiplexer)를 이용해 카스 레이턴시(CL)에 따라서 메모리장치에 사용할 출력 인에이블 신호를 선택한다. 도면의 우측에는 멀티플렉서(200)의 상세 도면이 도시되어 있는데, 메모리장치의 카스 레이턴시(CL)에 따라 인에이블 되는 신호인 CL<2>, CL<3>, Cl<4>...의 신호에 따라 출력 인에이블 신호(OE0,1,2,3...)를 선택하기 위한 패스게이트들(PG21, PG22, PG23, PG24, PG25, PG26)로 구성됨을 확인할 수 있다.
그 동작에 대해 설명하면, 카스 레이턴시가 3이어서 CL<3>이 인에이블 되면 OE1이 선택되고, 카스 레이턴시가 6이어서 CL<6>이 인에이블 되면 OE4가 인에이블 된다. 즉, 카스 레이턴시(CL)에 따라서 1:1로 대응하는 출력 인에이블 신호(OE)가 선택되어 출력단(OUTEN)으로 출력된다.
도면에는 6개의 신호중 하나의 신호를 선택하여 출력하는 경우를 예시하였는데, 종래와 같은 방식으로 신호를 선택할 경우 출력단의 로딩(loading)이 증가하는 문제점이 생긴다. 도면과 같은 경우 6개의 패스게이트의 접합 캐패시터(junction cap)에 의한 로딩이 출력단에 몰려있기 때문이다.
메모리장치는 보다 높은 주파수(high frequency)에서 동작하도록 점점 발전하고 있는데, DDR3, GDDR3, GDDR4 등과 같은 고속의 메모리장치로 갈수록 출력단의 로딩은 더욱 부담이 된다. 그 이유는 고속의 메모리장치로 갈수록 메모리장치의 카스 레이턴시 값이 점점 증가하는 경향을 보이기 때문이다.
도 3에는 DDR3, GDDR3, GDDR4와 같은 고속의 메모리장치에서 출력 인에이블 신호를 선택하는 부분의 회로를 도시한 도면이다.
도면에 도시된 바와 같이, 고속의 메모리장치로 갈수록 더욱 많은 수의 출력인에이블 신호들(OE3, OE4, OE5...)을 생성하고 이 중에 메모리장치에서 사용할 출 력 인에이블 신호를 선택하는 것을 확인할 수 있으며, 이것은 출력단의 로딩이 더욱 많이 증가한다는 것을 의미한다.
이와 같이, 종래와 같은 스킴(scheme)의 신호 선택회로를 사용하는 경우, 선택해야 하는 신호의 수가 많아질수록 출력단의 로딩이 증가하게 된다. 그리고 출력단의 로딩(loading) 증가는 신호 선택회로를 사용하는 디바이스(device)의 동작 속도를 저하 시킨다는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 여러 신호들 중에서 신호를 선택하더라도 출력단의 로딩이 크지 않은 신호 선택회로 및 이를 포함하는 반도체 메모리장치를 제공하기 위한 것이다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 메모리장치는, 서로 다른 타이밍을 갖는 다수의 출력 인에이블 신호들 중에서 카스 레이턴시에 맞는 출력 인에이블 신호를 선택하기 위한 복수의 제1선택부들; 및 상기 복수의 제1선택부들의 출력들 중에서 카스 레이턴시에 맞는 출력을 선택하기 위한 제2선택부를 포함한다.
또한, 상기 반도체 메모리장치는, 상기 복수의 제1선택부들의 출력들 중 하나 이상의 출력을 래치하여 상기 제2선택부로 출력하기 위한 래치부를 더 포함하는 것을 특징으로 할 수 있다.
본 발명의 일실시예에 따른 신호 선택회로는, 서로 다른 다수의 신호들 중에서 하나의 신호를 선택해 출력하기 위한 복수의 제1선택부들; 및 상기 복수의 제1선택부들의 출력 중 하나를 선택해 출력하는 제2선택부를 포함하며, 상기 복수의 제1선택부들 중 하나에서만 상기 신호의 선택이 이뤄지며, 상기 제2선택부는 선택이 이루어진 상기 제1선택부의 출력을 선택해 자신의 출력단으로 출력하는 것을 특징으로 한다.
또한, 상기 신호 선택회로는, 상기 복수의 제1선택부들의 출력들 중 하나 이상의 출력을 래치하여 상기 제2선택부로 출력하기 위한 래치부를 더 포함하는 것을 특징으로 할 수 있다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일실시예에 따른 반도체 메모리장치의 구성도이다.
도 4는 반도체 메모리장치에서 출력 인에이블 신호를 선택하는 부분, 종래의 반도체 메모리장치로 따지면 도 1에 도시된 부분과 동일한 역할을 하는 부분을 도시한 도면이다. 즉, 본 발명에서 새롭게 제안하는 신호 선택회로를 반도체 메모리장치에 적용한 것을 나타내는 도면이다.
도면에 도시된 바와 같이, 본 발명에 따른 반도체 메모리장치는, 서로 다른 타이밍을 갖는 다수의 출력 인에이블 신호들(OE2~13) 중에서 카스 레이턴시(CL)에 맞는 출력 인에이블 신호를 선택하기 위한 복수의 제1선택부들(411, 412, 413); 및 복수의 제1선택부들(411, 412, 413)의 출력들(OE_L, OE_M, OE_H) 중에서 카스 레이턴시(CL)에 맞는 출력을 선택하기 위한 제2선택부(430)를 포함한다.
또한, 도면과 같이 복수의 제1선택부들(411, 412, 413)의 출력들 중 하나 이상의 출력을 래치하여 제2선택부(430)로 출력하기 위한 래치부(420)를 선택적으로 더 포함할 수도 있다.
복수의 제1선택부들(411, 412, 413)은 1차적으로 신호를 선택하는 부분이다. 각각의 제1선택부 마다 서로 다른 신호를 입력받는데, 예를 들어 도면과 같이 신호 선택회로가 OE2~13까지의 12개의 신호 중 하나의 신호를 선택해야 하는 경우 제1선택부 하나마다 4개씩의 신호를 입력받는다. 그리고 카스 레이턴시(CL)에 따른 신호를 선택하여 출력을 하게 된다. OE2~13 중 카스 레이턴시에 맞는 신호는 실제로 하나 뿐이 없을 것이므로 실질적인 선택은 복수의 제1선택부 중에서 하나에서만 이루어진다. 다른 제1선택부에서는 그 어떤 신호도 자신의 출력부로 출력하지 않는다.
예를 들어, 카스 레이턴시(CL)가 9인 경우 선택되어야 하는 출력 인에이블 신호는 OE6에 해당한다. 이 경우 CL<9>가 인에이블 될 것이고 이에 따라 제1선택부 412의 출력단으로는 OE6가 출력될 것이다. 그러나 제1선택부 411, 413에서는 선택이 이루어지지 않는다.
이러한 제1선택부들(411, 412, 413)은 멀티플렉서(Multiplexer)로 구성될 수 있으며, 이에 대한 상세한 설명은 도 6과 함께 후술하기로 한다.
제2선택부(430)는 제1선택부들(411, 412, 413)의 출력들(OE_L, OE_M, OE_H, 래치부의 출력에 해당하지만 결과적으로 제1선택부에서 선택된 신호가 출력되는 것임) 중에서 하나를 선택하여 출력단(OUTEN)으로 출력한다. 제2선택부(430)에서는 선택이 이루어졌던 제1선택부(411, 412, 413)의 출력을 선택하게 된다. 예를 들어 카스 레이턴시가 9인 경우 제1선택부 412에서만 선택이 이루어지는데, 이 경우 제2선택부는 제1선택부 412의 출력인 OE_M을 선택하게 된다.
이렇게 여러 가지의 신호를 선택하는 신호 선택회로를 구성하는데 있어서, 제1선택부(411, 412, 413)와 제2선택부(430)로 단계를 나누어 신호를 선택하게 되면, 출력단(OUTEN) 측의 신호 선택부는 제2선택부(430)가 된다. 그리고 제2선택부(430)에서는 실질적으로 3개의 신호중 하나에 대해서만 선택을 하게 된다. 따라서 출력단(OUTEN)의 로딩(loading)이 신호 12개를 선택하기 위한 회로의 로딩에서 신호 3개를 선택하기 위한 신호의 로딩으로, 즉 1/4 줄어드는 효과를 가져오게 된다.
즉, 많은 수의 신호를 멀티플렉싱(Multiplexing) 해야 할 때 본 발명에서는 단계를 나누어 멀티플렉싱을 하는 방법을 사용함으로써 출력단(OUTEN)의 로딩을 줄인다.
제2선택부(430)도 제1선택부(411, 412, 413)와 마찬가지로 멀티플렉서(Multiplexer)를 포함하여 구성될 수 있으며, 다만 선택을 위한 디코딩(Decoding) 회로가 추가로 구비된다. 이에 대한 자세한 설명은 도 7과 함께 후술하기로 한다.
래치부(420)는 제1선택부들(411, 412, 413)과 제2선택부(430) 사이에 구비되며 제1선택부들(411, 412, 413)의 출력을 래치하여 제2선택부(430)로 출력한다. 래치부가 구비되는 이유는 신호의 마진(margin)을 확보하기 위함이다.
상세하게 래치부(420)는 메모리장치의 DLL클럭으로 제1선택부들(411, 412, 413)의 선택을 래치하여 출력한다. 이러한 경우 제1선택부들(411, 412, 413)의 출력은 1*tck만큼 딜레이 되는 효과가 있으므로, 제1선택부들(411, 412, 413)에서 선택되는 OE 신호들은 본래 선택되어야 할 OE신호들보다 한 클럭 빠른 OE신호이어야 한다. 참고로, 도면에는 이미 래치부(420)가 구비되고 선택되는 OE신호들도 본래 선택되어야 할 OE신호들보다 한 클럭 빠른 신호가 선택되는 경우를 도시하였다.
래치부(420)는 타이밍 마진을 확보하기 위해서 추가로 구비되는 것으로 타이밍 마진이 중요하지 않은 경우, 생략되고 실시될 수 있다. 예를 들어 도면과 같은 메모리장치가 고속(high frequency)으로 동작할 때는 타이밍 마진이 넉넉하지 않아서 래치부(420)를 구비하는 것이 이상적이지만, 저속(low frequency)으로 동작할 때는 고속일때 보다 마진이 넉넉하므로 래치부(420)가 구비되지 않을 수 있다. 따라서 래치부(420)는 제1선택부들(411, 412, 413) 중 일부의 제1선택부의 출력만 래치 하도록 구성될 수도 있는데, 이에 대한 자세한 설명은 도 5와 함께 후술하기로 한다.
이러한 래치부(420)는 도면에 도시된 바와 같이, DLL클럭(RCLKDLL)을 입력받아 제1선택부들(411, 412, 413)의 출력을 래치해 제2선택부(430)로 출력하는 D플립플롭들(421, 422, 423)을 포함해 구성될 수 있다.
도 4에는 본 발명에 따른 신호 선택회로가 반도체 메모리장치에 적용되어 출력 인에이블 신호를 선택하기 위해 사용되는 실시예에 대해서 도시하였다. 그러나 본 발명의 신호 선택회로는 반도체 메모리장치뿐만이 아니라, 여러 가지의 신호 중에 신호를 선택할 필요가 있는 즉 멀티플렉싱이 필요한 모든 회로에 적용되는 것이 가능하다.
본 발명을 신호 선택회로의 관점에서 다시 설명하면, 본 발명에 따른 신호 선택회로는, 서로 다른 다수의 신호들 중에서 하나의 신호를 선택해 출력하기 위한 복수의 제1선택부들; 및 상기 복수의 제1선택부들의 출력 중 하나를 선택해 출력하는 제2선택부를 포함하며, 상기 복수의 제1선택부들 중 하나에서만 상기 신호의 선택이 이뤄지며, 상기 제2선택부는 선택이 이루어진 상기 제1선택부의 출력을 선택해 자신의 출력단으로 출력하는 것을 특징으로 한다.
물론, 신호의 타이밍 마진을 확보하기 위해 래치부가 추가되어 실시될 수도 있으며, 상기 도 4에서 반도체 메모리장치에 관한 신호만 다른 신호들로 대체되기만 하면 동일하게 구성될 수 있다. 예를 들어, 일반적인 신호 선택회로에서는 OE신호들이 아닌 다른 여러 가지의 신호들 중에서 하나의 신호를 선택하게 될 것이다.
도 5는 도 4에서 래치부(420)를 다르게 구성한 반도체 메모리장치의 일실시예 구성도이다.
상술한 바와 같이, 본 발명은 항상 래치부(420)와 함께 실시되어야 하는 것이 아니고, 타이밍 마진의 확보가 중요하지 않은 경우에는 생략하고 실시하는 것이 가능하다. 도 5에서는 제1선택부 412, 413의 출력만을 래치부(420)가 래치하여 제2 선택부(430)로 출력하는 경우에 대해서 도시하고 있다.
제1선택부 411은 낮은 카스 레이턴시(CL3~6) 시에 출력 인에이블 신호(OE3~6)를 선택하기 위한 것인데, 일반적으로 낮은 카스 레이턴시를 사용한다는 것은 낮은 속도(low frequency)에서 동작한다는 것을 의미하고, 이러한 경우에는 마진에 더욱 여유가 있으므로 래치부(420)를 통하지 않고 바로 제2선택부(430)로 자신이 선택한 신호를 출력한다.
도 6은 도 4의 제1선택부(411)의 일실시예 구성도이다.
도 6에는 제1선택부 411의 일실시예를 도시하고 있는데, 나머지 제1선택부 412, 413도 입력되는 신호만 달라질 뿐 동일하게 구성될 수 있다.
도면에 도시된 바와 같이, 제1선택부 411은 일반적인 멀티플렉서(Multiplexer)와 같이 복수 개의 패스게이트(PG1, PG2, PG3, PG4)를 포함하여 구성될 수 있다. 그 동작에 대해 설명하면, 각각의 CL<5>, CL<6>, CL<7>, CL<8> 신호가 인에이블 되면 이에 해당하는 OE2, OE3, OE4, OE5 신호가 제1선택부 411의 출력단으로 출력된다.
도 7은 도 4의 제2선택부(430)의 일실시예 구성도이다.
제2선택부(430)는 일반적인 멀티플렉서와 같이 복수 개의 패스게이트(PG5, PG6, PG7)를 포함하여 구성될 수 있다. 그러나 이들을 제어하기 위한 디코딩(decoding) 회로가 추가되는데 이러한 디코딩 회로는 도면과 같이 복수의 오아(or) 게이트들(701, 702, 703)로 구성될 수 있다.
패스게이트(PG5, PG6, PG7)는 오아게이트(701, 702, 703)에 입력되는 신호 (CL<5:8>, CL<9:12>, CL<13:16>)중 하나라도 인에이블 되면 턴온 된다. 예를 들어 오아게이트 701로 CL<5:8>의 신호 중 하나라도 인에이블 되면 패스게이트 PG5는 턴온 된다. 또한, 나머지 패스게이트들(PG6, PG7)도 PG5와 동일하게 동작한다.
패스게이트들(PG5, PG6, PG7)은 오아게이트(701, 702, 703)에 입력되는 신호들(CL<5:8>, CL<9:12>, CL<13:16>) 중 하나만 인에이블 되면 턴온되기 때문에, 도 4에서 설명한 바와 같이, 제2선택부(230)는 선택이 이루어졌던 제1선택부(411, 412, 413)의 출력을 선택하게 된다.
상술한 바와 같이, 본 발명에 따른 신호 선택회로 및 이를 포함하는 반도체 메모리장치는 여러 개의 신호를 선택함에 있어서 단계를 나누어 멀티플렉싱 동작을 수행하며, 이로 인해 출력단의 로딩(loading)을 종래보다 크게 줄여 적용되는 디바이스(device)의 동작 속도 저하를 막는 것이 가능하게 한다.
본 발명의 기술 사상은 상기 바람직한 일실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
상술한 본 발명에 따른 신호 선택회로 및 이를 포함하는 반도체 메모리장치는 다수개의 신호를 멀티플렉싱(Multiplexing) 하는데 있어서, 종래보다 출력단의 로딩(loading)을 크게 줄이는 것을 가능하게 한다는 장점이 있다. 따라서 디바이스(device)의 동작 속도 저하를 막는다는 효과가 있다.
또한, 래치부와 함께 실시될 경우 신호의 타이밍 마진(margin)도 확보하게 해준다는 장점이 있다.

Claims (20)

  1. 삭제
  2. 서로 다른 타이밍을 갖는 다수의 출력 인에이블 신호들 중에서 카스 레이턴시에 맞는 출력 인에이블 신호를 선택하기 위한 복수의 제1선택부들;
    상기 복수의 제1선택부들의 출력들 중에서 카스 레이턴시에 맞는 출력을 선택하기 위한 제2선택부; 및
    상기 복수의 제1선택부들의 출력들 중 하나 이상의 출력을 래치하여 상기 제2선택부로 출력하기 위한 래치부
    를 포함하는 반도체 메모리장치.
  3. 제 2항에 있어서,
    상기 복수의 제1선택부들은,
    각각의 제1선택부 별로 입력되는 상기 출력 인에이블 신호들이 서로 다른 것을 특징으로 하는 반도체 메모리장치.
  4. 제 3항에 있어서,
    상기 제1선택부들은,
    상기 제1선택부들 중 하나만 카스 레이턴시에 따른 상기 출력 인에이블 신호를 선택하는 것을 특징으로 하는 반도체 메모리장치.
  5. 제 4항에 있어서,
    상기 제2선택부는,
    상기 제1선택부들의 출력들 중 상기 선택이 이루어졌던 제1선택부의 출력을 선택하는 것을 특징으로 하는 반도체 메모리장치.
  6. 제 2항에 있어서,
    상기 래치부의 래치는 한 클럭 동안 이루어지는 것을 특징으로 하는 반도체 메모리장치.
  7. 제 6항에 있어서,
    상기 제1선택부들 중 자신의 출력이 상기 래치부를 통해 상기 제2선택부로 입력되는 제1선택부들은,
    상기 출력 인에이블 신호들을 입력받을 때 본래 선택되어야 하는 출력 인에이블 신호들보다 한 클럭 빠른 출력 인에이블 신호들을 입력받는 것을 특징으로하는 반도체 메모리장치.
  8. 제 6항에 있어서,
    상기 래치부는,
    상기 제1선택부들의 출력들 중 하나 이상의 출력을 클럭에 응답해 래치하는 하나 이상의 D플립플롭을 포함하는 것을 특징으로 하는 반도체 메모리장치.
  9. 제 8항에 있어서,
    상기 클럭은,
    메모리장치 내의 DLL에서 출력되는 클럭인 것을 특징으로 하는 반도체 메모리장치.
  10. 서로 다른 타이밍을 갖는 다수의 출력 인에이블 신호들 중에서 카스 레이턴시에 맞는 출력 인에이블 신호를 선택하기 위한 복수의 제1선택부들; 및
    상기 복수의 제1선택부들의 출력들 중에서 카스 레이턴시에 맞는 출력을 선택하기 위한 제2선택부를 포함하고,
    상기 제1선택부는,
    메모리장치가 해당 카스 레이턴시로 동작할 때 인에이블 되는 카스 레이턴시 신호들에 응답하여 상기 출력 인에이블 신호를 선택하는 멀티플렉서
    를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  11. 제 5항에 있어서,
    상기 제1선택부는 메모리장치가 해당 카스 레이턴시로 동작할 때 인에이블 되는 카스 레이턴시 신호들에 응답하여 상기 출력 인에이블 신호를 선택하는 멀티플렉서를 포함하며,
    상기 제2선택부는 상기 카스 레이턴시 신호들에 응답하여 상기 선택이 이루어졌던 제1선택부의 출력을 선택하는 멀티플렉서를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  12. 제 11항에 있어서,
    상기 제2선택부는,
    상기 카스 레이턴시 신호들을 다수 개씩 입력받아 디코딩하여 자신의 멀티플렉서가 선택을 하게 하는 복수의 오아게이트를 포함하는 것을 특징으로 하는 반도체 메모리장치.
  13. 서로 다른 타이밍을 갖는 다수의 출력 인에이블 신호들 중에서 카스 레이턴시에 맞는 출력 인에이블 신호를 선택하기 위한 복수의 제1선택부들; 및
    상기 복수의 제1선택부들의 출력들 중에서 카스 레이턴시에 맞는 출력을 선택하기 위한 제2선택부를 포함하고,
    상기 출력 인에이블 신호는,
    반도체 메모리장치의 리드 동작시 카스 레이턴시에 맞게 데이터를 출력하기 위한 신호임을 특징으로 하는 반도체 메모리장치.
  14. 삭제
  15. 서로 다른 다수의 신호들 중에서 하나의 신호를 선택해 출력하기 위한 복수의 제1선택부들; 및
    상기 복수의 제1선택부들의 출력 중 하나를 선택해 출력하는 제2선택부를 포함하며,
    상기 복수의 제1선택부들 중 하나에서만 상기 신호의 선택이 이뤄지며, 상기 제2선택부는 선택이 이루어진 상기 제1선택부의 출력을 선택해 자신의 출력단으로 출력하는 것을 특징으로 하는 신호 선택회로에 있어서,
    상기 신호 선택회로는,
    상기 복수의 제1선택부들의 출력들 중 하나 이상의 출력을 래치하여 상기 제2선택부로 출력하기 위한 래치부
    를 더 포함하는 것을 특징으로 하는 신호 선택회로.
  16. 제 15항에 있어서,
    상기 래치부의 래치는 신호의 타이밍 마진을 확보하기 위한 것임을 특징으로 하는 신호 선택회로.
  17. 서로 다른 다수의 신호들 중에서 하나의 신호를 선택해 출력하기 위한 복수의 제1선택부들; 및
    상기 복수의 제1선택부들의 출력 중 하나를 선택해 출력하는 제2선택부를 포함하며,
    상기 복수의 제1선택부들 중 하나에서만 상기 신호의 선택이 이뤄지며, 상기 제2선택부는 선택이 이루어진 상기 제1선택부의 출력을 선택해 자신의 출력단으로 출력하는 것을 특징으로 하고,
    상기 복수의 제1선택부들은,
    각각의 제1선택부 별로 입력되는 상기 다수의 신호들이 서로 다른 것을 특징으로 하는 신호 선택회로.
  18. 제 17항에 있어서,
    상기 제1선택부는,
    선택신호들에 응답하여 상기 다수의 신호들 중 하나의 신호를 선택하는 멀티플렉서
    를 포함하는 것을 특징으로 하는 신호 선택회로.
  19. 제 18항에 있어서,
    상기 제2선택부는,
    상기 선택신호들에 응답하여 상기 선택이 이루어진 제1선택부의 출력을 선택해 출력하는 멀티플렉서
    를 포함하는 것을 특징으로 하는 신호 선택회로.
  20. 제 19항에 있어서,
    상기 제2선택부는,
    상기 제2선택부의 선택을 하기 위해 상기 선택신호들을 디코딩하는 복수의 노아게이트
    를 포함하는 것을 특징으로 하는 신호 선택회로.
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