KR910014949A - 시프트 레지스터 - Google Patents

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KR910014949A
KR910014949A KR1019910001264A KR910001264A KR910014949A KR 910014949 A KR910014949 A KR 910014949A KR 1019910001264 A KR1019910001264 A KR 1019910001264A KR 910001264 A KR910001264 A KR 910001264A KR 910014949 A KR910014949 A KR 910014949A
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KR
South Korea
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circuit
memory
signal
signals
circuits
Prior art date
Application number
KR1019910001264A
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English (en)
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KR940011036B1 (ko
Inventor
소이찌 가와사끼
Original Assignee
아오이 죠이찌
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers

Abstract

내용 없음

Description

시프트 레지스터
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 한 실시예에 의한 구성을 도시한 회로도, 제2도는 제1도의 실시예 회로의 동작을 설명하는 타이밍차트, 제3도는 본 발명의 응용에 의한 구성을 도시한 회로

Claims (6)

  1. 선택신호(SEL1, SEL2)에 기인해서 다수의 비트의 입력신호(A1I 내지 D1I)중에서 1비트를 선택적으로 출력하는 선택회로(5)와, 상기 선택회로에서 선택된 1비트의 신호를 제1 클럭신호(CK)에 동기해서 래치하는 제1 래치회로(6)과, 상기 입력신호의 비트수만큼 설치되어, 서로 위상이 다른 제2 클럭신호(ACK 내지 DCK)에 동기해서 상기 제1 래치회로의 출력을 래치하는 제2 래치회로(7 내지 10)을 갖는 다수의 기억회로(1 내지 4)를 포함하고, 상기 기억회로중의 앞단 기억회로내의 다수의 제2 래치회로의 출력신호가 뒷단의 기억회로의 선택회로의 다수의 비트의 입력신호로서 공급되는 것을 특징으로 하는 시프트레지스터.
  2. 제1항에 있어서, 상기 모든 기억회로에 대해서 상기 선택신호와 제1 및 제 2클럭신호를 공통으로 공급하는 것을 특징으로 하는 시프트 레지스터.
  3. 제1항 또는 제2항에 있어서, 상기 기억회로 상호의 입출력간 라인에 외부에서 공급되는 제1 데이타신호 (D1I 내지 D4I)가 삽입되고, 이 제1데이타신호와 상기 제2 래치회로의 출력신호와의 논리결과가 뒷단의 기억기회로 입력신호가 되도록 구성되고, 최종단 기억회로의 출력과 외부에서 공급되는 제2 데이타신호(SI1,SI2)와의 논리 결과가 처음단의 기억회로의 입력신호가 되도록 구성되어 있는 것을 특징으로 하는 시프트레지스터.
  4. 다수의 비트의 입력신호(A1I 내지 D1I)의 비트수만큼 설치되고, 서로 위상이 다른 제1 클럭신호(ACK 내지 DCK)에 동기해서 상기 입력신호를 래치하는 제1 래치회로(45 내지 48)와, 상기 다수의 제1 래치회로에서 각각 래치된 1비트의 신호를 선택신호(SEL1, SEL2)에 기인해서 선택 출력하는 선택회로(49)와, 상기 선택회로에서 선택된 1비트의 신호를 제2클럭신호(CK)에 동기해서 래치하는 제2 래치회로(50)을 갖는 다수의 기억회로(41 내지 44)를 포함하고, 상기 기억회로중 앞단의 기억회로내의 제2래치회로의 출력신호가 뒷단의 기억회로의 제1 래치회로의 다수의 비트의 입력신호가 되도록 다수단을 접속한 것을 특징으로 하는 시프트레지스터.
  5. 제4항에 있어서, 상기 모든 기억회로에 대해서, 상기 선택신호와 제1 및 제2 클럭신호를 공통으로 공급하도록 구성하는 것을 특징으로 하는 시프트레지스터.
  6. 제4항 또는 제5항에 있어서, 상기 기억회로 상호 입출력간 라인에 외부에서 공급되는 제1 데이타 신호(D1I 내지D4I)가 삽입되고, 이 제1 데이타신호와 상기 제2 래치회로의 출력신호와의 논리 결과가 뒷단의 기억회로의 입력신호가 되도록 구성되고, 최종단의 기억회로의 출력과 외부에서 공급되는 제2 데이타신호(SI1 내지 SI2)와의 논리 결과가 처음단의 기억회로의 입력신호가 되도록 구성되어 있는 것을 특징으로 하는 시프트레지스터.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910001264A 1990-01-26 1991-01-25 시프트 레지스터 KR940011036B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2-017,303 1990-01-26
JP2017303A JPH0787040B2 (ja) 1990-01-26 1990-01-26 シフトレジスタ

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KR910014949A true KR910014949A (ko) 1991-08-31
KR940011036B1 KR940011036B1 (ko) 1994-11-22

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ID=11940240

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KR1019910001264A KR940011036B1 (ko) 1990-01-26 1991-01-25 시프트 레지스터

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KR940011036B1 (ko) 1994-11-22
JPH0787040B2 (ja) 1995-09-20
US5150389A (en) 1992-09-22
JPH03222034A (ja) 1991-10-01

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