KR940011036B1

KR940011036B1 - 시프트 레지스터

Info

Publication number: KR940011036B1
Application number: KR1019910001264A
Authority: KR
Inventors: 소이찌 가와사끼
Original assignee: 가부시끼가이샤 도시바; 아오이 죠이찌
Priority date: 1990-01-26
Filing date: 1991-01-25
Publication date: 1994-11-22
Also published as: JPH03222034A; US5150389A; JPH0787040B2; KR910014949A

Abstract

내용 없음.

Description

시프트 레지스터

제 1 도는 본 발명의 한 실시예에 의한 구성을 도시한 회로도.

제 2 도는 제 1 도의 실시예 회로의 동작을 설명하는 타이밍차트.

제 3 도는 본 발명의 응용예에 의한 구성을 도시한 회로도.

제 4 도는 본 발명의다른 실시예에 의한 구성을 도시한 회로도.

제 5 도는 종래의 리니어 피드백 시프트 레지스터의 구성을 도시한 회로도.

* 도면의 주요부분에 대한 부호의 설명

1,2,3,4 : 기억회로 5 : 선택회로

6,7,8,9,10 : 1비트 래치회로 11,12,13,14 : 기억회로

17,18 : 래치회로 21,26 : OX 게이트

22,23,27,28 : AND 게이트 24,29 : 인버터

25,30,35,36,37,38 : EXOR 게이트

41,42,43,44 : 4비트 기억회로

본 발명은 다수의 비트신호를 시프트하는 시프트 레지스터(Shift Register)에 관한 것이다. LSI(대규모 집적회로)의 고집적화, 다기능화에 수반하여, LSI에 있어서의 신호 입출력의 논리 테스트는 복잡해지고, 또한 필요한 데이타량이 증가되어 왔다. 그래서, 최근의 LSI 장치에는 테스트 용이화 회로가 부가되고, 상기 논리 테스트를 최소한으로 억제하도록 되어 있다.

상기 테스트 용이화 회로에는 의사난수(疑似亂數)데이타 발생용으로서, 또는 데이타 압축용으로서, 제 5 도에 도시한 것과 같은 리니어피드백,시프트 레지스터(Linerar Feedback Shift Register ; LFSR)가 사용된다. 이 LFSR의 단수(段數)는 의사난수 데이타 발생용으로 사용할 때는 테스트에 필요한 입력신호수만 필요하고, 또, 데이타 압축용으로 사용할 때도, 관측해야 할 출력신호수만 필요하게 된다.

상기 제 5 도를 참조해서 종래의 LFSR를 설명한다. 도면 중 F1-Fn은 플립,플롭으로 이루어지는 래치회로이다. 이 래치회로는 래치회로 사이에 삽입되어 있는 제어 게이트회로(G1-Gn)을 개재해서 입력되는 데이타신호(D1-Dn)을 클럭신호(CLK)의 타이밍으로 거두어 들이고, 차례로 시프트한다. 또, 출력 데이타(Q1-Qn)은 (F1-Fn)의 각 출력 노드에서 취출된다. 최종단의 래치회로(Fn)의 출력이 피드백되어 다음 사이클이 시작된다. 이 피드백라인 위체 삽입되어 있는 제어 게이트회로(G0)는 설계상 어떤 데이타의 시프트패턴을 구성하는가에 따라 삽입 장소 및 삽입수가 달라진다.

즉, 이와 같은 LFSR를 의사난수 데이타 발생용으로서 사용하는 경우, D1-Dn을 논리 "0"으로 고정하고, 테스트를 요하는 LSI에 필요한 의사난수 데이타를 Q1-Qn으로 발생시킨다. 의사난수 데이타로서의 Q1-Qn은 테스트 대상의 LSI내에 공급되어, 테스트 결과가 출력된다.

상기 LFSR를 데이타 압축용으로서 사용할 경우는, 출력되기 위한 소정 신호를 D1-Dn로서 공급하고, 압축 데이타를 Q1-Qn로 발생시킨다. 이로 인해, 테스트 결과의 데이타 관측의 간략화가 이루어진다.

LSI의 논리 테스트는 일반적으로 입력 신호수와 출력신호수가 많을수록, 더욱 정밀한 테스트 결과가 얻어지므로, 테스트하기 쉽다. 또, 논리를 분할해서 테스트를 용이하게 하는 방법에 있어서도, 분할된 논리 블록 전체에서는, 필연적으로 입력신호수와 출력신호수가 많아진다.

따라서, LSI의 고집적화에 수반하여, 논리 테스트에 필요한 LFSR의 단수가 증가하여, 그 점유 면적이 LSI의 고집적화에 지장을 준다.

이와 같이 종래에는 LSI의 고집직화에 수반하여, 논리 테스트에 필요한 LFSR의 단수가 증가하여, 그 점유면적이 LSI의 고집적화를 방해한다는 결점이 있다.

본 발명은 상기와 같은 사정을 고려해서 된 것이며, 그 목적은 LSI의 고집적화를 방지하는 일이 없는 시프트 레지스터를 제공함에 있다.

본 발명의 시프트 레지스터는 선택신호에 기인해서 다수의 비트의 입력신호 중에서 1비트를 선택 출력하는 선택회로와, 상기 선택회로에서 선택된 1비트의 신호를 제 1 클럭신호에 동기해서 래치하는 제 1 래치회로와, 상기 입력신호의 비트수만큼 설치되고, 서로 위사이 다른 제 2 클럭신호에 동기해서 상기 제 1 래지회로의 출력을 래치하는 제 2 래치회로로 1개의 기억회로를 구성하고, 상기 기억회로를 다수 설치하여, 앞단의 기억회로내의 다수의 제 2 래치회로의 출력이 뒷단의 선택회로인 다수의 비트의 입력신호가 되도록 다수단이 접속되어 구성된다.

본 발명에서는 선택신호, 제 1 클럭신호 및 제 2 클럭신호의 타이밍 제어에 의해, 다수의 비트중의 1비트 신호가 시분할로 시프트되고, 제 2 래치회로 각각에 차례로 격납된다. 이로 인해, 1비트의 시프트회로에 필요한 2개의 기억단위 한쪽을 제 1 래치회로 1개로 보충한다. 결국, n비트의 병렬 데이타 시프트시에 시분할로 공유시킴으로써, 합계 n+1의 기억 단위로 종래와 동일한 기능을 실현한다. 이로 인해, 필요한 회로 규모는 n이 크면 종래의 거의 절반으로 된다. 또, 데이타의 시프트에 관해서도 하나의 경로만이 아니라, 많은 경로를 자유롭게 설정 가능한 기능을 유지할 수 있다.

이하, 도면을 참조해서 본 발명을 실시예에 의해 설명한다.

제 1 도는 본 발명에 관계되는 한 실시예에 의한 구성을 도시한 회로도이다. 도면에 있어서(1,2,3,4)는 각각 4비트의 기억회로이다. 이들 각 기억회로는 기억회로(1)에서 도시한 바와 같이 멀티플렉서(5), 1비트 래치회로(6), 및 4개의 1비트 래치회로(7 내지 10)이 설치되어 있고, 각각 4비트의 병렬 데이타의 시프트를 행한다.

상기 멀티플렉서(5)는 4비트의 병렬 데이타인 입력신호(A1I,B1I,C1I,D1I)들중 1비트를 2비트의 선택신호(SEL1,SEL2)에 기인해서 선택하여 출력한다. 상기 1비트 래치회로(6)은 상기 멀티플렉서(5)에서 선택된 신호를 클럭신호(CK)의 타이밍으로 래치한다. 이 클럭신호(CK)는 상기 선택신호(SEL1,SEL2)에 동기한 타이밍으로 발생된다.

상기 4개의 1비트 래치회로(7 내지 10)에는 상기 1비트 래치회로(6)의 출력신호(M10)이 공급되고 있다. 그리고, 이들 각 1비트 래치회로(7 내지 10)은 상기 클럭신호(CK)에 동기하여, 서로 위상이 다른 4개의 클럭신호(ACK,BCK,CCK,DCK) 각각에 동기해서 래치한다.

상기 4개의 기억회로(1,2,3,4)는 앞단 4개의 1비트 래치회로(7 내지 10)의 출력이 뒷단 멀티플렉서(5)에 차례로 입력되도록 다수단이 접속되어 있다. 그리고, 각 기억회로(1,2,3,4)에 대해서, 2비트의선택신호(SEL1,SEL2), 클럭신호(CK) 및 클럭신호(ACK,BCK,CCK,DCK)가 공통으로 공급되어 있다.

다음으로, 상기 실시예 회로의 동작을 제 2 도에 도시한 타이밍차트를 참조해서 설명한다. 이 타이밍차트는 제 1 도 회로내의 기억회로(2)에 있어서의 입출력신호에 착안해서 표시하고 있다. 선택신호(SEL1 및 SEL2)는 그 2개의 신호가 서로 전환되어, 4비트의 입력신호(A1I,B1I,C1I,D1I)을 차례로 시프트시킨다.

우선, SEL(1), SEL(2)가 함께 "0"레벨인 때, 기억회로(2)내의 선택회로(5)는 앞단의 기억회로(1)의 출력신호(A1O)인 (A2I)의 신호, 결국 타이밍차트중의 신호(A0)를 선택한다. 따라서, 상기 선택회로(5)의 출력(S20)에는 (A0)가 전달된다. 이때, 기억회로(2)에 있어서의 1비트 래치회로(6)의 클럭신호(CK)가 "0"에서 "1"레벨로 변화하면, 상기 래치회로(6)에 (A0)가 래치되고, 그 출력(M20)은 (A0)로 된다. 계속해서, 래치회로(7)의 클럭신호(ACK)가 "0"에서 "1"레벨로 변화하면 상기 래치회로(7)에 (A0)가 래치되고, 그 출력(A20)은 (A0)로 된다.

이와 같은 일련의 동작을 함으로써, 4개의 기억회로 출력(A10,A20,A30,A40)에 관한 시프트가 완료된다. 이 동작 중에서, 앞단의 기억회로(1)의 출력(A10)도 출력(A20)과 동일하게 변화하여, (A0)에서 (A1)로 된다. 그래서 출력(S20)은 이 시점에서 (A0)에서 (A1)로 변화한다.

다음으로, SEL(1)이 "1"레벨, SEL(2)가 "0"레벨이 되고, 상기와 동일한 동작이 행해진다. 즉, 기억회로(2)내의 선택회로(5)는 앞단 기억회로(1)의 출력신호(B10)인 (B2I)의 신호, 결국 타이밍차트 중의 신호(B0)를 선택한다. 따라서, 상기 선택회로(5)의 출력(S20)에는 (B0)가 전달된다. 이때, 기억회로(2)에 있어서이 1비트 래치회로(6)의 클럭신호(CK)가 "0"에서 "1"레벨로 변화하면 래치회로(6)에 (B0)가 기억되어, 그 출력(M20)은 (B0)로 된다. 계속해서, 래치회로(7)의 클럭신호(BCK)가 "0"에서 "1"레벨로 변화하면, 상기 래치회로(7)에 (B0)가 기억되어, 그 출력(B20)은 (B0)로 된다.

이와 같은 일련의 동작을 함으로써, 4개 기억회로의 출력(B10,B20,B30,B40)에 관한 시프트 동작이 완료된다.

다음으로, SEL(1)을 "0"레벨, SEL(2)를 "1"레벨, SEL(2)를 "1"레벨로 변화시켜, 상기 동일한 동작을 행하고 (C10,C20,C30,C40)에 관한 시프트 동작이 행해져서, SEL(1)을 "1"레벨 SEL(2)를 "1"레벨로 변화시키고, 상기와 동일한 동작을 행함으로써(C10,C20,C30,C40)에 관한 시프트 동작이 행해진다.

이와 같이, 선택신호(SEL1,SEL2)의 레벨을 "0","0"-"1","1"로 변환함으로써, 4비트의 병렬신호에 있어서의 1회의 병렬 시프트가 완료한다. 또, 동일하게 선택신호(SEL1,SEL2)의 레벨을 전환하여 다음 4비트의 병렬 시프트가 행해진다.

상기 실시예 회로에 의하면, 선택신호(SEL1,SEL2)의 4상태에서 (CK)와 (ACK 내지 DCK)의 조합에 의해, 각각(A10 내지 D10)에 관한 시프트가 행하여지므로, 도중에서 시프트 동작을 행하고 싶지 않은 경로가 있으면, 그에 필요한 클럭신호의 조합을 없애거나 SEL(1), SEL(2)에 있어서 그 상태를 없애버리면 좋다. 또, 제 1 도의 회로에서는 각 기억회로의 선택신호(SEL1,SEL2)를 공통으로 했으나, 별개로 제어하면 (A10,A20,A30,A40) 경로의 시프트뿐만 아니라, (A10,A20,A30,A40)이라고 한 여러 가지 경로의 시프트가 실현가능하다. 또한, 각 기억회로에서의 (CK,ACK,BCK,CCK,DCK)의 클럭신호를 독자적으로 제어하면 동일 데이타의 동시 시프트가 가능해진다.

제 3 도는 본 발명의 응용예의 구성을 도시한 회로도이고, 제 1 도의 시프트 레지스터를 사용한 시분할 4단의 데이타 압축/발생 리니어 피드백 시프트 레지스터(LFSR)의 구성을 도시한 회로도이다. 2비트의 입력신호를 시프트하는 기억회로(11,12,13,14)로 구성되며, 기억회로 각각으로는 선택회로(15)와 그 출력을 래치하는 1비트의 래치회로(16) 및 출력단의 래치회로(17,18)이 설치되어 있다. 기억회로 주변에 배설한 제어 게이트회로에서는 모드 전환이 행해진다. (A10,A20,A30,A40)의 경로 시프트에서 4비트 병령의 의사난수 데이타를 발생하고 (B10,B20,B30,B40) 경로의 시프트에서 4비트 병렬 데이타를 압축하도록 구성되어 있다.

다음으로, 상기 기억회로 주변에 배설된 제어 게이트회로에 관해서, (A10,A20,A30,A40)의 의사난수 데이타 발생부와, (B10,B20,B30,B40)의 데이타 압축부로 분류해서 설명한다.

의사난수 데이타 발생부의 제어 게이트회로인 OR 게이트회로(21), AND 게이트회로(22,23), 인버터(24)는 (A10 내지 A40)의 경로에서 시프트를 행하거나, 4비트 병렬의 의사난수 데이타를 발생하는 LFSR 모드인가를 제어하고 있다. 도, EXOR게이트회로(25)는 A10 내지 A40의 경로에서 AND 게이트회로(23)의 한쪽 입력단에 공급된다.

외부제어 입력신호 MODE(1)이 "0"레벨인 때는 (A10 내지 A40)의 경로는 LFSR 모드로 되고, EXOR게이트회로(25)의 출력이(A1I)에 전달된다. 이때, 1회의 시프트 주기마다(A10,A20,A30,A40)에 4비트 명령의 의사난수 데이타를 발생하고, 각각 외부 출력단자의 출력데이타(D10,D20,D30,D40)으로서 출력된다.

다음으로, MODE(1)이 "1"레벨인 때는 (A10 내지 A40)의 경로는 시프트 모드로 되고, 외부 출력 단자(SI1)의 데이타가 (A1I)가 전달되고, 1회의 시프트 주기마다(A40)에 시프트데이타가 얻어져서, 외부 출력데이타(SO1)로서 출력된다.

한편, 데이타 압축부의 제어 게이트회로인 OR 게이트회로(26), AND 게이트회로(27,28), 인버터(29)는 외부 입력신호 MODE(2)에 의해 (B10 내지 B40)의 경로에서 시프트를 행하거나, 입력되는 4비트의 병렬데이타(D1I,D2I,D3I,D4I)를 압축하는 LFSR 모드인가를 제어하고 있다. 또, EXOR 게이트회로(30)은 (B10 내지 B40)의 경로에서 LFSR를 구성하기 위한 피드백 게이트에서 그 출력이 AND 게이트회로(28)의 한쪽 입력단에 공급된다. 또, AND 게이트회로(31,32,33,34)는 각각 외부 압력데이타 신호(D1I 내지 D4I)의 4비트의 병렬 데이타를 각 기억회로(11 내지 14)에 있어서의 각 입력신호(B1I 내지 B4I)로서 EXOR 게이트회로(35,36,37,38)을 기재해서 공급된다. 이 EXOR 게이트회로(35,36,37,38)외의 입력단에는 각각 상기 OR 게이트회로(26)의 출력, B10,B20,B30의 각 신호가 공급된다.

외부제어 입력신호 MODE(2)가 "1"레벨인 때, (B10 내지 B40)의 경로는 LFSR 모드가 되고, EXOR 게이트회로(30)의 출력신호가 AND 게이트회로(28), OR 게이트회로(26)을 개재하여 전달된다. 또한 데이타 신호(D1I)가 AND 게이트회로(31), EXOR 게이트회로(35)를 개재하여 기억회로(11)에서 압축된다. 동일하게 해서 데이타신호(D2I)가 AND게이트회로(32), EXOR게이트회로(36)을 개재하여 기억회로(12)에서 데이타 압축된다. 이하 동일하게 해서 데이타신호(D3I,D4I)가 기억회로(13,14)에서 데이타 압축된다.

다음으로, MODE(2)가 "0"레벨인 때, (B10 내지 B40)의 경로는 시프트 모드가된다. 이때, AND 게이트회로(31,32,33,34)의 출력은 각각 "0"레벨이 되므로, EXOR 게이트회로(35)는 외부 입력신호(SI2)를 (BI1)에 전달하고, EXOR 게이트회로(36)은 (B10)을 (B2I)에 전달하고, EXOR 게이트회로(37)은 (B20)을 (B3I)에 전달하고, EXOR 게이트회로(38)은 (B30)을 (B4I)에 전달한다. 또, (B40)은 외부 출력신호(SO2)로서 출력된다.

이와 같이, LFSR를 데이타 압축용으로 사용할 경우, 처음에는 시프트 모드로 하여 내부상태를 설정한 다음, LFSR 모드로 하여 데이타를 압축하고,압축결과를 시프트모드로 하여 최종단의 출력에서 관측하는 것이 일반적이다. 이 실시예의 회로에서 동시에 4비트의 의사난수 발생과, 4비트의 병렬 데이타 압축이 실현가능하다.

제 4 도는 본 발명의 다른 실시예에 의한 구성의 회로도이다. 도면에서 (41,42,43,44)는 각각 4비트의 기억회로이고, 각각 동일 회로구성으로 되어 있다. 그리고, 4비트의 병렬 데이타를 시분할로 다음 단의 4비트 기억회로에 시프트하도록 구성되어 있다.

(45 내지 48)은 각각 4비트분의 래치회로이고, 4비트의 입력신호(A1I,B1I,C1I,D1I)가 각각 위상이 다른 클럭신호(ACK,BCK,CCK,DCK)에 따라서 1비트의 신호가 각각의 래치회로(45 내지 48)에 차례로 입력되어, 래치된다. (49)는 예를들면 멀티플렉서로 구성되는 선택회로이고, 래치회로(45 내지 48)에 래치된 4비트의 입력신호(A1I,B1I,C1I,D1I)가 선택신호(SEL1 및 SEL2)에 의해 제어되고, 이 4비트 중 1비트의 신호가 선택되어 출력된다. (50)은 1비트 래치회로이고, 상기 선택회로(49)의 출력(S1)이 클럭신호(CK)의 타이밍으로 래치됨으로써, 상기 1비트의 신호를 기억한다. 이 클럭신호(CI)는 상기 선택신호에 동기하는 타이밍으로 발생한다. 즉 상기 선택되는 1비트의 신호가 시분할로 1비트 래치회로(50)에 차례로 전송되도록 되어 있다.

이와 같은 기억회로(41,42,43,44)를 다수단 설치하고, 예를들면, 앞단의 기억회로(4)에 있어서의 래치회로(49)의 시분할 출력신호(O1)이 뒷단의 기억회로(42)에서의 4비트 입력신호(A2I,B2I,C2I,D2I)가 되도록 접속하고, 이하 동일하게 다수단 접속한다. 그리고, 모든 기억회로(41,42,42,44)에 있어서의 각 선택신호와 클럭신호가 처음단 회로(41)의 SEL(1) 및 SEL(2)와 클럭신호(CK,ACK,BCK,CCK,DCK)와 공통으로 공급되도록 접속하고, 시분할 4입력 4단의 시프트 레지스터가 구성된다.

이 실시예 회로의 동작은 제 1 도의 실시예 회로와 동일하게 선택신호(SEL1 및 SEL2)의 상태에 의해 선택회로(49)의 출력(S1)이 결정되고, 래치회로(50)의 출력(O1)이 (CK)의 타이밍으로 차례로 입력신호(A2I 내지 D2I)를 시분할로 전송한다. 제 1 도의 4비트 기억회로 동작에 대응시키면 (S1과 O1)이 각각 (S10, M10)에 대응하고 있다. 따라서, (O1)에는 제 2 도의 타이밍차트에 도시한 바와 같이 1회의 동작으로 시분할로 4입력(A1I 내지 D1I)의 데이타를 출력하고 있다. 결국, 이 제 3 도의 회로 구성에 있어서는 4비트의 병렬 데이타 시프트 기능을 유지하나, 내부 데이타를 출력시킬 때에는 데이타가 시분할로 출력되므로 각 클럭신호의 타이밍 제어에 주의를 요한다.

또, 도시하지 않으나 제 4 도의 실시예 회로를 사용해서 제 3 도와 같은 시분할 4단의 데이타 압축/발생 리니어 피드백 시프트 레지스터(LFSR)를 구성하는 것도 가능하다.

이 결과, 병렬 데이타의 시프트시에 1비트의 시프트회로에 필요한 2개의 기억단위의 한쪽을 시분할로 공유시키는 일에 가능해진다. 이로 인해, 규모가 큰 회로에서는 종래의 거의 절반의 래치회로수로 종료된다. 또, 데이타의 시프트에 관해서도 각 기억회로의 선택신호 및 클럭신호를 별개로 제어함으로써, 하나의 경로뿐 만 아니라 많은 경로를 자유로 설정할 수 있는 기능을 유지한다는 이점이 있다.

이상 설명한 바와 같이 본 발명에 의하면, LSI의 고집적화를 방해하는 일이 없는 시프트 레지스터를 제공할 수 있다.

Claims

선택신호(SEL1,SEL2)에 기인해서 다수의 비트의 입력신호(A1I 내지 D1I)중에서 1비트를 선택적으로 출력하는 선택회로(5)와, 상기 선택회로에서 선택된 1비트의 신호를 제 1 클럭신호(CK)에 동기해서 래치하는 제 1 래치회로(6)과, 상기 입력신호의 비트수만큼 설치되어, 서로 위상이 다른 제 2 클럭신호(ACK 내지 DCK)에 동기해서 상기 제 1 래치회로의 출력을 래치하는 제 2 래치회로(7 내지 10)을 갖는 다수의 기억회로(1 내지 4)를 포함하고, 상기 기억회로중의 앞단 기억회로내의 다수의 제 2 래치회로의 출력신호가 뒷단의 기억회로의 선택회로에 다수의 비트의 입력신회로서 공급되는 것을 특징으로 하는 시프트 레지스터.
제 1 항에 있어서, 상기 모든 기억회로에 대해서 상기 선택신호와 제 1 및 제 2 클럭신호를 공통으로 공급하는 것을 특징으로 하는 시프트 레지스터.
제 1 항 또는 제 2 항에 있어서, 상기 기억회로 상호의 입출력간 라인에 외부에서 공급되는 제 1 데이타신호(D1I 내지 D4I)가 삽입되고, 이 제 1 데이타신호와 상기 제 2 래치회로의 출력신호와의 논리결과가 뒷단의 기억회로의 입력신호가 되도록 구성되고, 최종단 기억회로의 출력과 외부에서 공급되는 제 2 데이타신호(SI1,SI2)와의 논리 결과가 처음단의 기억회로의 입력신호가 되도록 구성되어 있는 것을 특징으로 하는 시프트 레지스터.
다수의 비트의 입력신호(A1I 내지 D1I)의 비트수만큼 설치되고, 서로 위상이 다른 제 1 클럭신호(ACK 내지 DCK)에 동기해서 상기 입력신호를 래치하는 제 1 래치회로(45 내지 48)와, 상기 다수의 제 1 래치회로에서 각각 래치된 1비트의 신호를선택신호(SEL1,SEL2)에 기인해서 선택 출력하는 선택회로(49)와, 상기 선택회로에서 선택된 1비트의 신호를 제 2 클럭신호(CK)에 동기해서 래치하는 제 2 래치회로(50)을 갖는 다수의 기억회로(41 내지 44)를 포함하고, 상기 기억회로중 앞단의 기억회로내의 제 2 래치회로의 출력신호가 뒷단의 기억회로의 제 1 래치회로의 다수의 비트의 입력신호가 되도록 다수단을 접속한 것을 특징으로 하는 시프트 레지스터.
제 4 항에 있어서, 상기 모든 기억회로에 대해서, 상기 선택신호와 제 1 및 제 2 클럭신호를 공통으로 공급하도록 구성하는 것을 특징으로 하는 시프트 레지스터.
제 4 항 또는 제 5 항에 있어서, 상기 기억회로 상호 입출력간 라인에 외부에서 공급되는 제 1 데이타 신호(D1I 내지 D4I)가 삽입되고, 이 제 1 데이타신호와 상기 제 2 래치회로의 출력신호와의 논리 결과가 뒷단의 기억회로의 입력신호가 되도록 구성되고, 최종단의 기억회로의 출력과 외부에서 공급되는 제 2 데이타신호(SI1 내지 SI2)와의 논리 결과가 처음단의 기억회로의 입력신호가 되도록 구성되어 있는 것을 특징으로 하는 시프트 레지스터.