KR100261019B1

KR100261019B1 - 시그너츄어 압축 방법 및 회로

Info

Publication number: KR100261019B1
Application number: KR1019970046197A
Authority: KR
Inventors: 심규찬
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-09-08
Filing date: 1997-09-08
Publication date: 2000-07-01
Also published as: US6240537B1; KR19990024827A; JPH11168386A; JP3837240B2

Abstract

본 발명의 병렬 시그너츄어 압축 기술은 두 에러 패턴들 중의 적어도 어느 하나의 에러 효과가 반복 에러 패턴들로 인한 에러 효과의 상쇄가 발생하는 비트위치의 셀이 아닌 다른 셀로 전달되도록 한다. 검사 대상 회로로부터의 패턴이 래치되고, 검사 대상 회로로부터 다음 패턴이 출력되기 이전에 래치된 패턴이 2회 또는 그 이상 압축된다. 래치된 패턴의 압축은 상기 다중 입력 시그너츄어 레지스터의 쉬프트 동작에 의해 수행된다. 이로써, 반복 에러 패턴으로 인한 에러 매스킹이 방지된다.

Description

시그너츄어 압축 방법 및 회로

본 발명은 직접회로들의 결함 검사(fault detection)를 위한 시그너츄어 분석 회로(signature analyzer circuit)에 관한 것으로, 더 구체적으로는 검사대상회로(object circuit to be tested)로부터의 검사 출력들(test outputs)을 압축하는 시그너츄어 압축 방법 및 그 회로에 관한 것이다.

제1도에는, 집적회로들의 결함 검사에 있어서, 검사 대상 회로와 그것으로부터의 검사 출력을 압축하는 회로가 도시되어 있다. 결함 검사에 대해 제1도를 참조하여 간략하게 설명하면 다음과 같다. 도시된 바와 같이, 로직, 메모리, 버스 회로 등과같는 회로들(또는 집적회로들)의 결함 검사에 있어서, 검사 대상 회로(10)로는 검사 입력 패턴(test input pattern)이 주어지고, 상기 회로(10)의 검사 출력 패턴(test output pattern) 즉, 응답 데이터(response data)는 시그너츄어 압축 회로(12)로 제공된다. 상기 검사 출력 패턴은 시그너츄어 압축 회로(12)에서 압축된다. 상기 압축 회로(12)는 단일의 입력을 갖는 단일 입력 시그너츄어 레지스터(single input signature register;SISR), 또는 병렬 입력들을 갖는 다중 입력 시그너츄어 레지스터(multiple input signature register; MISR)로 구성된다. 검사의 마지막 단계에서, 검사의 시그너츄어 즉, 결과 데이터(resultant data)는 상기 압축 회로(12)에 저장된다. 이렇게 측정된 시그너츄어는 예측된 시그너츄어와 비교된다. 상기 비교에 기초해서, 검사 대상 회로(12)가 분석된다.

시그너츄어 분석 회로의 점유 면적을 고려할 때, MISR을 사용하는 병렬 압축 기술(이 기술에서는 하나의 MISR로 검사 출력 패턴의 비트들을 병렬로 압축할 수 있음)이 SISR를 사용하는 직렬 압축 기술(이 기술에서는 검사 출력 패턴의 비트들에 대해 복수 개의 SISR이 각각 대응 되어야 함)보다 유리하다. 따라서, 근래에, 검사의 시그너츄어를 효과적으로 분석하기 위해, SISR에 의하기 보다는 MISR에 의한 기술이 널리 사용되고 있다.

"Testing Semiconductor Memories", by John Wiley & Sons, 1991, pp. 204∼209에 개시되어 있는 바와 같이, SISR은 물론 MISR에서, 에러가 있는 검사 출력 패턴을 압축하는 것에 의해 발생된 시그너츄어가 에러가 없는 검사 출력 패턴의 압축에 의한 시그너츄어와 동일할 수 있다. 즉, 에러가 있는 패턴(에러 패턴)의 압축에 의해 얻어진 시그너츄어의 매스킹(masking)이 일어날 수 있다. 여기서, 시그너츄어 분석기의 길이(즉, 시그너츄어 레지스터의 비트 수)(n)보다 검사 대상 회로로 부터 출력되는 패턴 시퀸스(pattern sequences)의 길이가 더 크고 그리고 각 패턴 시퀸스에서 에러가 발생할 확률이 동일하다면, SISR 및 MISR 모두에서, 매스킹이 발생될 확률은 2^-n인 것으로 알려져 있다. 하지만, 위와 같은 가정은 실질적이지 못하므로, SISR이나 MISR이 사용되는 응용 분야의 특성에 따라서 주의할 필요가 있다.

시그너츄어 분석을 위한 MISR은 소프트웨어 형태로 또는 하드웨어 형태로 구현될 수가 있다. 특히, 하드웨어적으로 구현된 MISR은 VLSI 회로에 있어서 로직 및 메모리 회로들의 자체적인 검사를 위한 BIST(built-in self test)회로의 주요 구성 성분이 되고 있다.

제2도에는, 응답 데이터의 병렬 압축을 위한 전형적인 MISR이 도시되어 있다. 상기 도면에서, MISR(20)은 6비트의 검사 출력 패턴(P1 내지 P6)에 각각 대응하는 플립플롭 회로들(flip-flop circuits)(21)을 구비하고 있다. 각 플립플롭 회로는 익스클루시브 오어 게이트(23)를 통해 상위 비트 측 상의 다음 플립플롭 회로에 연결된다. 또, 상기 MISR(20)은 피드백 탭(feedback tap)(25)를 구비하고 있다. 상기 피드팩 탭(25)는 XOR 게이트(27)의 한 입력과 연결된다. XOR 게이트(27)의 출력은 검사 출력 패턴의 첫 번째 비트에 대응하는 XOR 게이트(23-1)로 제공된다.

다른 MISR이 제3도에 도시되어 있다.

SISR과는 달리 MISR에 의하면, 임의의 검사 중인 회로(circuit under test)로부터의 패턴 시퀸스(pattern sequence)상에서 에러가 반복적으로 발생되는 경우에 매스킹이 발생될 수 있다. 다시 말해, MISR가 반복 에러 패턴들(repetitive error patterns)을 압축하는 데 사용될 때에는 매스킹이 발생될 수 있다. 여기서, ‘반복 에러 패턴들’이라는 용어는 패턴 시퀸스 상의 임의의 두 패턴들에서 에러들이 상기 두 패턴들 간의 거리만큼 간격을 두고서 발생하는 것을 의미한다. 상기 반복 에러 패턴들은 두 패턴들 간의 거리에 따라서 홀수의 거리 또는 짝수의 거리를 갖는다. 이에 대해 다음의 표 1 및 2를 참조하여 구체적으로 설명한다. 표 1 및 2는 각각 거리 2 및 거리 3의 반복 에러 패턴들을 보여주고 있다.

상기 표 1 및 표 2의 각 행은 하나의 검사 출력 패턴을 나타내고, 각 패턴에서 ‘0’는 정상 데이터를 표시하고, ‘1’은 에러를 표시한다. 표 1에서, 1번째 에러 패턴 100000의 1번째 비트(P1)에서 에러가 발생된 후, 2 번째 에러 패턴 001000의 3 번째 비트(P3)에서 반복적으로 에러가 발생한다. 즉, 1 번째 에러 패턴 100000의 에러 비트(P1)과 2 번째 에러 패턴 001000의 에러 비트(P3) 간의 간격은 패턴 시퀸스 상에서의 두 에러 패턴들 간의 거리 2와 동일하다. 이와 마찬가지로, 표 2에서는, 1번째 에러 패턴 010000의 에러 비트(P2)와 2 번째 에러 패턴 000010의 에러 비트(P5) 간의 간격은 패턴 시퀸스 상에서의 두 에러 패턴들 간의 거리 3과 동일하다.

다음의 표 3은 표 2의 반복 에러 패턴들을 제2도의 MISR를 사용하여 압축한 결과를 보여주고 있다.

표 3에 표시된 바와 같이, 1 번째 내지 3번째 압축 과정들을 통해, 표 2의 1번째 에러 패턴 0100000의 에러 비트(P1)이 3회 쉬프트된다. 이어, 2 번째 에러 패턴 000010이 입력된 직후의 압축 과정 즉, 4 번째 압축 과정에서는 에러 효과가 4 번째 셀 즉, 플립플롭 회로(21-4)로 전달되지 않음을 볼 수 있다. 다시 말해, 2 번째 에러 패턴 000100가 MISR(20)으로 입력될 때 4 번째 셀의 출력 즉, 3 번째 시그너츄어 비트(S3)는 ‘0’이 된다. 이것은 에러 패턴의 압축 결과와 정상 패턴의 압축 결과가 동일해지는 매스킹이 일어남을 의미한다. 그 결과, 시그너츄어(Sout)에는 두 에러 패턴들 중 어느 것의 에러 효과도 남지 않는다.

위에서 기술한 바와 같은 반복 에러 패턴들은 메모리 결함 검사에서 자주 발생한다. 따라서, 메모리 검사의 데이터를 압축하는 데 사용되는 MISR의 중요한 입력 클래스로서 반복 에러 패턴이 고려되어야 한다.

본 발명의 목적은 반복 에러 패턴들에 의한 에러 매스킹을 방지할 수 있는 시그너츄어 압축 방법 및 그 회로를 제공하는 것이다.

제1도는 집적회로의 결함 검사를 개략적으로 설명하는 도면.

제2도는 전형적인 병렬 시그너츄어 압축 회로를 보여주는 회로도.

제3도는 다른 병렬 시그너츄어 압축 회로를 보여주는 회로도.

제4도는 본 발명의 바람직한 실시예에 따른 병렬 시그너츄어 압축 회로를 보여주는 회로도; 그리고,

제5도는 제4도의 시그너츄어 압축 회로의 동작을 보여주는 타이밍도이다.

* 도면의 주요부분에 대한 부호의 설명

42 : 버퍼 회로 43, 45 : 플립 플롭 회로

44 : 다중 입력 시그너츄어 레지스터 46, 47 : XOR 게이트

48 : 클럭 발생 회로

상기 목적을 달성하기 위한 본 발명의 일 특징에 따르며, 두 에러 패턴들 중의 적어도 어느 하나의 에러 효과가 상기 에러 효과의 상쇄가 발생하는 비트 위치의 셀이 아닌 다른 셀로 전달되도록 함으로써 반복 에러 패턴으로 인한 에러 매스킹을 방지한다.

본 발명의 다른 특징에 따르면, 검사 대상 회로로부터의 패턴이 래치되고, 상기 검사 대상 회로로부터 다음 패턴이 출력되기 이전에 상기 래치된 패턴을 2회 또는 그 이상 압축된다. 상기 래치된 패턴의 압축은 상기 다중 입력 시그너츄어 레지스터의 쉬프트 동작에 의해 수행된다.

본 발명의 또 다른 특징에 따르면, 검사 대상 회로로부터의 응답 데이터를 압축하는 시그너츄어 압축 회로는 응답 데이터 출력 주파수의 적어도 2배인 주파수의 클럭을 발생하는 클럭 발생 수단 및; 상기 클럭에 동기 되어서 상기 응답 데이터를 압축하는 압축 수단을 포함한다.

본 발명의 또 다른 특징에 따르면, 제1 주파수의 제1 신호에 동기되어서 검사 대상 회로로부터 출력되는 검사 출력 데이터를 압축하는 시그너츄어 압축 회로는 상기 제 1 신호에 응답해서 상기 제 1 주파수의 양의 정수배인 제 2 주파수의 제 2 신호를 생성하는 배주(倍周) 수단 및; 상기 제 2 신호에 동기되어서 상기 검사 출력 데이터를 적어도 2회 압축하는 압축 수단을 포함한다.

상기 압축 수단은 상기 제 2 신호에 동기되어서 상기 검사 출력 데이터를 병렬로 압축하는 다중 입력 시그너츄어 레지스터(MISR)를 포함한다. 상기 압축 수단은 상기 검사 대상 회로와 함께 단일의 집적 회로 칩 내에 구성되어서 상기 집적회로가 BIST(built-in self test) 기능을 갖도록 할 수 있다.

다음에는 첨부된 도면들을 참조하면서 본 발명의 바람직한 실시예들에 대해 상세히 설명한다.

제4도는 본 발명의 바람직한 실시예에 따른 병렬 시그너츄어 압축 회로를 보여주고, 제5도는 제4도의 시그너츄어 압축 회로의 동작을 보여주는 타이밍도이다.

제4도 및 제5도를 참조하면, 본 발명에 따른 신규한 병렬 시그너츄어 압축 회로는 검사 대상 회로로부터의 어떤 패턴을 압축하되, 상기 검사 대상 회로로부터 다음 패턴이 출력되기 이전에 상기 패턴 압축을 2회 수행한다. 이로써, 반복 에러 패턴들 중의 첫 번째 패턴의 에러와 마지막 패턴의 에러가 최종 시그너츄어에 전달된다.

다시 제4도를 참조하면, 병렬 시그너츄어 압축 회로(40)는 버퍼 회로(42), MISR(44) 및 클럭 발생 회로(48)을 구비하고 있다. 버퍼 회로(42)는 검사 대상 회로로부터 공급되는 6비트의 응답 데이터 패턴(P1∼P6)에 각각 대응하는 플립 플롭 회로들(43)을 가진다. 버퍼 회로(42) 내의 플립 플롭 회로들(43)은 클럭(CLK1)에 동기되어서 검사 대상 회로로부터의 응답 패턴(P1∼P6)을 래치한다. MISR(44)는 상기 버퍼 회로(42)의 플립 플롭 회로들(43)에 각각 대응하는 6 개의 플립플롭 회로들(45)를 구비하고 있다. MISR(44) 내의 각 플립플롭 회로(45)는 XOR 게이트(46)을 통해 상위 비트 측 상의 다음 플립플롭 회로에 연결된다. 또, 상기 MISR(44)는 피드백 탭을 구비하고 있다. 상기 피드팩 탭은 XOR 게이트(47)의 한 입력과 연결된다. XOR 게이트(47)의 출력은 데이터 패턴의 첫 번째 비트에 대응하는 XOR 게이트(46-1)로 제공된다. 클럭 발생 회로(48)은, 도5에 도시된 바와 같이, 크럭(CLK1)의 2 배의 주파수의 클럭(CLK2)을 발생한다. 상기 MISR(44) 내의 플립 플롭 회로들(43)은 클럭(CLK2)에 동기되어서 버퍼 회로(42)를 통해 입력되는 응답 패턴(P1∼P6)을 쉬프트시킴으로써 검사 대상 회로로부터의 응답 패턴(P1∼P6)을 쉬프트시킴으로써 검사 대상 회로로부터의 응답 패턴(P1∼P6)에 대한 2 번의 압축이 수행되도록 한다. 예를 들어, 다음의 표 4의 반복 에러 패턴들의 이중 압축(double compression)이 수행되면, 표 5에서와 같이 정상적인 패턴의 시그너츄어와 다른 시그너츄어가 얻어진다.

위와 같은 이중 압축을 일반화하면 다음과 같다.

다음의 표 6에 나타낸 바와 같이, 임의의 패턴의 i 번째 비트와 그로부터 어떤 거리 k를 갖는 패턴의 i+k 번째 비트에 에러가 나타나는 반복 에러 패턴들을 고려하자.

최초의 패턴(즉, 첫 번째 에러 패턴)에 대한 2회의 압축이 완료되면, 시그너츄어 i 번째 비트와 i+1 번째 비트는 에러 효과를 가진다. MISR에서, 이들 두 비트의 에러 효과는 최후의 패턴(즉, 두 번째 에러 패턴)의 입력 바로 전까지 2(k-2)회 쉬프트된다. 최후의 패턴에 대한 2회의 압축이 완료되면, 최초 패턴의 이중 압축으로 얻어진 두 에러 효과는 각각 시그너츄어의 i+2K, i+2k+1 번째 비트들로 전달되고, 그리고 최후 패턴의 이중 압축으로 얻어진 두 에러 효과는 시그너츄어의 i+k, i+k+1 번째 비트로 전달된다. 다음의 표 7은 일반화된 반복 에러 패턴들에 대한 MISR의 이중 압축 과정을 보여준다. 구체적으로 여기서는, i 번째 비트에서 i+2k+1 번째 비트까지 피드백 탭이 없는 경우를 보인다.

반복 에러 패턴들 간의 거리가 2 이상인 경우, 최종 시그너츄어(예컨데, 표 7에서, 시그너츄어'0000110011')의 4 비트에서 에러 효과가 나타난다. 예를 들어, 반복 에러 패턴들 간의 거리가 3 그리고 i 가 1이라면, 최초 패턴(첫 번째 에러 패턴의 에러 효과는 시그너츄어의 7, 8 번째 비트들에서 나타나고, 최후의 패턴(두 번째 에러 패턴)의 에러 효과는 시그너츄어의 4, 5 번째 비트들에서 나타난다.

MISR에서, 그것의 i+k 번째 또는 그 이후의 셀로부터의 피드백 탭이 있는 경우, 이 셀을 통과하는 에러 효과는 압축 동안에 상기 셀보다 하위의 비트 위치에 있는 셀로 전달되어서 시그너츄어의 i 번째 비트보다 하위의 비트에 에러 효과를 남긴다. 이런 경우, 시그너츄어의 4 개 이상의 비트들에서 에러 효과가 나타난다. 이렇게 피드백된 에러 효과는 다시 쉬프트되어서 최후의 패턴의 압축시에 i+k 번째 셀에서 매스킹을 유발할 수도 있지만, 다른 비트 위치의 에러 효과 덕분에 전체 시그너츄어의 매스킹은 발생되지 않는다. 이상과 같이, 이중 압축에 의하면, 반복 에러 패턴들 간의 거리가 홀수인 지 또는 짝수인 지에 상관없이 에러 매스킹을 방지할 수 있다.

다시, 제4도를 참조하여, 버퍼 회로(42), MISR(44) 그리고 클럭 발생 회로(47) 모두 또는 이들 중의 일부는 검사 대상 회로와 함께 단일의 집적 회로 칩 내에 장착되어서 상기 칩이 BIST(built-in self test) 기능을 갖도록 할 수 있다. 이 실시예의 변형예에서는, 상기 클럭 발생 회로(47) 대신에, 클럭(CLK1)에 응답해서 상기 클럭(CLK1)의 주파수의 적어도 2 배의 주파수를 갖는 클럭(CLK2)를 발생하는 주파수 2배기(frequency doubler), 주파수 3배기(frequency tripler), 주파수 4배기(frequency quadrupler) 등과 같은 배주 회로(frequency multiplier) 중 어느 하나가 사용된다.

여기서, 비록, 6 비트 MISR을 구비하는 병렬 시그너츄어 압축 회로를 통해 본 발명을 상세히 설명되었지만, 본 발명의 기술적인 사상 및 범위는 거기에 한정되지 않으며, 오히려 본 발명의 다양한 실시예들 및 그 변형들이 있을 수 있다는 것이 이 기술 분야에 대한 통상의 지식을 가진 자들에게는 자명할 것이다.

이상과 같은 본 발명에 따르면, 검사 대상 회로로부터의 다음 패턴이 출력되기 이전에 현재의 패턴이 2회 또는 그 이상 압축되도록 함으로써 반복 에러 패턴들로 인한 에러 매스킹이 방지된다.

Claims

검사되는 대상 회로로부터의 응답 데이터를 압축하는 시그너츄어 압축 회로에 있어서; 제1 클럭에 동기되어서 상기 검사 대상 회로로부터의 응답 데이터를 래치하는 버퍼 수단과; 제1 클럭의 적어도 2배인 주파수의 제2 클럭을 발생하는 클럭 발생 수단 및; 상기 제2 클럭에 동기되어서 상기 버퍼 수단으로부터의 상기 응답 데이터를 압축하는 압축 수단을 포함하는 것을 특징으로 하는 시그너츄어 압축 회로.
제1항에 있어서, 상기 압축 수단은 상기 클럭에 동기되어서 상기 응답 데이터를 병렬로 압축하는 다중 입력 시그너츄어 레지스터를 포함하는 것을 특징으로 하는 시그너츄어 압축 회로.
제2항에 있어서, 상기 다중 입력 시그너츄어 레지스터는 적어도 하나의 피드백 탭을 갖는 것을 특징으로 하는 시그너츄어 압축 회로.
제1항에 있어서, 상기 압축 수단은 상기 검사 대상 회로와 함께 단일의 집적 회로 칩 내에 구성되는 것을 특징으로 하는 시그너츄어 압축 회로.
제1항에 있어서, 상기 클럭 발생 수단 그리고 상기 압축 수단은 상기 검사 대상 회로와 함께 단일의 집적 회로 칩 내에 구성되는 것을 특징으로 하는 시그너츄어 압축회로.
제1항에 있어서, 상기 클럭 발생 수단, 상기 압축 수단 그리고 상기 버퍼 수단은 상기 검사 대상 회로와 함께 단일의 집적 회로 칩 내에 구성되는 것을 특징으로 하는 시그너츄어 압축 회로.
제4, 5 및 6항중의 어느 한 항에 있어서, 상기 집적 회로 칩은 메모리 회로를 포함하는 것을 특징으로 하는 시그너츄어 압축 회로.
병렬 입력들을 갖는 다중 입력 시그너츄어 레지스터를 사용하여 검사 대상 회로로부터의 패턴 시퀀스를 압축하는 방법에 있어서; 제1 클럭에 동기되어서 상기 검사 대상 회로로부터의 패턴을 래치하는 단계와; 상기 제1 클럭의 적어도 두배인 주파수를 갖는 제2 클럭에 동기되어서 상기 검사 대상 회로로부터 다음 패턴이 출력되기 이전에 상기 래치된 패턴을 2회 또는 그 이상 압축하는 단계를 포함하는 것을 특징으로 하는 시그너츄어 압축 방법.
제8항에 있어서, 상기 래치된 패턴의 압축은 상기 다중 입력 시그너츄어 레지스터의 쉬프트 동작에 의해 수행되는 것을 특징으로 하는 시그너츄어 압축 방법.
제1 주파수의 제1 신호에 동기되어서 검사 대상 회로로부터 출력되는 검사 출력 데이터를 압축하는 시그너츄어 압축 회로에 있어서; 상기 제1 주파수의 제1 신호에 동기되어서 상기 검사 대상 회로로부터 출력되는 검사 출력 데이터를 래치하는 버퍼 수단과; 상기 제1 신호에 응답해서 상기 제1 주파수의 양의 정수배인 제2 주파수의 제2 신호를 생성하는 배주 수단 및; 상기 제2 신호에 동기되어서 상기 검사 출력 데이터를 적어도 2회 압축하는 압축 수단을 포함하는 것을 특징으로 하는 시그너츄어 압축 회로.
제10항에 있어서, 상기 압축 수간은 상기 제2 신호에 동기되어서 상기 검사 출력 데이터를 병렬로 압축하는 다중 입력 시그너츄어 레지스터를 포함하는 것을 특징으로 하는 시그너츄어 압축회로.
제11항에 있어서, 상기 다중 입력 시그너츄어 레지스터는 적어도 하나의 피드백 탭을 구비하는 것을 특징으로 하는 시그너츄어 압축 회로.
제10항에 있어서, 상기 배주 수단은 주파수 2배기, 주파수 3배기, 그리고 주파수 4배기 중 하나인 것을 특징으로 하는 시그너츄어 압축 회로.