KR100295050B1 - 선형궤환쉬프트레지스터를사용한내장자기진단장치 - Google Patents

선형궤환쉬프트레지스터를사용한내장자기진단장치 Download PDF

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Abstract

복수 개의 기능적 블록을 구비한 집적회로를 테스트할 수 있으며, 적은 수의 선형궤환 쉬프트 레지스터(LFSR)과 다중 입력 선형궤환 쉬프트 레지스터(MISR)만을 포함하고 또한 내장 메모리를 활용함으로써 칩에서 차지하는 면적이 적은 내장 자기진단 장치를 제공한다.
내장 자기진단 장치는 동일한 수의 입력 포트 수를 가진 복수의 기능적 블록들과 내장 메모리를 구비하는 소정 회로를 테스트하기 위해 상기 소정 회로에 내장된다. 내장 자기진단 장치에 있어서, 테스트 패턴 발생부는 상기 메모리의 제1 부분을 포함하는 제1 쉬프트 체인을 포함하며, 소정 차수의 원시다항식을 연산하여 의사-랜덤 패턴을 발생하고, 상기 의사-랜덤 패턴을 상기 복수의 기능적 블록들에 공급한다. 데이터 압축부는 상기 메모리 중 제2 부분을 포함하는 제2 쉬프트 체인을 포함하며, 상기 복수의 기능적 블록들 중 어느 하나의 블록으로부터 출력되는 데이터를 압축하여 압축된 데이터를 출력한다. 제어부는 상기 테스트 패턴 발생부 및 상기 데이터 압축부를 제어하기 위한 소정의 제어신호들을 발생한다.

Description

선형궤환 쉬프트레지스터를 사용한 내장 자기진단 장치{Built-in self-test circuit employing linear feedback shift register}
본 발명은 반도체의 내장 자기진단 장치에 관한 것으로서, 보다 상세하게는 선형궤환 쉬프트레지스터를 이용한 내장 자기진단 장치에 관한 것이다.
반도체 집적회로의 집적도가 증가함에 따라 그 집적회로가 제대로 동작하는지에 대한 테스트가 중요해지고 있다. 그런데, 반도체 집적회로의 입출력 핀 수가 한정되어 있기 때문에, 외부적으로 접근할 수 있는 핀들을 통해 집적회로의 기능을 테스트한다는 것은 그리 쉬운 일이 아니다. 이에 따라, 테스트가 행해져야 하는 집적회로 내에 테스트 기능을 내장시키는 기법이 사용되고 있는데, 이러한 기법을 내장 자기진단(Built-in Self Test: BIST) 기법이라 한다.
내장 자기진단 (Built-in Self Test) 장치에서 많이 사용되고 있는 회로 중 하나가 선형궤환 쉬프트레지스터(Linear Feedback Shift Register: LFSR) 및 다중입력 선형궤환 쉬프트레지스터(Multiple Input Linear Feedback Shift Register 또는 Multiple Input Linear Signature Register: MISR)이다.
도 1은 일반적인 LFSR을 보여준다. LFSR은 복수 개의 계수 블록들(1, 2, 3, 4), 배타적 논리합 게이트들(5, 6, 7, 8) 및 디(D)-플립플롭들(9, 10, 11, 12)로 구성된다.
도 1에 도시된 LFSR은 다음 수학식 1과 같은 원시 다항식(Primitive Polynomial)을 연산하여 의사-랜덤 패턴(Pseudo-random Pattern)을 생성하고, 생성된 의사-랜덤 패턴을 테스트하고자 하는 회로에 출력한다.
각 계수 블록(1, 2, 3, 4)은 원시 다항식에서의 계수를 나타낸다. 만약 계수가 1인 경우에는 궤환 경로가 존재하고 계수가 0인 경우에는 궤환 경로가 존재하지 않는다. 배타적 논리합 게이트들(5, 6, 7, 8)은 계수 블록을 통해 궤환된 신호와 이전 단의 D-플립플롭의 출력에 대하여 배타적 논리합 연산을 수행한다. 각 D-플립플롭(9, 10, 11, 12)은 각 배타적 논리합 게이트의 출력 신호를 받아들이고, 클럭(CLK)에 응답하여 받아들인 신호를 래치하며 래치된 신호를 출력한다. 도 1의 LFSR은 각각이 하나의 계수 블록, 배타적 논리합 게이트 및 D-플립플롭으로 이루어진 여러 개의 단(Stage)들로 구성되어 있는데, 단의 수는 원시다항식의 차수에 따라 달라진다.
도 2는 일반적인 MISR를 보여준다. MISR은 원시 다항식의 각 계수를 나타내는 계수블록들(29, 30, 31, 32)과, 계수 블록을 통해 피드백된 신호와 저장된 데이터 및 입력 데이터를 배타적 논리합 연산하는 배타적 논리합 게이트들(21, 22, 23, 24) 및 입력되는 데이터를 래치하는 D-플립플롭들(25, 26, 27, 28)로 구성된다.
도 2에 도시된 MISR는 도 1의 LFSR과 유사한 구조를 가지고 있다. 다만, 도 1의 LFSR과는 달리, 도 2의 MISR은 병렬로 데이터들(D1, D2, Dn-1, Dn)을 받아들여 처리한다. 이러한 MISR은 테스트하고자 하는 회로로부터 병렬로 데이터들(D1, D2, Dn-1, Dn)을 받아들이고, 받아들여진 데이터를 압축한다. 압축된 데이터는 미리 설정되어 있는 예상 패턴과 비교되어, 테스트되는 회로의 정상 여부가 판단된다. 다른 테스트 회로에 있어서, 압축된 데이터는 사용자가 판단할 수 있도록 외부로 출력될 수도 있다.
일반적으로 효율적으로 테스트를 수행하기 위해서는, 테스트하고자 하는 회로 내에서 여러 테스트 블록들을 제어 또는 관찰할 수 있게 하는 것이 바람직하다. 도 3은 복수 개의 LFSR 및 MISR을 사용하여 복수의 블록을 테스트하는 종래의 테스트 회로를 보여준다. 도 3에 있어서, 블록 A(42), 블록 B(45), 블록 C(48) 및 블록 D(51)는 테스트되는 집적회로 내의 서로 다른 기능적 블록들을 나타낸다. 각 기능적 블록들(42, 45, 48, 51)에는 별도의 LFSR들(41, 44, 47, 50) 및 MISR들(43, 46, 49, 52)이 할당되어 있다. 이에 따라, 테스트 제어부(40)의 제어 하에 각 LFSR(41, 44, 47, 50)에 의해 발생되는 의사-랜덤 패턴은 각 기능적 블록(42, 45, 48, 51)에 공급된다. 그리고, 입력된 의사-랜덤 패턴에 따른 각 기능적 블록(42, 45, 48, 51)의 출력은 해당 MISR(43, 46, 49, 52)에 출력되어 압축된다. 그리고 압축된 데이터를 분석함으로써, 각 기능적 블록의 정상 여부를 판단할 수 있게 된다.
그런데, 도 3과 같은 회로에 있어서는, 테스트하고자 하는 기능적 블록의 수가 많을수록 이에 필요한 LFSR과 MISR의 수가 많아지게 된다. 따라서, 테스트 회로의 크기가 매우 커져 칩 면적상의 오버헤드(Area Overhead)가 과도해질 수 있다는 문제점이 있다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로서, 복수 개의 기능적블록을 구비한 집적회로를 테스트할 수 있으며, 적은 수의 LFSR과 MISR만을 포함하고 또한 내장 메모리를 활용함으로써 칩에서 차지하는 면적이 적은 내장 자기진단 장치를 제공하는 것을 그 기술적 과제로 한다.
도 1은 일반적인 선형궤환 쉬프트레지스터의 회로도.
도 2는 일반적인 다중입력 선형궤환 쉬프트레지스터의 회로도.
도 3은 다수의 블록을 테스트하기 위한 종래의 테스트 회로의 블록도.
도 4는 다수의 블록에 테스트 신호를 공급하기 위한 본 발명의 테스트 패턴 발생장치의 일 실시예의 블록도.
도 5는 도 4의 메모리 및 다항식 블록의 상세 블록도.
도 6은 다수의 블록들 중 어느 하나로부터 출력되는 신호들을 압축하기 위한 본 발명의 신호압축장치의 일 실시예의 개략적인 블록도.
도 7은 도 6의 메모리 및 다항식 블록의 상세 블록도.
도 8은 복수의 집적회로 블록을 테스트하기 위한 본 발명의 내장 자기진단 장치의 일 실시예의 블록도.
도 9는 본 발명의 내장 자기진단 장치의 다른 실시예의 블록도.
도 10은 본 발명의 내장 자기진단 장치의 또 다른 실시예의 블록도.
상기 기술적 과제를 달성하기 위한 본 발명의 내장 자기진단 장치의 일 태양은 동일한 수의 입력 포트 수를 가진 복수의 기능적 블록들과 내장 메모리를 구비하는 소정 회로를 테스트하기 위해 상기 소정 회로에 내장된다. 내장 자기진단 장치에 있어서, 테스트 패턴 발생부는 상기 메모리의 제1 부분을 포함하는 제1 쉬프트 체인을 포함하며, 소정 차수의 원시다항식을 연산하여 의사-랜덤 패턴을 발생하고, 상기 의사-랜덤 패턴을 상기 복수의 기능적 블록들에 공급한다. 데이터 압축부는 상기 메모리 중 제2 부분을 포함하는 제2 쉬프트 체인을 포함하며, 상기 복수의 기능적 블록들 중 어느 하나의 블록으로부터 출력되는 데이터를 압축하여 압축된 데이터를 출력한다. 제어부는 상기 테스트 패턴 발생부 및 상기 데이터 압축부를 제어하기 위한 소정의 제어신호들을 발생한다.
또한, 상기 기술적 과제를 달성하기 위한 본 발명의 내장 자기진단 장치의 다른 태양은 각각이 n개의 입력포트를 가진 제1 소정수의 기능적 블록들과 각각이 m개의 입력포트를 가진 제2 소정수의 기능적 블록들 및 메모리를 구비하는 소정 회로를 테스트하기 위해 상기 소정 회로에 내장된다. 제1 테스트 패턴 발생부는 상기 메모리의 제1 부분을 포함하는 제1 쉬프트 체인을 포함하며, n차의 제1 원시다항식을 연산하여 제1 의사-랜덤 패턴을 발생하고, 상기 제1 의사-랜덤 패턴을 상기제1 소정수의 기능적 블록들에 공급한다. 제1 데이터 압축부는 상기 메모리 중 제2 부분을 포함하는 제2 쉬프트 체인을 포함하며, 상기 제1 소정수의 기능적 블록들 중 어느 하나의 블록으로부터 출력되는 데이터를 압축하여 제1 압축 데이터를 출력한다. 제2 테스트 패턴 발생부는 상기 메모리의 제3 부분을 포함하는 제3 쉬프트 체인을 포함하며, m차의 제2 원시다항식을 연산하여 제2 의사-랜덤 패턴을 발생하고, 상기 제2 의사-랜덤 패턴을 상기 제2 소정수의 기능적 블록들에 공급한다. 제2 데이터 압축부는 상기 메모리 중 제4 부분을 포함하는 제4 쉬프트 체인을 포함하며, 상기 제2 소정수의 기능적 블록들 중 어느 하나의 블록으로부터 출력되는 데이터를 압축하여 제2 압축 데이터를 출력한다. 제어부는 상기 제1 및 제2 테스트 패턴 발생부 및 상기 제1 및 제2 데이터 압축부를 제어하기 위한 소정의 제어신호들을 발생한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.
도 4는 다수의 블록에 테스트 신호를 공급하기 위한 본 발명의 LFSR의 일 실시예의 블록도이다. 도 4의 LFSR은 테스트 제어부(60), 메모리(62) 및 다항식 블록(64)을 포함한다. 상기 메모리(62)는 별도로 구비되는 대신에 테스트되는 회로의 내장 메모리(Embedded Memory)가 활용된다.
도 5는 도 4의 메모리(62) 및 다항식 블록(64)을 보다 상세하게 보여준다. 도 5에 도시된 다항식 블록(64)은 본 출원인에 의해 1996년 10월 21일 출원된 대한민국 특허출원 1996-47171호에 기재되어 있는 것이다.
메모리(62)는 다수개의 셀을 가지고 있으며, 각 셀은 종래의 LFSR에서의 플립플롭에 대응한다. 즉, 어드레스 신호(Address) 및 칩 선택 신호(CS)에 의해 액세스되는 각 메모리 셀은 기입 인에이블 신호(WE)에 응답하여 한 비트의 데이터를 받아들인 후 일시 저장하였다가, 출력 인에이블 신호(OE)에 응답하여 출력한다. 상기 어드레스 신호(Address), 칩 선택 신호(CS), 기입 인에이블 신호(WE) 및 출력 인에이블 신호(OE)는 테스트 제어부(60)로부터 공급된다.
다항식 블록(64)은 각각이 하나의 계수 블록(74, 76, 78, 80 또는 82), 배타적 논리합 게이트(84, 86, 88, 90 또는 92) 및 멀티플렉서(94, 96, 98, 100 또는 102)로 이루어진 여러 개의 단(Stage)들로 구성되어 있는데, 단의 수는 원시다항식의 차수에 따라 달라진다.
계수 블록(74, 76, 78, 80, 82)은 원시 다항식에서의 계수를 나타낸다. 만약 계수가 1인 경우에는 궤환 경로가 존재하고 계수가 0인 경우에는 궤환 경로가 존재하지 않는다. 배타적 논리합 게이트(84)는 계수 블록(74)을 통해 궤환되는 신호를 멀티플렉서(94)의 한 입력단자로 출력한다. 배타적 논리합 게이트들(86, 88, 90, 92)은 계수 블록(76, 78, 80, 82)을 통해 각각 궤환된 신호와 이전 단의 메모리 출력에 대하여 배타적 논리합 연산을 수행한다.
멀티플렉서들(94, 96, 98, 100, 102)은 한 입력단자로 배타적 논리합 게이트들(84, 86, 88, 90, 92)의 출력 신호를 받아들이고, 다른 입력 단자들은 내장 메모리의 통상적 데이터 버스에 연결되어 있다. 선택제어신호(S1)가 '1'일 때 멀티플렉서들(94, 96, 98, 100, 102)은 배타적 논리합 게이트들(84, 86, 88, 90, 92)의 출력 신호를 선택하여 메모리(62)에 공급한다. 이때 메모리(62)는 내장 자기진단 모드에서 동작하여, 쉬프트 체인의 일부를 구성하게 된다. 한편, 선택제어신호(S1)가 '0'일 때에는, 멀티플렉서들(94, 96, 98, 100, 102)은 내장 메모리의 통상적 데이터 버스를 메모리(62)에 접속시켜, 메모리가 본래의 기능을 수행하도록 한다.
이하, 도 4에 도시된 LFSR의 동작을 도 5를 참조하여 설명한다.
내장 자기진단을 수행하고자 할 때, 테스트 제어부(60)는 먼저 '0'의 선택제어신호가 멀티플렉서들(94, 96, 98, 100, 102)에 인가된 상태에서 메모리(62)에 저장된 데이터 패턴을 초기화시킨다. 즉, 메모리(62)에 어드레스를 인가하고, 멀티플렉서들(94, 96, 98, 100, 102)들의 두 번째 입력단자들에 소정의 패턴을 공급함으로써 선택된 어드레스 공간에 데이터 패턴의 초기치가 기입되도록 한다.
그다음 테스트 제어부(60)는 '1'의 선택제어신호를 멀티플렉서들(94, 96, 98, 100, 102)에 출력하는데, 이때부터 내장 자기진단 모드가 개시된다. 배타적 논리합 게이트들(84, 86, 88, 90, 92)은 피드백된 신호와 메모리(62)에서 읽혀진 신호에 대해 배타적 논리합 연산을 수행한다. 시스템 클럭과 기입 인에이블 신호(WE)가 인가될 때마다, 배타적 논리합 게이트들(84, 86, 88, 90, 92)의 출력은 멀티플렉서들(94, 96, 98, 100, 102)을 통해 메모리(62)에 기입된다. 그리고, 또 하나의 클럭과 출력 인에이블 신호(OE)가 인가되면, 메모리(62)의 각 셀들은 기입된 데이터를 출력하게 된다. 이러한 쉬프트 동작이 반복되면, 메모리에는 쉬프트 회수에 따라 정해지는 의사-랜덤 테스트 패턴이 저장되어 있게 된다. 이러한 테스트 패턴은 테스트되는 회로 내의 블록들(66, 68, 70, 72)에 동시에 공급된다.
본 실시예에서는 동일한 패턴이 테스트되는 회로 내의 블록들(66, 68, 70, 72)에 동시에 공급되지만, 본 발명의 다른 실시예에 있어서는, 각 블록들(66, 68, 70, 72)에 서로 다른 테스트 패턴이 순차적으로 공급될 수도 있다. 즉, 다항식 블록(64)과 테스트되는 회로 내의 각 블록들(66, 68, 70, 72) 사이에 멀티플렉서를 배치하고, 메모리(62) 및 다항식 블록(64)을 사용하여 각 테스트 블록(66, 68, 70, 72)에 대한 테스트 패턴을 발생하고, 발생된 테스트 패턴을 블록들(66, 68, 70, 72) 중 어느 하나에만 선택적으로 공급할 수 있도록, 본 실시예가 변형될 수 있다는 것을 본 발명이 속하는 기술분야에서 당업자는 쉽게 이해할 수 있을 것이다.
또한, 본 발명의 또다른 실시예에 있어서는, 각 테스트 블록들(66, 68, 70, 72)에 대한 테스트 패턴을 형성함에 있어서, 메모리(62)의 서로 다른 어드레스 공간을 이용할 수도 있다.
한편, 도 4의 테스트 패턴 발생장치에 의해 테스트 패턴이 발생되어 테스트되는 회로 내의 블록들(66, 68, 70, 72)에 공급된 후에는, 각 블록(66, 68, 70, 72)으로부터 출력되는 신호들을 별도의 장치에 의해 점검함으로써 각 블록의 정상여부를 검증할 수 있다.
이와 같은 도 4의 테스트 패턴 발생장치에 따르면, 테스트 패턴 발생장치를 여러 테스트 블록들에 대해 공유하고 특히 칩 내의 내장 메모리를 활용하기 때문에 면적상의 오버헤드를 크게 줄일 수 있게 된다.
도 6은 다수의 테스트 블록들 중 어느 하나로부터 출력되는 신호들을 압축하기 위한 본 발명의 MISR의 일 실시예의 개략적인 블록도이다.
도 4의 MISR은 테스트 제어부(104), 메모리(106) 및 다항식 블록(108)을 포함한다. 상기 메모리(106)는 별도로 구비되는 대신에 테스트되는 회로의 내장 메모리가 활용된다.
도 7은 도 6의 메모리(106) 및 다항식 블록(108)을 보다 상세하게 보여준다. 도 7에 도시된 다항식 블록(108)은 본 출원인에 의해 1996년 10월 21일 출원된 상기 대한민국 특허출원 1996-47171호에 기재되어 있는 것이다.
메모리(106)는 다수개의 셀을 가지고 있으며, 각 셀은 종래의 MISR에서의 플립플롭에 대응한다. 즉, 어드레스 신호(Address) 및 칩 선택 신호(CS)에 의해 액세스되는 각 메모리 셀은 기입 인에이블 신호(WE)에 응답하여 한 비트의 데이터를 받아들인 후 일시 저장하였다가, 출력 인에이블 신호(OE)에 응답하여 출력한다. 상기 어드레스 신호(Address), 칩 선택 신호(CS), 기입 인에이블 신호(WE) 및 출력 인에이블 신호(OE)는 테스트 제어부(104)로부터 공급된다.
다항식 블록(64)은 각각이 하나의 계수 블록(118, 120, 122, 124 또는 126), 배타적 논리합 게이트(128, 130, 132, 134 또는 136) 및 멀티플렉서(138, 140, 142, 144 또는 146)로 이루어진 여러 개의 단(Stage)들로 구성되어 있는데, 단의 수는 원시다항식의 차수에 따라 달라진다.
배타적 논리합 게이트(128, 130, 132, 134, 136)가 테스트되는 블록들(110, 112, 114 또는 116)로부터 출력되는 신호들(D1 - Dn)을 받아들이는 것을 제외하고는, 도 7의 다항식 블록(108)의 구조는 도 5의 다항식 블록(64)의 구조와 유사하다. 따라서, 다만 배타적 논리합 게이트들(128, 130, 132, 134, 136)에 대해서만설명을 하고 나머지 부분에 대해서는 설명을 생략한다.
배타적 논리합 게이트(128)는 계수 블록(118)을 통해 궤환된 신호와 테스트되는 블록들(110, 112, 114 또는 116)로부터 출력되는 신호(D1)에 대해 배타적 논리합 연산을 수행한다. 또한, 배타적 논리합 게이트들(130, 132, 134, 136)은 계수 블록(120, 122, 124, 126)을 통해 각각 궤환된 신호와 이전 단의 메모리 출력과 테스트되는 블록들(110, 112, 114 또는 116)로부터 출력되는 신호(D2 - Dn 중 하나)에 대하여 배타적 논리합 연산을 수행한다.
이하, 도 6에 도시된 신호압축 장치의 동작을 도 7을 참조하여 설명한다.
신호압축을 수행하고자 할 때, 테스트 제어부(104)는 '1'의 선택제어신호를 멀티플렉서들(138, 140, 142, 144, 146)에 출력한다. 따라서, 이때부터 배타적 논리합 게이트들(128, 130, 132, 134, 136)의 출력이 메모리의 데이터 입력단자에 연결되어 쉬프트 체인이 형성된다. 또한, 도시되지 않은 스위치에 의해 테스트되는 회로 내의 블록들(110, 112, 114, 116) 중 어느 하나가 선택되어, 선택된 블록의 출력 신호들이 배타적 논리합 게이트들(128, 130, 132, 134, 136)에 공급된다.
배타적 논리합 게이트들(128, 130, 132, 134, 136)은 테스트되는 블록들(110, 112, 114 또는 116)로부터 출력되는 신호(D1 - Dn)와, 계수 블록(120, 122, 124, 126)을 통해 궤환된 신호와 이전 단의 메모리 출력에 대하여 배타적 논리합 연산을 수행한다. 시스템 클럭과 기입 인에이블 신호(WE)가 인가될 때마다, 배타적 논리합 게이트들(128, 130, 132, 134, 136)의 출력은 멀티플렉서들(138, 140, 142, 144, 146)을 통해 메모리(106)에 기입된다. 그리고, 또 하나의 클럭과출력 인에이블 신호(OE)가 인가되면, 메모리(106)의 각 셀들은 기입된 데이터를 출력하게 된다. 이러한 과정이 반복됨으로써, 테스트되는 블록들(110, 112, 114 또는 116)로부터 연속적으로 출력되는 신호는 압축이 된다.
또한, 본 실시예에 있어서는, 각 테스트 블록들(110, 112, 114, 116)에 대한 압축 결과를 메모리(106)의 서로 다른 어드레스 공간을 저장하여 이용할 수도 있다.
한편, 압축된 데이터는 테스트 제어부(104) 또는 별도의 정상상태 판단부(미도시됨)에 의해 설정되어 있는 예상 패턴과 비교되어, 테스트되는 블록의 정상 여부가 판단된다. 본 발명의 다른 실시예에 있어서, 압축된 데이터는 사용자가 정상 여부를 판단할 수 있도록 외부로 출력될 수도 있다.
이와 같은 도 6의 압축장치에 따르면, 여러 테스트 블록들에 대해 하나의 압축장치만이 사용되고 특히 칩 내의 내장 메모리를 활용하기 때문에 면적상의 오버헤드를 크게 줄일 수 있게 된다.
도 8은 복수의 블록을 테스트하기 위한 본 발명의 내장 자기진단 장치의 일 실시예를 보여준다. 도 8의 내장 자기진단 장치는 테스트되는 회로 내의 4 개의 블록을 테스트하기 위한 것으로서, 도 4의 테스트 패턴 발생장치와 도 6의 압축장치가 결합된 것이다.
메모리(152)와 다항식 블록(154)은 의사-랜덤 패턴을 가지는 테스트 패턴을 발생하여 테스트되는 회로(156) 내의 블록들(158, 160, 162, 164)에 공급한다. 본 실시예에 있어서, 각 블록(158, 160, 162, 164)에 대한 테스트 패턴은 각 블록에대해 순차적으로 공급된다. 테스트 패턴을 받아들인 블록(158, 160, 162 또는 164)이 테스트 패턴에 응답하여 출력하는 데이터는 다항식 블록(166)에 공급되어, 다항식 블록(166)과 메모리(168)에 의해 압축된다. 이 압축과정은 도 6 및 도 7과 관련하여 설명된 것과 같다. 도 8에는 테스트 패턴 발생을 위한 메모리(152)와 데이터 압축을 위한 메모리(168)가 별도로 도시되었지만, 본 발명의 다른 실시예에서는 이들 메모리들이 하나의 물리적 메모리 내에서 구현될 수도 있다.
도 9는 본 발명의 내장 자기진단 장치의 다른 실시예를 보여준다. 도 9의 내장 자기진단 장치 역시 테스트되는 회로 내의 4 개의 블록을 테스트하기 위한 것으로서, 도 4의 테스트 패턴 발생장치와 도 6의 압축장치가 결합된 것이다. 특히, 도 9의 내장 자기진단 장치에서는, 하나의 메모리 및 다항식 블록만이 사용되어, 테스트 패턴 발생과 데이터 압축에 모두 사용되고 있다.
즉, 메모리(172)와 다항식 블록(174)은 의사-랜덤 패턴을 가지는 테스트 패턴을 발생하여 테스트되는 회로(176) 내의 블록들(178, 180, 182, 184) 중 어느 하나에 공급한다. 테스트 패턴을 받아들인 블록(158, 160, 162 또는 164)이 테스트 패턴에 응답하여 출력하는 데이터는 다시 다항식 블록(174)에 공급되어, 메모리(172) 및 다항식 블록(174)에 의해 구성되는 쉬프트 체인에 의해 압축된다.
한편, 테스트되는 회로 내의 각 기능적 블록들의 입력 포트 수가 다른 경우에는, 각 블록들에 대해 단(Stage) 수가 다른 다항식 블록이 사용되는 것이 바람직하다. 도 10은 이러한 경우에 대응하기 위한 본 발명의 내장 자기진단 장치의 또 다른 실시예를 보여준다. 도 10에서 테스트되는 회로(200)는 4 개의 기능적 블록들(202, 204, 206, 208)을 구비하고 있다. 이중 블록들(202, 204)은 입력 포트 수가 같고, 블록들(202, 204)은 입력 포트 수가 같으며, 블록(202 또는 204)과 블록(206 또는 208)의 입력 포트 수는 서로 다르다고 가정한다.
제1 메모리(192)와 다항식 블록(194)은 의사-랜덤 패턴을 가지는 테스트 패턴을 발생하여 테스트되는 회로(200) 내의 블록들(202, 204)에 순차적으로 공급한다. 여기에서, 제1 메모리(192)와 다항식 블록(194)에 의해 발생되는 의사-랜덤 패턴의 길이는 블록들(202, 204)의 입력 포트 수와 같다. 테스트 패턴을 받아들인 블록(202 또는 204)이 테스트 패턴에 응답하여 출력하는 데이터는 다항식 블록(210)에 공급되어, 다항식 블록(210)과 제 3메모리(212)에 의해 압축된다. 도 10에 있어서는 테스트 패턴 발생을 위한 제1 메모리(192)와 데이터 압축을 위한 제3 메모리(212)가 별도로 도시되었지만, 본 발명의 다른 실시예에서는 이들 메모리들이 하나의 물리적 메모리 내에서 구현될 수도 있다.
제2 메모리(196)와 다항식 블록(198)은 의사-랜덤 패턴을 가지는 테스트 패턴을 발생하여 테스트되는 회로(200) 내의 블록들(206, 208)에 순차적으로 공급한다. 여기에서, 제2 메모리(196)와 다항식 블록(198)에 의해 발생되는 의사-랜덤 패턴의 길이는 블록들(206, 208)의 입력 포트 수와 같다. 테스트 패턴을 받아들인 블록(206 또는 208)이 테스트 패턴에 응답하여 출력하는 데이터는 다항식 블록(214)에 공급되어, 다항식 블록(214)과 제 4메모리(216)에 의해 압축된다. 도 10에 있어서는 제2 메모리(196)와 제4 메모리(216)가 별도로 도시되었지만, 본 발명의 다른 실시예에서는 이들 메모리들이 하나의 물리적 메모리 내에서 구현될 수도 있다. 또한, 제1 내지 제4 메모리들(192, 196, 212, 216)이 모두 같은 물리적 메모리 내에서 구현될 수도 있다.
상술한 바와 같이, 본 발명의 내장 자기진단 장치는 복수 개의 기능적 블록을 구비한 집적회로를 테스트할 수 있다. 특히, 적은 수의 LFSR과 MISR만을 포함하고 또한 내장 메모리를 활용하기 때문에, 내장 자기진단 장치가 칩에서 차지하는 면적이 적게 된다. 따라서, 테스트 회로가 칩 상에서 차지하는 오버헤드가 감소한다는 효과가 있다. 한편, 본 발명에 의한 내장 자기진단 장치는 반도체 집적회로 칩 내에서뿐만 아니라 인쇄회로기판이나 그 밖의 보다 큰 규모의 회로에 대해서도 적용될 수 있다.

Claims (14)

  1. 메모리와 복수의 기능적 블록들을 구비하는 소정 회로를 테스트하기 위해 상기 소정 회로에 내장되는 내장 자기진단 장치에 있어서,
    상기 메모리의 제1 부분을 포함하는 제1 쉬프트 체인을 포함하며, 소정 차수의 원시다항식을 연산하여 의사-랜덤 패턴을 발생하고, 상기 의사-랜덤 패턴을 상기 복수의 기능적 블록들에 공급하는 테스트 패턴 발생부;
    상기 메모리 중 제2 부분을 포함하는 제2 쉬프트 체인을 포함하며, 상기 복수의 기능적 블록들 중 어느 하나의 블록으로부터 출력되는 데이터를 압축하여 압축된 데이터를 출력하는 데이터 압축부; 및
    상기 테스트 패턴 발생부 및 상기 데이터 압축부를 제어하기 위한 소정의 제어신호들을 발생하는 제어 수단을 구비하며,
    상기 데이터 압축부는
    상기 메모리의 상기 제2 부분으로 구성되며, 중간 압축 결과를 저장하는 제1 메모리; 및
    제(n+1) 내지 제2n 단으로 이루어지고, 상기 제(n+1) 단은 상기 제2n 단의 출력 데이터를 받아들이고 상기 원시다항식의 n번째 계수에 따라 선택적으로 출력하는 제(n+1) 스위치, 상기 복수의 기능적 블록으로부터의 제1 데이터 및 상기 제(n+1) 스위치의 출력을 받아들이고 배타적 논리합 연산을 수행하는 제(n+1) 배타적 논리합 수단 및 상기 제(n+1) 배타적 논리합 수단의 출력을 상기 선택 제어신호에 응답하여 상기 제1 메모리의 첫 번째 셀에 선택적으로 출력하는 제(n+1) 선택수단을 포함하며, 제(n+i) 단은 상기 제2n 단의 출력 데이터를 받아들이고 상기 원시다항식의 (n-i+1)번째 계수에 따라 선택적으로 출력하는 제(n+i) 스위치, 상기 복수의 기능적 블록으로부터의 제i 데이터와 상기 제1 메모리의 (i-1)번째 데이터와 상기 제(n+i) 스위치의 출력을 받아들이고 배타적 논리합 연산을 수행하는 제(n+i) 배타적 논리합 수단 및 상기 제(n+i) 배타적 논리합 수단의 출력을 상기 선택 제어신호에 응답하여 상기 제1 메모리의 i번째 셀에 선택적으로 출력하는 제(n+i) 선택수단을 포함하는 제1 다항식 연산부;를 포함하며,
    상기 제1 메모리의 상기 첫번째 내지 상기 n번째 셀의 내용을 압축된 데이터로써 출력하는 내장 자기진단 장치.
  2. 제1항에 있어서, 상기 테스트 패턴 발생부는
    상기 메모리의 상기 제1 부분으로 구성되며, 상기 원시다항식의 중간 연산 결과를 저장하는 제2 메모리; 및
    제1 내지 제n 단으로 이루어지고, 상기 제1 단은 상기 제n 단의 출력 데이터를 받아들이고 상기 원시다항식의 n번째 계수에 따라 선택적으로 출력하는 제1 스위치, 상기 제1 스위치의 출력을 받아들이고 배타적 논리합 연산을 수행하는 제1 배타적 논리합 수단 및 상기 제1 배타적 논리합 수단의 출력을 선택 제어신호에 응답하여 상기 제2 메모리의 첫 번째 셀에 선택적으로 출력하는 제1 선택수단을 포함하며, 제i 단(2≤i≤n)은 상기 제n 단의 출력 데이터를 받아들이고 상기 원시다항식의 (n-i+1)번째 계수에 따라 선택적으로 출력하는 제i 스위치, 상기 제2 메모리의 (i-1)번째 데이터 및 상기 제i 스위치의 출력을 받아들이고 배타적 논리합 연산을 수행하는 제i 배타적 논리합 수단 및 상기 제i 배타적 논리합 수단의 출력을 상기 선택 제어신호에 응답하여 상기 제2 메모리의 i번째 셀에 선택적으로 출력하는 제i 선택수단을 포함하는 제2 다항식 연산부;를 포함하며,
    상기 제어 수단이 상기 선택 제어신호를 출력하고, 상기 제2 메모리의 상기 첫번째 내지 상기 n번째 셀의 내용을 상기 의사-랜덤 패턴으로써 상기 복수의 기능적 블록들로 출력하는 내장 자기진단 장치.
  3. 제2항에 있어서, 상기 제 2메모리는 상기 메모리 상에서 상기 제1 메모리와동일한 부분에 설정되는 내장 자기진단 장치.
  4. 제 2항에 있어서,
    상기 제 2다항식 연산부는 상기 제 1다항식 연산부와 물리적으로 동일하며,
    상기 제 2메모리는 상기 메모리 상에서 상기 제 1메모리와 동일한 부분에 설정되는 내장 자기진단 장치.
  5. 메모리와 복수의 기능적 블록들을 구비하는 소정 회로를 테스트하기 위해 상기 소정 회로에 내장되는 내장 자기진단 장치에 있어서,
    상기 메모리의 제1 부분을 포함하는 제1 쉬프트 체인을 포함하며, 소정 차수의 원시다항식을 연산하여 의사-랜덤 패턴을 발생하고, 상기 의사-랜덤 패턴을 상기 복수의 기능적 블록들에 공급하는 테스트 패턴 발생부;
    상기 메모리 중 제2 부분을 포함하는 제2 쉬프트 체인을 포함하며, 상기 복수의 기능적 블록들 중 어느 하나의 블록으로부터 출력되는 데이터를 압축하여 압축된 데이터를 출력하는 데이터 압축부; 및
    상기 테스트 패턴 발생부 및 상기 데이터 압축부를 제어하기 위한 소정의 제어신호들을 발생하는 제어 수단을 구비하며,
    상기 데이터 압축부는
    상기 메모리의 상기 제2 부분으로 구성되며, 중간 압축 결과를 저장하는 제 1메모리; 및
    제1 내지 제n 단으로 이루어지고, 상기 제1 단은 상기 제n 단의 출력 데이터를 받아들이고 상기 원시다항식의 n번째 계수에 따라 선택적으로 출력하는 제1 스위치, 상기 복수의 기능적 블록으로부터의 제 1 데이터 및 상기 제 1 스위치의 출력을 받아들이고 배타적 논리합 연산을 수행하는 제1 배타적 논리합 수단 및 상기 제1 배타적 논리합 수단의 출력을 선택 제어신호에 응답하여 상기 제 1 메모리의 첫 번째 셀에 선택적으로 출력하는 제1 선택수단을 포함하며, 제i 단(2≤i≤n)은 상기 제n 단의 출력 데이터를 받아들이고 상기 원시다항식의 (n-i+1)번째 계수에 따라 선택적으로 출력하는 제i 스위치, 상기 복수의 기능적 블록으로부터의 제i 데이터와 상기 제1 메모리의 (i-1)번째 데이터와 상기 제i 스위치의 출력을 받아들이고 배타적 논리합 연산을 수행하는 제i 배타적 논리합 수단 및 상기 제i 배타적 논리합 수단의 출력을 상기 선택 제어신호에 응답하여 상기 제 1 메모리의 i번째 셀에 선택적으로 출력하는 제i 선택수단을 포함하는 제1 다항식 연산부;를 포함하며,
    상기 제어 수단이 상기 선택 제어신호를 출력하고, 상기 제 1 메모리의 상기 첫번째 내지 상기 n번째 셀의 내용을 압축된 데이터로써 출력하는 내장 자기진단 장치.
  6. 메모리와 각각이 n개의 입력포트를 가진 제1 소정수의 기능적 블록들과 각각이 m개의 입력포트를 가진 제2 소정수의 기능적 블록들을 구비하는 소정 회로를 테스트하기 위해 상기 소정 회로에 내장되는 내장 자기진단 장치에 있어서,
    상기 메모리의 제1 부분을 포함하는 제1 쉬프트 체인을 포함하며, n차의 제1 원시다항식을 연산하여 제1 의사-랜덤 패턴을 발생하고, 상기 제1 의사-랜덤 패턴을 상기 제1 소정수의 기능적 블록들에 공급하는 제1 테스트 패턴 발생부;
    상기 메모리 중 제2 부분을 포함하는 제2 쉬프트 체인을 포함하며, 상기 제1 소정수의 기능적 블록들 중 어느 하나의 블록으로부터 출력되는 데이터를 압축하여 제1 압축 데이터를 출력하는 제1 데이터 압축부;
    상기 메모리의 제3 부분을 포함하는 제3 쉬프트 체인을 포함하며, m차의 제2 원시다항식을 연산하여 제2 의사-랜덤 패턴을 발생하고, 상기 제2 의사-랜덤 패턴을 상기 제2 소정수의 기능적 블록들에 공급하는 제2 테스트 패턴 발생부;
    상기 메모리 중 제4 부분을 포함하는 제4 쉬프트 체인을 포함하며, 상기 제2 소정수의 기능적 블록들 중 어느 하나의 블록으로부터 출력되는 데이터를 압축하여 제2 압축 데이터를 출력하는 제2 데이터 압축부; 및
    상기 제1 및 제2 테스트 패턴 발생부 및 상기 제1 및 제2 데이터 압축부를 제어하기 위한 소정의 제어신호들을 발생하는 제어 수단;을 포함하는 내장 자기진단 장치.
  7. 제6항에 있어서, 상기 제1 테스트 패턴 발생부는
    상기 메모리의 상기 제1 부분으로 구성되며, 상기 제1 원시다항식의 중간 연산 결과를 저장하는 제1 메모리; 및
    제1 내지 제n 단으로 이루어지고, 상기 제1 단은 상기 제n 단의 출력 데이터를 받아들이고 상기 제1 원시다항식의 n번째 계수에 따라 선택적으로 출력하는 제1 스위치, 상기 제1 스위치의 출력을 받아들이고 배타적 논리합 연산을 수행하는 제1 배타적 논리합 수단 및 상기 제1 배타적 논리합 수단의 출력을 선택 제어신호에 응답하여 상기 제1 메모리의 첫 번째 셀에 선택적으로 출력하는 제1 선택수단을 포함하며, 제i 단(2≤i≤n)은 상기 제n 단의 출력 데이터를 받아들이고 상기 제1 원시다항식의 (n-i+1)번째 계수에 따라 선택적으로 출력하는 제i 스위치, 상기 제1 메모리의 (i-1)번째 데이터 및 상기 제i 스위치의 출력을 받아들이고 배타적 논리합 연산을 수행하는 제i 배타적 논리합 수단 및 상기 제i 배타적 논리합 수단의 출력을 상기 선택 제어신호에 응답하여 상기 제1 메모리의 i번째 셀에 선택적으로 출력하는 제i 선택수단을 포함하는 제1 다항식 연산부;를 포함하며,
    상기 제어 수단이 상기 선택 제어신호를 출력하고, 상기 제1 메모리의 상기 첫번째 내지 상기 n번째 셀의 내용을 상기 의사-랜덤 패턴으로써 상기 복수의 기능적 블록들로 출력하는 내장 자기진단 장치.
  8. 제7항에 있어서, 상기 제1 데이터 압축부는
    상기 메모리의 상기 제2 부분으로 구성되며, 중간 압축 결과를 저장하는 제2 메모리; 및
    제(n+1) 내지 제2n 단으로 이루어지고, 상기 제(n+1) 단은 상기 제2n 단의 출력 데이터를 받아들이고 상기 제1 원시다항식의 n번째 계수에 따라 선택적으로 출력하는 제(n+1) 스위치, 상기 복수의 기능적 블록으로부터의 제1 데이터 및 상기제(n+1) 스위치의 출력을 받아들이고 배타적 논리합 연산을 수행하는 제(n+1) 배타적 논리합 수단 및 상기 제(n+1) 배타적 논리합 수단의 출력을 상기 선택 제어신호에 응답하여 상기 제2 메모리의 첫 번째 셀에 선택적으로 출력하는 제(n+1) 선택수단을 포함하며, 제(n+i) 단은 상기 제2n 단의 출력 데이터를 받아들이고 상기 제1 원시다항식의 (n-i+1)번째 계수에 따라 선택적으로 출력하는 제(n+i) 스위치, 상기 복수의 기능적 블록으로부터의 제i 데이터와 상기 제2 메모리의 (i-1)번째 데이터와 상기 제(n+i) 스위치의 출력을 받아들이고 배타적 논리합 연산을 수행하는 제(n+i) 배타적 논리합 수단 및 상기 제(n+i) 배타적 논리합 수단의 출력을 상기 선택 제어신호에 응답하여 상기 제2 메모리의 i번째 셀에 선택적으로 출력하는 제(n+i) 선택수단을 포함하는 제2 다항식 연산부;를 포함하며,
    상기 제2 메모리의 상기 첫번째 내지 상기 n번째 셀의 내용을 압축된 데이터로써 출력하는 내장 자기진단 장치.
  9. 제8항에 있어서, 상기 제2 메모리는 상기 메모리 상에서 상기 제1 메모리와 동일한 부분에 설정되는 내장 자기진단 장치.
  10. 제8항에 있어서,
    상기 제2 다항식 연산부는 상기 제1 다항식 연산부와 물리적으로 동일하며,
    상기 제2 메모리는 상기 메모리 상에서 상기 제1 메모리와 동일한 부분에 설정되는 내장 자기진단 장치.
  11. 제6항에 있어서, 상기 제2 테스트 패턴 발생부는
    상기 메모리의 상기 제3 부분으로 구성되며, 상기 제2 원시다항식의 중간 연산 결과를 저장하는 제1 메모리; 및
    제1 내지 제m 단으로 이루어지고, 상기 제1 단은 상기 제m 단의 출력 데이터를 받아들이고 상기 제2 원시다항식의 m번째 계수에 따라 선택적으로 출력하는 제1 스위치, 상기 제1 스위치의 출력을 받아들이고 배타적 논리합 연산을 수행하는 제1 배타적 논리합 수단 및 상기 제1 배타적 논리합 수단의 출력을 선택 제어신호에 응답하여 상기 제1 메모리의 첫 번째 셀에 선택적으로 출력하는 제1 선택수단을 포함하며, 제i 단(2≤i≤m)은 상기 제m 단의 출력 데이터를 받아들이고 상기 제2 원시다항식의 (m-i+1)번째 계수에 따라 선택적으로 출력하는 제i 스위치, 상기 제1 메모리의 (i-1)번째 데이터 및 상기 제i 스위치의 출력을 받아들이고 배타적 논리합 연산을 수행하는 제i 배타적 논리합 수단 및 상기 제i 배타적 논리합 수단의 출력을 상기 선택 제어신호에 응답하여 상기 제1 메모리의 i번째 셀에 선택적으로 출력하는 제i 선택수단을 포함하는 제1 다항식 연산부;를 포함하며,
    상기 제어 수단이 상기 선택 제어신호를 출력하고, 상기 제1 메모리의 상기 첫번째 내지 상기 m번째 셀의 내용을 상기 의사-랜덤 패턴으로써 상기 복수의 기능적 블록들로 출력하는 내장 자기진단 장치.
  12. 제11항에 있어서, 상기 제2 데이터 압축부는
    상기 메모리의 상기 제4 부분으로 구성되며, 중간 압축 결과를 저장하는 제2 메모리; 및
    제(m+1) 내지 제2m 단으로 이루어지고, 상기 제(m+1) 단은 상기 제2m 단의 출력 데이터를 받아들이고 상기 제2 원시다항식의 n번째 계수에 따라 선택적으로 출력하는 제(m+1) 스위치, 상기 복수의 기능적 블록으로부터의 제1 데이터 및 상기 제(m+1) 스위치의 출력을 받아들이고 배타적 논리합 연산을 수행하는 제(m+1) 배타적 논리합 수단 및 상기 제(m+1) 배타적 논리합 수단의 출력을 상기 선택 제어신호에 응답하여 상기 제2 메모리의 첫 번째 셀에 선택적으로 출력하는 제(m+1) 선택수단을 포함하며, 제(m+i) 단은 상기 제2m 단의 출력 데이터를 받아들이고 상기 제2 원시다항식의 (m-i+1)번째 계수에 따라 선택적으로 출력하는 제(m+i) 스위치, 상기 복수의 기능적 블록으로부터의 제i 데이터와 상기 제2 메모리의 (i-1)번째 데이터와 상기 제(m+i) 스위치의 출력을 받아들이고 배타적 논리합 연산을 수행하는 제(m+i) 배타적 논리합 수단 및 상기 제(m+i) 배타적 논리합 수단의 출력을 상기 선택 제어신호에 응답하여 상기 제2 메모리의 i번째 셀에 선택적으로 출력하는 제(m+i) 선택수단을 포함하는 제2 다항식 연산부;를 포함하며,
    상기 제2 메모리의 상기 첫번째 내지 상기 m번째 셀의 내용을 제2 압축 데이터로써 출력하는 내장 자기진단 장치.
  13. 제12항에 있어서, 상기 제2 메모리는 상기 메모리 상에서 상기 제1 메모리와 동일한 부분에 설정되는 내장 자기진단 장치.
  14. 제12항에 있어서,
    상기 제2 다항식 연산부는 상기 제1 다항식 연산부와 물리적으로 동일하며,
    상기 제2 메모리는 상기 메모리 상에서 상기 제1 메모리와 동일한 부분에 설정되는 내장 자기진단 장치.
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