KR20030008859A

KR20030008859A - 유사난수열을 발생하는 ｌｆｓｒ을 이용한 피포 메모리제어장치

Info

Publication number: KR20030008859A
Application number: KR1020010043860A
Authority: KR
Inventors: 권기백
Original assignee: 대우전자주식회사
Priority date: 2001-07-20
Filing date: 2001-07-20
Publication date: 2003-01-29

Abstract

본 발명은 유사난수열을 발생하는 LFSR을 이용한 피포 메모리 제어장치에 관한 것으로서, 깊이(depth)가 d(d는 자연수)인 피포(FIFO) 메모리를 제어하기 위하여 사용되는 읽기/쓰기 위치를 특정 유사난수열(Pseudo Random Sequence)을 이용하여 구현하는 것에 그 특징이 있다.

이러한 본 발명은 n(nlog₂d인 최소의 자연수) 비트 길이를 갖고, 동작시마다 각각의 비트값이 자신의 상위 비트로 이동하는 리니어 피이드백 쉬프트 레지스터(LFSR), 및 리니어 피이드백 쉬프트 레지스터의 각 비트값 중 일정 비트값을 입력신호로 하고, 출력은 리니어 피이드백 쉬프트 레지스터의 최하위단 입력으로 인가되는 배타적(Exclusive) NOR 수단을 포함하여 구성된다.

본 발명을 사용하면, 피포 메모리를 제어하기 위한 디지털 회로의 복잡도를 크게 줄일 수 있고 동작속도를 향상시키는 효과가 있다. 이에 따라, 피포 메모리를 사용하는 각종 장치의 성능이 향상되고 제작비용이 감소하는 효과가 있다.

Description

유사난수열을 발생하는 ＬＦＳＲ을 이용한 피포 메모리 제어장치{ Apparatus to control FIFO memory by using Linear Feedback Shift Register generating Pseudo Random Sequence }

본 발명은 피포 메모리 제어장치에 관한 것으로서, 특히 유사난수열(Pseudo Random Sequence)을 발생하는 리니어 피이드백 쉬프트 레지스터(LFSR:Linear Feedback Shift Register)를 이용하여 피포(FIFO:First In First Out) 메모리의 읽기/쓰기 위치를 제어하는 피포 메모리 제어장치에 관한 것이다.

디지털 회로에서 널리 사용되는 피포 메모리는 데이터를 전송하기 위하여 읽기/쓰기 위치 변수(Read/Write Pointer)를 제어해야 하는데, 종래에는 덧셈기와 레지스터를 사용하여 이 기능을 수행하였다. 도 1은 피포 메모리의 개요도로서, 피포 메모리(10)는 보통 다음과 같은 입출력 신호에 의하여 동작한다.

RESET: 피포 메모리(10)의 내부 상태와 제어 변수들을 초기화한다.

CLK: 피포 메모리(10)의 동작과 입출력 신호를 동기시키는 신호이다.

WRITE_EN: 이 신호가 가해지면 피포 메모리(10)에 WDATA를 쓴다.

READ_EN: 이 신호가 가해지면 피포 메모리(10)에 가장 먼저 저장된 데이터(First In)를 RDATA를 통해 읽어낸다.

FIFO_FULL: 이 신호는 피포 메모리(10)의 모든 저장영역에 데이터가 쓰여져서 피포 메모리(10)가 가득 차 있음을 나타낸다.

FIFO_EMPTY: 이 신호는 피포 메모리(10)에 저장된 모든 데이터가 읽혀져서 피포 메모리(10)가 비어 있음을 나타낸다.

WDATA: 쓰기 데이터

RDATA: 읽기 데이터

이러한 피포 메모리(10)의 동작에 있어서, WRITE_EN 신호가 활성화되고 FIFO_FULL 신호가 활성화되지 않았을 때는 현재 피포 메모리(10)에 데이터를 기록할 위치를 알리는 포인터는 1만큼 증가한다. 또한, READ_EN 신호가 활성화되고 FIFO_EMPTY 신호가 활성화되지 않았을 때는 현재 피포 메모리(10)에서 데이터를 읽을 위치를 알리는 포인터가 1만큼 증가한다.

종래에는 도 2에 도시한 바와 같이 읽기/쓰기 위치를 가리키는 변수를 증가시키는 연산을 하기 위하여 덧셈연산을 수행하는 덧셈기(24:adder)가 사용되었다. 즉, 각 동작시마다 현재 레지스터(21 내지 23)에 저장되어 있는 값은 덧셈기(24)에서 1만큼 더해지고, 더해진 값이 다시 레지스터(21 내지 23)에 저장되어 새로운 포인터값이 된다.

그러므로, 피포 메모리(10)의 깊이(depth)가 증가함에 따라 피포 제어장치의 구조가 복잡해지며, 피포 제어장치는 피포 메모리(10)의 동작속도를 결정하는 지연임계경로(delay critical path)가 된다.

이에 본 발명은 상기와 같은 문제점을 해결하기 위하여 제안된 것으로서, 유사난수열을 발생하는 리니어 피이드백 쉬프트 레지스터(LFSR)를 이용하여 피포 메모리의 읽기/쓰기 위치를 지정하도록 하여, 간단한 구조를 가짐과 동시에 동작속도가 향상된 피포 메모리 제어장치를 제공하는데 그 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 피포 메모리 제어장치는 깊이(depth)가 d(d는 자연수)인 피포(FIFO:First In First Out) 메모리를 제어하기 위하여 사용되는 읽기/쓰기 위치를 특정 유사난수열(Pseudo Random Sequence)을 이용하여 구현하는 것을 특징으로 한다.

이러한 본 발명은, n(nlog₂d인 최소의 자연수) 비트 길이를 갖고, 동작시마다 각각의 비트값이 자신의 상위 비트로 이동하는 리니어 피이드백 쉬프트 레지스터(LFSR:Linear Feedback Shift Register); 및 상기 리니어 피이드백 쉬프트 레지스터의 각 비트값 중 일정 비트값을 입력신호로 하고, 출력은 상기 리니어 피이드백 쉬프트 레지스터의 최하위단 입력으로 인가되는 배타적(Exclusive) NOR 수단을 포함하도록 구성하여 바람직하게 실시할 수 있다.

도 1은 피포 메모리의 개요도,

도 2는 종래의 피포 메모리 제어장치에 관한 구성도,

도 3은 본 발명에 따른 피포 메모리 제어장치의 실시예에 관한 구성도,

도 4는 유사난수열을 발생하기 위한 XNOR 수단의 연결관계에 관한 표,

도 5는 피포 메모리의 깊이가 7인 경우의 실시예를 도시한 것이다.

* 도면의 주요부분에 대한 부호의 설명

10: 피포 메모리21-23: 레지스터

24: 덧셈기30: 리니어 피이드백 쉬프트 레지스터

31: 배타적 NOR 수단

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 3은 본 발명에 따른 피포 메모리 제어장치의 실시예를 도시한 것으로서, 유사 난수열을 발생하는 리니어 피이드백 쉬프트 레지스터(30:LFSR)를 사용하여 수에 대한 표현방법을 유사 난수열로 바꾼다. 즉, 피포 메모리(10)를 제어하기 위해서는 피포 메모리(10)에 데이터를 읽거나 쓸 위치를 일정 규정에 따라 지정하면 되는 것이므로, 반드시 1씩 증가해야할 필요는 없다.

구체적으로 설명하자면, 깊이가 d인 피포 메모리(10)를 제어하기 위하여 사용되는 읽기/쓰기 위치를 리니어 피이드백 쉬프트 레지스터(30:LFSR)와 배타적(Exclusive) NOR 수단(31)을 이용하여 구현한다.

리니어 피이드백 쉬프트 레지스터(30:LFSR)는 n(nlog₂d인 최소의 자연수) 비트 길이를 갖고, 동작시마다 각각의 비트값이 자신의 상위 비트로 이동하는 구성요소이다. 또한, 리니어 피이드백 쉬프트 레지스터(30)의 각 비트값 중 해당 유사난수열을 발생하기 위한 일정 비트값들은 배타적(Exclusive) NOR 수단(31)의 입력으로 인가되고, 배타적 NOR 수단(31)의 출력은 리니어 피이드백 쉬프트 레지스터(30)의 최하위단 입력으로 인가된다.

이 때, n값이 얼마인지에 따라서 리니어 피이드백 쉬프트 레지스터(30)의 각 비트 중 배타적 NOR 수단(31)의 입력값이 되는 비트는 도 4에 도시한 표의 "XNOR from" 열에 기재된 비트들이다.

예로서, n=3인 경우에는 리니어 피이드백 쉬프트 레지스터(30)의 최하위 비트로부터 3번째와 2번째의 비트가 배타적 NOR 수단(31)의 입력값으로 인가되며, n=10인 경우에는 리니어 피이드백 쉬프트 레지스터(30)의 최하위 비트로부터 10번째와 7번째의 비트가 배타적 NOR 수단(31)의 입력값으로 인가되는 것이다.

도 5를 참조하여, 피포 메모리(10)의 깊이가 7인 경우의 실시예를 구체적으로 설명하기로 한다. 이 때, 읽기/쓰기 변수는 0부터 6까지의 범위를 갖고 변화하며, 수를 나타내는 방법은 다음의 표 1에 나타낸 바와 같이 종래와 같은 이진수 체계가 아니라 유사난수열을 사용한다.

십진수	이진수(종래)	유사난수열(본 발명)
0	000	000
1	001	001
2	010	011
3	011	110
4	100	101
5	101	010
6	110	100

표 1에 따르면, 임의의 수 Q[2:0]을 1만큼 증가시킨 값 Q'[2:0]은 다음의 식과 같이 구해질 수 있다.

Q'[2:1] = Q[1:0]

Q'[0] = Q[2] XNOR Q[1]

여기서, Q[x,y]는 x 비트로부터 y비트 까지의 모든 비트값을 나타내며, Q[x]는 x번째 비트값을 나타낸다. 또한, XNOR는 배타적(exclusive) NOR 논리값을 의미한다.

즉, 리니어 피이드백 쉬프트 레지스터(30)의 각 구성요소(33,32,31)의 값인 Q(0), Q(1), Q(2) 비트는 동작시마다 선형적으로 쉬프트 되는데, Q(2)와 Q(1)은 배타적 NOR 수단(31)의 입력으로 인가되고, 배타적 NOR 수단(31)의 출력은 리니어 피이드백 쉬프트 레지스터(30)의 최하위 단(33) 입력값으로 인가된다.

그러므로, 하나의 배타적 NOR 수단(31)을 통해 만들어낼 수 있는 유사난수열만 존재하면 본 발명을 그대로 적용할 수 있다.

본 발명을 사용하면, 피포 메모리를 제어하기 위한 디지털 회로의 복잡도를 크게 줄일 수 있으며, 동작속도를 향상시키는 효과가 있다. 이에 따라 피포 메모리를 사용하는 각종 장치의 성능이 향상되고 제작비용이 감소되는 효과가 있다.

Claims

깊이(depth)가 d(d는 자연수)인 피포(FIFO:First In First Out) 메모리를 제어하기 위하여 사용되는 읽기/쓰기 위치를 특정 유사난수열(Pseudo Random Sequence)을 이용하며,

n(nlog₂d인 최소의 자연수) 비트 길이를 갖고, 동작시마다 각각의 비트값이 자신의 상위 비트로 이동하는 리니어 피이드백 쉬프트 레지스터(LFSR:Linear Feedback Shift Register); 및

상기 리니어 피이드백 쉬프트 레지스터의 각 비트값 중 상기 유사난수열을 발생하기 위한 일정 비트값을 입력신호로 하고, 출력은 상기 리니어 피이드백 쉬프트 레지스터의 최하위단 입력으로 인가되는 배타적(Exclusive) NOR 수단을 포함하는 것을 특징으로 하는 피포 메모리 제어장치.
제 1 항에 있어서,

상기 n값에 따라, 상기 리니어 피이드백 쉬프트 레지스터의 각 비트 중 상기 배타적 NOR 수단의 입력값이 되는 비트는 도 4에 도시한 표의 "XNOR from" 열에 기재된 비트인 것을 특징으로 하는 피포 메모리 제어장치.