KR920702511A - 레지스터회로 - Google Patents

레지스터회로

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Publication number
KR920702511A
KR920702511A KR1019920700920A KR920700920A KR920702511A KR 920702511 A KR920702511 A KR 920702511A KR 1019920700920 A KR1019920700920 A KR 1019920700920A KR 920700920 A KR920700920 A KR 920700920A KR 920702511 A KR920702511 A KR 920702511A
Authority
KR
South Korea
Prior art keywords
register
circuit
data bus
latch circuit
output
Prior art date
Application number
KR1019920700920A
Other languages
English (en)
Inventor
토무 미야께
Original Assignee
세이사와 요시
후지쓰 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세이사와 요시, 후지쓰 가부시끼가이샤 filed Critical 세이사와 요시
Publication of KR920702511A publication Critical patent/KR920702511A/ko

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003Arrangements for executing specific machine instructions
    • G06F9/30007Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/30018Bit or string instructions
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00Arrangements for program control, e.g. control units
    • G06F9/06Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30Arrangements for executing machine instructions, e.g. instruction decode
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • GPHYSICS
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    • G11CSTATIC STORES
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    • G11C7/1093Input synchronization

Landscapes

  • Engineering & Computer Science (AREA)
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  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Microcomputers (AREA)
  • Executing Machine-Instructions (AREA)

Abstract

내용 없음

Description

레지스터회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 관계되는 레지스터회로의 원리설명도이고, 또 본 발명에 관계되는 레지스터회로의 한 구체적인 예를 표시하는 도이다. 제4도는 본 발명에 관계되는 레지스터회로의 다른 구체적인 예를 나타내는 도이다, 제5도는 본 발명에 관계되는 레지스터회로의 다른 구체적인 예를 나타내는 도이다.

Claims (6)

  1. 데이터버스에 접속되어 라이트할 때 그 데이터버스의 값을 취입 보지하는 래치회로와 그 래치회로의 출력을 리이드할때 그 데이터버스에 출력하는 레지스터 라이드회로를 갖는 레지스터에서 그 래치회로의 출력을 소정의 제어신호에 의하여 리이드할 때 이외의 시점에서도 그 래치회로에 귀환시키는 귀환회로가 설치돼 있는 것을 특징으로 하는 레지스터회로.
  2. 데이터버스에 접속되고 라이트할때 그 데이터버스의 값을 취입 보지하는 래치회로와 그 래치회로의 출력을 리이드할때 그 데이터버스에 출력하는 레지스터 라이드회로를 갖는 레지스터에서 그 래치회로의 출력을 소정의 제어신호에 의하여 리이드할 때 이외의 시점에서도 그 데이터버스에 출력하는 제2의 레지스터 리이드회로가 설치돼 있고, 또 그 라이트할 때의 데이터가 특정의 논리레벨에 있을 때만 당해 레지스터의 값이 변경되도록 구성돼 있는 것을 특징으로 하는 청구범위 1기재의 레지스터회로.
  3. 그 소정의 제어신호가 특정의 비트를 처리하기 위한 비트처리 지시신호이며, 그 레지스터회로느 통상의 라이트할 때에는 라이트데이터에 관계없이 레지스터의 값이 변경되고 또 비트 처리시에는 레지스터에의 라이트 데이터가 제1의 논리레벨에 있을 때만 당해 레지스터의 값이 갱신되고 제2의 논리 레벨에 있을 때는 그 레지스터의 값이 보지되도록 구성돼 있는 것을 특징으로하는 청구범위 2기재의 레지스터회로.
  4. 데이터버스에 접속되고 라이트할 때 그 데이터버스의 값을 취입 보지하는 래치회로와 그 래치회로의 출력을 리이드할때 그 데이터 버스에 출력하는 레지스터 라이드회로를 갖는 레지스터에서 그 래치회로의 출력을 소정의 제어신호에 의하여 리이드할 때 이외의 시점에서 그 데이터버스를 거치지 않고 그 래치회로에 귀환시키는 귀환회로가 설치돼 있는 것을 특징으로 하는 청구범위 1 기재의 레지스터회로.
  5. 당해 귀환회로는 당해 리이드할 때 이외의 소정의 신호에 응답하여 그 래치회로의 출력과 그 데이터버스의 데이터와를 처리하여 얻어진 데이터를 그 래치회로의 데이터입력단부에 되돌리도록 구성돼 있는 것을 특징으로 하는 청구범위 1개지의 레지스터회로.
  6. 청구범위 1 내지 5기재의 단위 레지스터회로를 복수개 접속한 레지스터회로이고, 비트처리시에 그 비트처리 지시 신호를 입력시키면서, 그 데이터버스의 특정의 비트에는 제1의 논리레벨을 출력시키고, 그 데이터버스의 다른 비트에는 제2의 논리레벨을 출력시키도록 구성돼 있는 것을 특징으로 하는 마이크로컴퓨터.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
KR1019920700920A 1990-08-20 1991-08-20 레지스터회로 KR920702511A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2217135A JPH04100150A (ja) 1990-08-20 1990-08-20 レジスタ回路
JP2-217135 1990-08-20
PCT/JP1991/001106 WO1992003780A1 (en) 1990-08-20 1991-08-20 Register circuit

Publications (1)

Publication Number Publication Date
KR920702511A true KR920702511A (ko) 1992-09-04

Family

ID=16699406

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920700920A KR920702511A (ko) 1990-08-20 1991-08-20 레지스터회로

Country Status (4)

Country Link
EP (1) EP0496002A4 (ko)
JP (1) JPH04100150A (ko)
KR (1) KR920702511A (ko)
WO (1) WO1992003780A1 (ko)

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Also Published As

Publication number Publication date
WO1992003780A1 (en) 1992-03-05
EP0496002A4 (en) 1993-01-13
EP0496002A1 (en) 1992-07-29
JPH04100150A (ja) 1992-04-02

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