KR100205305B1 - 페이지 모드회로 - Google Patents

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KR100205305B1
KR100205305B1 KR1019950048013A KR19950048013A KR100205305B1 KR 100205305 B1 KR100205305 B1 KR 100205305B1 KR 1019950048013 A KR1019950048013 A KR 1019950048013A KR 19950048013 A KR19950048013 A KR 19950048013A KR 100205305 B1 KR100205305 B1 KR 100205305B1
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이윤기
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구본준
엘지반도체주식회사
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address

Abstract

본 발명은 페이지 모드회로에 관한 것으로, 페이지 모드지정시 페이지 클럭신호를 이용하므로서, 어드레스 핀수를 감소시키고 클럭신호에 따른 시스템 설계를 용이하게 하는데 적당한 페이지 모드회로를 제공하기 위한 것이다.
이를 위한 본 발명의 페이지 모드회로는 데이터를 저장하고 있는 메모리 셀과, 상기 메모리 셀의 특정 셀을 지정하는 셀 지정 수단부, 상기 셀 지정 수단부에 의해 지정된 셀 데이터를 증폭한 후 일시 저장하는 센스 엠프 및 래치부, 페이지 단위의 출력을 위해 복수개의 페이지 클럭을 발생하여 상기 래치부의 데이터 출력을 페이지 단위로 제어하는 페이지 제어부, 상기 페이지 제어부에 의한 데이터 출력을 복수개의 페이지 단위로 출력하는 출력 회로부를 포함하여 구성됨을 특징으로 한다.

Description

페이지 모드회로
제1도는 종래 페이지 모드회로의 구성블럭도.
제2도는 종래 페이지 모드회로의 동작 타이밍도.
제3도는 본 발명의 페이지 모드회로의 구성블럭도.
제4도는 본 발명의 페이지 모드회로의 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
11 : 어드레스 버퍼부 12 : 디코더부
13 : 메모리 셀부 14 : 센스 엠프
14a : 래치부 15 : 페이지 제어부
16 : 출력회로부
본 발명은 페이지 모드회로에 관한 것으로, 특히 페이지 어드레스에 의한 페이지 단위지정을 페이지 클럭에 의해 구현하여, 어드레스의 핀수를 감소시키고 제품의 스피드 특성을 개선하는데 적당하도록 한 페이지 모드회로에 관한 것이다.
이하, 첨부도면을 참조하여 종래의 페이지 모드회로를 설명하면 다음과 같다.
첨부도면 제1도는 종래의 페이지 모드회로의 구성블럭도이고, 제2도는 종래 페이지 모드회로에 따른 동작 타이밍를 나타내었다.
먼저, 종래 페이지 모드회로는 제1도에서와 같이, 셀을 지정하는 셀 어드레스를 입력하여 일시 저장하는 어드레스 버퍼부(1)와, 상기 어드레스 버퍼부(1)에서 출력하는 셀 어드레스를 디코딩 하는 디코더부(2)와, 데이터를 저장하고 있는 메모리 셀부(3)와, 입력되는 셀 어드레스에 의해 지정된 메모리 셀부(3)의 데이터를 증폭하고, 상기 증폭된 데이터를 저장하는 센스 엠프 및 래치부(4)(4a)와, 페이지 단위를 지정하는 페이지 어드레스를 입력하여 일시 저장하는 페이지 어드레스 버퍼부(5)와, 상기 페이지 어드레스 버퍼부(5)에서 출력하는 페이지 어드레스를 디코딩 하는 페이지 디코더부(6)와, 래치부(4a)에 저장된 데이터를 디코딩 된 페이지 디코더 신호에 따라 페이지 단위로 출력하는 출력 회로부(7)로 구성된다.
상기와 같이 구성된 종래의 페이지 모드회로 동작설명은 다음과 같다.
제1도에서와 같이 메모리 셀부(3)를 지정하는 셀 어드레스가 어드레스 버퍼부(1)를 통해 디코딩 되어 해당 메모리 셀을 지정한다.
이어서 지정된 메모리 셀의 데이터는 센스 엠프(4)를 통해 증폭된 후 래치부(4a)에 저장한다.
한편 페이지 단위를 지정하는 페이지 어드레스가 페이지 어드레스 버퍼부(5)를 통해 디코딩 되어 페이지 디코더 신호를 출력하면, 상기 래치부(4a)에 저장된 셀의 데이터는 페이지 디코더 신호가 순차적으로 입력됨에 따라 페이지 단위로 출력된다.
이때 상기 페이지 어드레스 버퍼부(5)에 입력되는 페이지 어드레스가 3개 이면 페이지 디코딩 된 신호는 23=8개가 된다.
따라서 메모리 셀에 저장된 데이터가 128개의 셀 데이터이면, 상기 페이지 디코더 신호에 의해 128÷8 =16bit가 1 페이지 단위가 되며, 페이지 어드레스는 8(23)페이지가 된다.
만일 8bit가 1 페이지 단위일 경우(24=16, 128÷16=8)에는 상기 페이지 어드레스는 16페이지 된다.
이어서, 제2도는 종래의 페이지 모드에 따른 동작 타이밍도로서, 메모리 셀의 데이터를 리드(read)한 후 일시 저장하고 있다가 어드레스가 입력됨에 따라 상기 데이터를 출력한다.
이때 페이지 디코더 신호가 순차적으로 입력되면, 이에 따라 셀 데이터가 페이지 단위로 출력하게 됨을 나타낸다.
그러나 상기와 같은 종래의 페이지 모드회로는 마스크 롬의 페이지 모드에서 칩의 집적도가 증가될수록 어드레스 핀수가 증가하여 패키지가 대형화 되며 시스템 설계시 클럭에 의한 정확한 타이밍 설정이 어려운 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로, 페이지 어드레스에 의한 페이지 단위지정을 페이지 클럭에 의해 실현하므로서 어드레스 핀(pin)수를 감소시키고 시스템 설계를 용이하도록 한 페이지 모드회로를 제공하는데 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 페이지 모드회로는 데이터를 저장하고 있는 메모리 셀과, 상기 메모리 셀의 특정 셀을 지정하는 셀 지정 수단부, 상기 셀 지정 수단부에 의해 지정된 셀 데이터를 증폭한 후 일시 저장하는 센스 엠프 및 래치부, 페이지 단위의 출력을 위해 복수개의 페이지 클럭을 발생하여 상기 래치부의 데이터 출력을 페이지 단위로 제어하는 페이지 제어부, 상기 페이지 제어부에 의한 데이터 출력을 복수개의 페이지 단위로 출력하는 출력 회로부를 포함하여 구성됨을 특징으로 한다.
이하, 첨부도면을 참조하여 본 발명의 페이지 모드출력 회로를 설명하면 다음과 같다.
제3도는 본 발명의 페이지 모드회로의 구성블럭도이고, 제4도는 본 발명의 페이지 모드회로의 동작 타이밍도를 나타내었다.
먼저, 본 발명의 페이지 모드회로는 제3도에서와 같이 셀 어드레스를 입력하여 일시 저장하는 어드레스 버퍼부(11)와, 상기 어드레스 버퍼부(11)의 출력을 디코딩 하는 디코더부(12)와, 데이터를 저장하고 있는 메모리 셀부(13)와, 상기 디코더부(12)에 의해 지정된 셀 데이터를 증폭한 후 저장하는 센스 엠프 및 래치부(14)(14a)와, 상기 래치부(14a)에 저장된 셀 데이터를 페이지 단위로 출력하기 위한 페이지 제어부(15)와, 상기 페이지 제어부(15)의 제어신호가 순차적으로 입력됨에 따라 셀 데이터를 페이지 단위로 출력하는 출력 회로부(16)를 포함하여 구성된다.
상기와 같이 구성된 본 발명의 페이지 모드회로의 동작설명은 다음과 같다.
제3도에서와 같이 셀을 지정하는 어드레스가 어드레스 버퍼부(11)를 통해 디코더부(12)에 입력되면 상기 디코더부(12)는 입력 어드레스에 의해 지정된 메모리 셀부(13)의 특정 셀을 지정한다.
상기 지정된 특정 셀의 데이터는 센스 엠프(14)를 통해 증폭되고 증폭된 셀 데이터는 레치부(14a)에 저장된다.
이때 페이지 단위의 지정을 위해 페이지 제어부(15)로 부터 페이지 클럭신호가 순차적으로 출력되면 상기 페이지 클럭신호에 따라 래치부(14a)에 저장된 셀 데이터가 페이지 단위로 출력 회로부(16)를 통해 출력된다.
이때 상기 페이지 클럭신호는 일정시간 간격을 가지고 토글되는데 상기 클럭신호의 라이징 에지(rising edge)시, 순차적으로 페이지 단위의 데이터가 출력된다.
그리고 상기 페이지 제어부(15)는 클럭발생을 위해 카운터 회로 및 D 플립플롭 JK 플립플립 등으로 구성할 수 있다.
이어서 제4도는 본 발명의 페이지 모드회로의 동작 타이밍도로서, 페이지 클럭신호가 토글 될때마다 페이지 단위의 데이터가 순차적으로 출력됨을 나타낸 것이다.
이상 상술한 바와 같이 본 발명의 페이지 모드회로는 페이지 단위의 지정을 클럭을 통해 실현하므로 어드레스의 핀수를 감소시키고, 제품의 스피드 특성이 개선되며, 시스템 설계를 용이하게 할 수 있는 효과가 있다.

Claims (2)

  1. 데이터를 저장하고 있는 메모리 셀과, 상기 메모리 셀의 특정 셀을 지정하는 셀 지정 수단부, 상기 셀 지정 수단부에 의해 지정된 셀 데이터를 증폭한 후 일시 저장하는 센스 엠프 및 래치부, 페이지 단위의 출력을 위해 복수개의 페이지 클럭을 발생하여 상기 래치부의 데이터 출력을 페이지 단위로 제어하는 페이지 제어부, 상기 페이지 제어부에 의한 데이터 출력을 복수개의 페이지 단위로 출력하는 출력 회로부를 포함하여 구성됨을 특징으로 하는 페이지 모드회로.
  2. 제1항에 있어서, 상기 페이지 제어부는 카운터 회로, 플립플롭 회로 등으로 구성함을 특징으로 하는 페이지 모드회로.
KR1019950048013A 1995-12-08 1995-12-08 페이지 모드회로 KR100205305B1 (ko)

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