KR970003259A - 2 스테이지 래치회로를 이용한 페이지 모드 마스크롬 및 그 제어방법 - Google Patents

2 스테이지 래치회로를 이용한 페이지 모드 마스크롬 및 그 제어방법 Download PDF

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Abstract

본 발명은 인에이블 신호에 따라 입력받아 Y 어드레스를 프리디코딩하기 위한 Y 프리디코더(2); 상기 Y 프리디코더의 출력에 따라 상기 메모리 셀 어레이(1)에 저장된 예정된 데이타를 읽어내기 위한 Y 디코더(3); 상기 인에이블 신호에 따라 상기 Y 디코더에 의해 읽혀진 데이타를 감지/증폭하는 감지증폭 수단(4); 래치신호에 따라 상기 감지증폭수단의 출력을 순차적으로 첫번째 스테이지 및 두번째 스테이지에 래치하는 2 스테이지 래치수단(5); 및 최상위 페이지 어드레스의 천이에 따라 상기 인에이블 신호 및 래치신호를 발생시켜, 전체 페이지 모드 동작시 상기 Y 프리디코더, 감지증폭수단이 2번에 걸쳐 동작되도록 하는 제어신호 발생수단(6)을 구비하는 것을 특징으로 하며, 구비해야 되는 감지증폭기의 수를 감소시켜, 칩 크기 및 소비 전력을 감소시킬 수 있는 특유의 효과가 있는 페이지 모드 마스크롬 및 그 제어방법에 관한 것이다.

Description

2 스테이지 래치회로를 이용한 페이지 모드 마스크롬 및 그 제어방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 페이지 모드 마스크롬의 주요 블럭도, 제2도는 본 발명에 적용되는 인에이블 신호 발생부의 일예시 회로도, 제3도는 클럭 발생부의 일예시 회로도.

Claims (16)

  1. 소정 데이타를 저장하는 메모리 셀 어레이를 구비하는 페이지 모드 마스크롬에 있어서, 인에이블 신호에 따라 입력받는 Y 어드레스를 프리디코딩하기 위한 Y 프리디코더; 상기 Y 프리디코더의 출력에 따라 상기 메모리 셀 어레이에 저장된 예정된 데이타를 읽어내기 위한 Y 디코더; 상기 인에이블 신호에 따라 상기 Y 디코더에 의해 읽혀진 데이타를 감지/증폭하는 감지증폭수단; 래치신호에 따라 상기 감지증폭수단의 출력을 순차적으로 첫번째 스테이지 및 두번째 스테이지에 래치하는 2 스테이지 래치수단; 및 최상위 페이지 어드레스의 천이에 따라 상기 인에이블 신호 및 래치신호를 발생시켜, 전체 페이지 모드 동작시 상기 Y 프리디코더, 감지증폭수단이 2번에 걸쳐 동작되도록 하는 제어신호 발생수단을 구비하는 것을 특징으로 하는 페이지 모드 마스크롬.
  2. 제1항에 있어서, 상기 제어신호 발생수단은 상기 인에이블 신호가 래치신호보다 한 클럭 앞서 출력되도록 구성되는 것을 특징으로 하는 페이지 모드 마스크롬.
  3. 제2항에 있어서, 상기 제어신호 발생수단은 최상위 페이지 어드레스가 천이될 때 상기 래치신호를 발생하도록 구성되는 것을 특징으로 하는 페이지 모드 마스크롬.
  4. 제2항에 있어서, 상기 제어신호 발생수단은 페이지 어드레스를 제외한 다른 어드레스가 천이될 때 상기 래치신호를 발생하도록 구성되는 것을 특징으로 하는 페이지 모드 마스크롬.
  5. 제1항 또는 제2항에 있어서, 상기 제어신호 발생수단은 최상위 페이지 어드레스가 천이할 때마다 클럭을 발생시키는 클럭 발생부; 상기 클럭에 따라 자신의 반전 출력값을 입력단으로 피드백시켜 재입력받는 제1D플립플롭; 상기 제1D플립플롭의 반전 출력값에 따라 자신의 반전 출력값을 입력단으로 피드백시켜 재입력받는 제2D플립플롭; 및 상기 제1 및 제2D플립플롭 각각의 출력을 입력받는 제1AND 게이트; 예정된 클럭이 입력될때 상기 제1 및 제2D플립플롭을 리셋시키는 리셋신호를 발생시키는 리셋신호 발생부를 구비하는 것을 특징으로 하는 페이지 모드 마스크롬.
  6. 제5항에 있어서, 상기 리셋신호 발생부는 상기 클럭을 게이트 신호로 상기 제1 및 제2D플립플롭의 반전출력값을 각각 전송하는 트랜지스터; 상기 트랜지스터를 통해 전송된 값을 입력받는 NAND 게이트; 상기 NAND 게이트의 출력단에 게이트단이 연결된 제1PMOS 트랜지스터; 게이트단이 구동전압(Vcc) 인가단에 연결되고, 소스단이 접지되어 있고, 드레인단이 상기 제1PMOS 트랜지스터의 드레인단에 연결된 제1NMOS 트랜지스터; 게이트단이 상기 제1NMOS 트랜지스터의 드레인단에 연결되고, 드레인단 및 소스단이 접지된 제2NMOS 트랜지스터; 상기 제1NMOS 트랜지스터의 드레인 값을 일정시간 지연시키는 제1지연부; 상기 제1지연부의 출력을 게이트 신호로, 소스단이 구동전압(Vcc) 인가단에 연결되고, 드레인단이 상기 제1PMOS 트랜지스터의 소스단에 연결된 제2PMOS 트랜지스터; 상기 제1NMOS 트랜지스터의 드레인값을 일정시간 지연시키는 제2지연부; 및 최상위 페이지 어드레스나, 또는 페이지 어드레스를 제외한 Y 어드레스 중 어느 한 신호가 천이할 때마다 발생시킨 펄스 및 상기 제2지연부의 출력값을 입력받는 제1OR 게이트를 구비하는 것을 특징으로 하는 페이지 모드 마스크롬.
  7. 제5항에 있어서, 상기 클럭 발생부는 최하위 페이지 어드레스를 일정시간 지연시키는 제3지연부; 상기 제3지연부의 출력과 상기 최하위 페이지 어드레스를 입력받는 XOR 게이트를 구비하는 것을 특징으로 하는 페이지 모드 마스크롬.
  8. 제1항에 있어서, 상기 Y 프리디코더는 상기 인에이블 신호에 따라 동작하는 Y´a 프리디코더를 구비하는 것을 특징으로 하는 페이지 모드 마스크롬.
  9. 제8항에 있어서, 상기 Ya 프리디코더는 최상위 페이지 어드레스의 반전값과 상기 인에이블 신호를 입력받는 제2AND 게이트; 예정된 Y 어드레스 및 상기 제2AND 게이트의 출력값을 입력받는 제3AND 게이트; 예정된 Y 어드레스를 입력받는 제4AND 게이트; 상기 인에이블 신호를 게이트 신호로 드레인단이 상기 제4AND 게이트의 출력단에 연결되고, 소스단이 접지된 제3NMOS 트랜지스터; 상기 제4AND 게이트의 출력값을 입력 받는 제1저역통과필터; 상기 제1저역통과필터의 출력값 및 상기 제3AND 게이트의 출력값을 입력받은 제2OR 게이트; 및 상기 제2OR 게이트의 출력값을 입력받는 제2저역통과필터를 구비하는 것을 특징으로 하는 페이지 모드 마스크롬.
  10. 제1항에 있어서, 상기 2 스테이지 래치수단은 상기 감지증폭수단의 출력을 래치하는 제1래치회로; 상기 래치신호에 따라 상기 제1래치회로에 래치된 데이타를 전송하는 스위치; 및 상기 스위치를 통해 전송된 데이타를 래치하는 제2래치회로를 구비하는 것을 특징으로 하는 페이지 모드 마스크롬.
  11. 2 스테이지 래치회로를 이용한 페이지 모드 마스크롬의 제어방법에 있어서, 소정 클럭을 발생시키는 제1단계; 적어도 최상위 페이지 어드레스가 천이하기 한 클럭전에 인에이블 신호를 발생시켜 Y 디코더가 메모리 셀 어레이에서 예정된 데이타를 읽어내도록 하며, Y 디코더를 통해 읽혀지는 데이타를 감지증폭수단이 감지.증폭하도록 하는 제2단계; 및 상기 최상위 페이지 어드레스가 천이할 때 래치신호를 발생시켜 2 스테이지래치수단이 상기 감지증폭수단의 출력을 첫째 스테이지 및 둘째 스테이지에 래치하도록 하는 제3단계를 구비하는 것을 특징으로 하는 2 스테이지 래치 회로를 이용한 페이지 모드 마스크롬의 제어방법.
  12. 제11항에 있어서, 상기 클럭은 최하위 페이지 어드레스가 천이할 때마다 발생되도록 하는 것을 특징으로 하는 2 스테이지 래치회로를 이용한 페이지 모드 마스크롬의 제어방법.
  13. 제11항에 있어서, 상기 클럭은 상기 최상위 페이지 어드레스를 제외한 페이지 어드레스가 어느 하나라도 천이할 때 발생되도록 하는 것을 특징으로 하는 2 스테이지 래치회로를 이용한 페이지 모드 마스크롬의 제어방법.
  14. 2 스테이지 래치회로를 이용한 페이지 모드 마스크롬의 제어방법에 있어서, 소정 클럭을 발생시키는 제1단계; 적어도 최상위 페이지 어드레스가 천이하기 한 클럭전에 인에이블 신호를 발생시켜 Y 디코더가 메모리 셀 어레이에에서 예정된 데이타를 읽어내도록 하며, Y 디코더를 통해 읽혀지는 데이타를 감지증폭수단이 감지.증폭하도록 하는 제2단계; 및 페이지 어드레스를 제외한 다른 어드레스가 천이될 때 래치신호를 발생시켜 2 스테이지 래치수단이 상기 감지증폭수단의 출력을 첫째 스테이지 및 둘째 스테이지에 래치하도록 하는 제3단계를 구비하는 것을 특징으로 하는 2 스테이지 래치 회로를 이용한 페이지 모드 마스크롬의 제어방법.
  15. 제14항에 있어서, 상기 클럭은 최하위 페이지 어드레스가 천이할 때마다 발생되도록 하는 것을 특징으로 하는 2 스테이지 래치회로를 이용한 페이지 모드 마스크롬의 제어방법.
  16. 제14항에 있어서, 상기 클럭은 상기 최상위 페이지 어드레스를 제외한 페이지 어드레스가 어느 하나라도 천이할 때 발생되도록 하는 것을 특징으로 하는 2 스테이지 래치회로를 이용한 페이지 모드 마스크롬의 제어방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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