KR910014939A - 노이즈로 인한 오동작을 방지하기 위한 반도체 장치 - Google Patents

노이즈로 인한 오동작을 방지하기 위한 반도체 장치 Download PDF

Info

Publication number
KR910014939A
KR910014939A KR1019910000919A KR910000919A KR910014939A KR 910014939 A KR910014939 A KR 910014939A KR 1019910000919 A KR1019910000919 A KR 1019910000919A KR 910000919 A KR910000919 A KR 910000919A KR 910014939 A KR910014939 A KR 910014939A
Authority
KR
South Korea
Prior art keywords
semiconductor device
signal
standby state
buffer means
buffer
Prior art date
Application number
KR1019910000919A
Other languages
English (en)
Other versions
KR940009079B1 (ko
Inventor
히로까즈 야마자끼
마사노부 요시다
Original Assignee
세끼사와 요시
후지쓰 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세끼사와 요시, 후지쓰 가부시끼가이샤 filed Critical 세끼사와 요시
Publication of KR910014939A publication Critical patent/KR910014939A/ko
Application granted granted Critical
Publication of KR940009079B1 publication Critical patent/KR940009079B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

내용 없음

Description

노이즈로 인한 오동작을 방지하기 위한 반도체 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 원리에 따른 제어회로의 블럭고, 제4도는 본 발명의 제어회로의 일실시예에 다른 회로도.

Claims (20)

  1. 반도체 장치의 외부 신호를 받으며, 상기 반도체 장치의 내부 회로를 활성/대기 상태로 제어하는 제1출력신호를 발생시키기 위해 상기 외부 신호의 파형을 정형하며, 상기 외부 신호의 활성 상태로 부터 대기 상태로의 변화에 대한 응답특성이 상기 대기 상태로부터 상기 활성 상태로의 변화에 대한 응답 특성보다 느린 응답 특성을 갖는 제1버퍼 수단 및, 상기 반도체 장치의 상기 외부 신호를 받으며, 상기 반도체 장치의 출력 회로를 활성/대기상태로 제어하는 제2출력신호를 발생시키기 위해 상기 외부 신호의 파형을 정형하며, 상기 외부 신호의 활성 상태로 부터 대기 상태로의 변화 또는 대기 상태로부터 활성 상태로의 변화에 대한 응답 특성이 상기 제1버퍼 수단의 상기 외부 신호의 활성 상태로 부터 대기 상태로의 응답 특성보다 빠른 응답 특성을 갖는 제2버퍼 수단으로 이루어진 반도체 장치.
  2. 제1항에 있어서, 상기 반도체 장치는 메모리 칩을 포함하고, 상기 외부 신호는 상기 칩을 인에이블하기 위한 칩 인에이블 신호인 반도체 장치.
  3. 제1항에 있어서, 상기 제2버퍼의 수단의 상기 제2출력 신호는 상기 반도체 장치의 출력부에 인가되며, 상기 제1버퍼 수단의 상기 제1 출력 신호는 상기 반도체 장치의 상기 출력부 앞에 제공된 상기 내부 회로에 인가되는 반도체 장치.
  4. 제1항에 있어서, 상기 제1버퍼 수단은 풀-업트랜지스터 및 풀-다운 트랜지스터를 그 각각에 구비한 복수개의 인버터를 가지며, 상기 복수개의 인버터들중 제1인버터는 풀-업 트랜지스터보다 구동 능력이 작은 풀-다운트랜지스터를 가지며, 상기 복수개의 인버터들중 제2인버터는 풀-업 트랜지스터보다 구동 능력이 큰 풀-다운 트랜지스터를 가지며, 상기 복수개의 인버터들의 상기 제1및 제2버터는 서로 교번적으로 제공되는 반도체 장치.
  5. 제4항에 있어서, 상기 복수개의 인버터들의 각 인버터는 CMOS 회로로 이루어지며, 상기 풀-업 트랜지스터들은 PMOS트랜지스터로 이루어지며, 상기 풀-다운 트랜지스터들은 NMOS 트랜지스터로 이루어진 반도체 장치.
  6. 제1항에 있어서, 상기 제1버퍼 수단은 복수개의 CMOS회로단을 가지며, 상기 외부 회로가 로우 레벨 활성 신호인 경우에 그 구동 능력이 PMOS트랜지스터보다 작은 NMOS트랜지스터를 가지는 제1단의 CMOS 회로 및 그 구동 능력이 NMOS 트랜지스터보다 작은 PMOS 트랜지스터를 가지는 제2단의 CMOS회로가 서로 교번적으로 제공되는 반도체 장치.
  7. 제6항에 있어서, 상기 CMOS회로의 최종단은 동일한 구동 능력을 가지는 풀-업 및 풀-다운 트랜지스터로 이루어진 반도체 장치.
  8. 제1항에 있어서, 상기 내부 회로는 메모리 셀 및 출력부로 이루어지며, 상기 제1버퍼 수단의 상기 제1출력 신호는 상기 내부 회로에 대한 활성/대기 상태로의 제어 신호이며, 상기 제2버퍼 수단의 상기 제2출력 신호는 상기 출력부에 대한 활성/대기 상태로의 제어 신호인 반도체 장치.
  9. 제8항에 있어서, 상기 내부 회로는 어드레스 버퍼를 구비한 반도체 장치.
  10. 제9항에 있어서, 전력-저감 단자가 상기 제1버퍼 수단으로 부터 하이 레벨의 출력 신호룰 받을 때 입력 신호의 논리 레벨에 관계없이 상기 어드레스 버퍼를 대기 산태로 만들어서 양의 전원을 컷 오프시키며, 상기 전력-저감 단자가 상기 제1버퍼 수단으로 부터 로우 레벨의 출력 신호를 받을 때는 입력 신호에 응하여 논리 레벨이 형성되도록 하는 상기 전력-저감 단자를 갖는 입력단(input stage)이 상기 어드레스 버퍼에 구비된 반도체 장치.
  11. 제8항에 있어서, 상기 내부 회로는 센스 증폭기를 구비한 반도체 장치.
  12. 제11항에 있어서, 상기 전력-저감 단자가 상기 제1버퍼 수단으로 부터 하이 레벨의 출력신호는 받을때 입력신호의 논리 레벨에 관계없이 상기 센스 증폭기를 대기 상태로 만들어서 양의 전원을 컷 오프시키며, 상기 전력-저감 단자가 상기 제1버퍼 수단으로 부터 로우 레벨의 출력 신호를 받을 때는 입력 신호에 응하여 논리레벨이 형성되도록 하는 상기 전력-저감 단자를 갖는 입력단이 상기 센스 증폭기기에 구비된 반도체 장치.
  13. 제8항에 있어서, 상기 내부 회로는 용장 회로를 구비한 반도체 장치.
  14. 제13항에 있어서, 상기 전력-저감 단자가 상기 제1버퍼 수단으로 부터 하이 레벨의 출력 신호를 받을때 입력 신호의 논리 레벨에 관계없이 상기 용장 회로를 대기 상태로 만들어서 양의 전원을 컷 오프시키며, 상기 전력-저감 단자가 상기 제1버퍼 수단으로 부터 로우 레벨의 출력 신호를 받을 때는 입력 신호에 응하여 논리레벨이 형성되도록 하는 상기 전력-저감 단자를 갖는 입력단이 상기 용장 회로에 구비된 반도체 장치.
  15. 제8항에 있어서, 상기 내부 회로는 프로그램을(PGM)버퍼를 구비하는 반도체 장치.
  16. 제15항에 있어서, 상기 전력-저감 단자가 상기 제1버퍼 수단으로부터 하이 레벨의 출력신호를 받을 때 입력 신호의 논리 레벨에 괸계없이 상기 프로그램 버퍼를 대기 상태로 만들어서 양의 전원을 컷 오프시키며, 상기 전력-저감 단자가 상기 제1버퍼 수단으로 부터 로우 레벨의 출력 신호를 받을 때는 입력 신호에 응하여 논리 레벨이 형성되도록 하는 상기 전력-저감 단자를 갖는 입력단이 상기 프로그램 버퍼에 구비된 반도체 장치.
  17. 제8항에 있어서, 상기 출력부는 고임피이던스(Z) 제어부를 구비하는 반도체 장치.
  18. 제8항에 있어서, 상기 출력부는 출력 인에이블(OE)버퍼를 구비한 반도체 장치.
  19. 반도체 칩을 인에이블하기 위한 외부 신호를 받는 수단 및 상기 반도체 장치의 내부 회로를 활성/대기 상태로 제어하는 제1출력 신호를 발생시키기 위해 상기 외부 신호의 파형을 정형하며, 상기 외부 신호의 활성 상태로 부터 대기 상태로의 변화에 대한 응답 특성이 상기 대기 상태로 부터 상기 활성 상태로의 변화에 대한 응답 특성보다 느린 응답 특성을 갖는 수단으로 이루어진 반도체 장치.
  20. 제19항에 있어서, 상기 칩은 메모리 소자를 구비하는 반도체 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910000919A 1990-01-19 1991-01-19 노이즈로 인한 오동작을 방지하기 위한 반도체장치 KR940009079B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2-11577 1990-01-19
JP?2-11577 1990-01-19
JP2011577A JP2728533B2 (ja) 1990-01-19 1990-01-19 半導体装置

Publications (2)

Publication Number Publication Date
KR910014939A true KR910014939A (ko) 1991-08-31
KR940009079B1 KR940009079B1 (ko) 1994-09-29

Family

ID=11781771

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910000919A KR940009079B1 (ko) 1990-01-19 1991-01-19 노이즈로 인한 오동작을 방지하기 위한 반도체장치

Country Status (5)

Country Link
US (1) US5149990A (ko)
EP (1) EP0439310B1 (ko)
JP (1) JP2728533B2 (ko)
KR (1) KR940009079B1 (ko)
DE (1) DE69118419T2 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05152859A (ja) * 1991-11-27 1993-06-18 Mitsubishi Electric Corp 半導体装置
JPH0738408A (ja) * 1993-07-19 1995-02-07 Sharp Corp バッファ回路
US5550840A (en) * 1994-01-12 1996-08-27 Lsi Logic Corporation Noise suppression in large three state busses during test
US5519344A (en) * 1994-06-30 1996-05-21 Proebsting; Robert J. Fast propagation technique in CMOS integrated circuits
US5552725A (en) * 1994-08-05 1996-09-03 Advanced Micro Devices, Inc. Low power, slew rate insensitive power-on reset circuit
US5524096A (en) * 1995-06-29 1996-06-04 Micron Quantum Devices, Inc. Circuit for generating a delayed standby signal in response to an external standby command
US5926050A (en) * 1996-07-29 1999-07-20 Townsend And Townsend And Crew Llp Separate set/reset paths for time critical signals
US5929680A (en) * 1997-05-16 1999-07-27 Tritech Microelectronics International Ltd Short circuit reduced CMOS buffer circuit
JP2000188534A (ja) 1998-04-23 2000-07-04 Hewlett Packard Co <Hp> クロック・バッファ回路装置
US6154045A (en) * 1998-12-22 2000-11-28 Intel Corporation Method and apparatus for reducing signal transmission delay using skewed gates
US6552589B1 (en) * 1999-10-21 2003-04-22 International Business Machines Corporation Method and apparatus for process independent clock signal distribution
US6466074B2 (en) * 2001-03-30 2002-10-15 Intel Corporation Low skew minimized clock splitter
KR100380025B1 (ko) * 2001-04-18 2003-04-18 삼성전자주식회사 반도체 메모리 장치에 적용되는 입력 버퍼의 노이즈면역성 향상장치
DE102004054546B4 (de) * 2004-11-11 2011-06-22 Qimonda AG, 81739 Treiberschaltung
US7409659B2 (en) * 2004-11-12 2008-08-05 Agere Systems Inc. System and method for suppressing crosstalk glitch in digital circuits
KR101151102B1 (ko) * 2010-10-26 2012-06-01 에스케이하이닉스 주식회사 데이터 출력 드라이버 및 이를 구비한 집적 회로

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5957525A (ja) * 1982-09-28 1984-04-03 Fujitsu Ltd Ｃｍｉｓ回路装置
US4567385A (en) * 1983-06-22 1986-01-28 Harris Corporation Power switched logic gates
JPS635553A (ja) * 1986-06-25 1988-01-11 Fujitsu Ltd バツフア回路
JPS63139425A (ja) * 1986-12-01 1988-06-11 Mitsubishi Electric Corp インバ−タ回路
JPH0289292A (ja) * 1988-09-26 1990-03-29 Toshiba Corp 半導体メモリ

Also Published As

Publication number Publication date
KR940009079B1 (ko) 1994-09-29
EP0439310A3 (en) 1991-11-13
DE69118419T2 (de) 1996-08-22
EP0439310A2 (en) 1991-07-31
DE69118419D1 (de) 1996-05-09
JP2728533B2 (ja) 1998-03-18
JPH03216012A (ja) 1991-09-24
EP0439310B1 (en) 1996-04-03
US5149990A (en) 1992-09-22

Similar Documents

Publication Publication Date Title
US6208168B1 (en) Output driver circuits having programmable pull-up and pull-down capability for driving variable loads
KR910014939A (ko) 노이즈로 인한 오동작을 방지하기 위한 반도체 장치
US4692638A (en) CMOS/NMOS decoder and high-level driver circuit
KR930003540A (ko) 노이즈가 억제되는 데이타 출력 버퍼
US6445226B2 (en) Output circuit converting an internal power supply potential into an external supply potential in a semiconductor apparatus
KR100304195B1 (ko) 외부클럭신호를가지는동기형반도체메모리장치
JP3169987B2 (ja) 入力緩衝回路を含む集積回路
KR920005479A (ko) Mos드라이버회로
US4672372A (en) Semiconductor device having matched-timing dynamic circuit and static circuit
JPH0389624A (ja) 半導体集積回路
US5898315A (en) Output buffer circuit and method having improved access
JP2819951B2 (ja) 半導体記憶装置
KR930005023A (ko) 반도체 메모리의 고속 센싱장치
US5978310A (en) Input buffer for a semiconductor memory device
KR960011208B1 (ko) 반도체 메모리 장치
KR100335976B1 (ko) 2개또는그이상의메모리블록을가진반도체기억장치및데이터판독방법
KR910007134A (ko) 페일-세이프(fail-safe) 회로를 갖는 웨이퍼 스캐일 반도체 장치
KR940008141B1 (ko) 어드레스 버퍼 회로
KR100218325B1 (ko) 공통 부스터 회로를 사용한 데이타 출력버퍼
KR960012725A (ko) 반도체 메모리 장치의 출력 버퍼 회로용 제어 회로
KR0182949B1 (ko) 파워-업 구동회로의 안정적인 파워-업 구동방법
KR0179776B1 (ko) 워드라인 구동장치
KR930014574A (ko) 프리세트회로를 구비하는 데이타 출력버퍼
KR100444316B1 (ko) 반도체 메모리장치의 입력버퍼
JP3639050B2 (ja) 入力回路及び半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20000923

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee