JPS5957525A - Ｃｍｉｓ回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （１）発明の分野 本発明は、ＣＭＩＳ回路装置に関し、特に互に逆相の２
つのチップセレクト信号によってチップ選択が可能であ
シかっこれらのチップセレクト信号のいずれによっても
バッテリバックアップモードの状態に設定可能なＣＭＩ
Ｓ回路装置に関する。

（２）技術の背景 一般に、半導体記憶装置等のＩＣチップはメモリ容量を
増大するため１つのシステム、例えばコンピュータ、に
おいて複数個使用されることが多い０このようなシステ
ムにおいては、チップセレクト信号によシ複数のＩＣチ
ップの内所望のものが選択されてデータの読み書き等が
行なわれる。

この場合、チップセレクト信号によって選択されないＩ
Ｃチップ即ち非選択チップにおいてハ、電源電流が流れ
ない状態即ちバッテリパックアッノ状態となることが望
ましい。

（３）従来技術と問題点 第１図は、一般的なＣＭＩ　Ｓインバータ回路を示す。

同図の回路は、例えば正電圧の電源Ｖ。０とグランド間
に直列接続されたＰチャンネルＭＩＳ）ランリスタＱ１
およびＮチャンネルＭＩＳ）ランリスタＱ２によって構
成される。この回路は、トランジスタＱ２のしきい値電
圧’ｅＶｔｈ（Ｎ）とし、トランジスタＱ１のしきい値
電圧をＶｔｈ　（Ｐ　）とすれば、入力信号ｃｓのレベ
ル■ｃ８がＶｔｈ（Ｎ）≦■ｃｓ≦’Ｙｃｃ　　ｌ　Ｖ
ｔｈ（Ｐ　）　ｌで示される範囲であれば直流的に電流
を消費する。即ち第２図に示すように、入力レベルＶＣ
８が０ないしＶｔｈ（Ｎ）の範囲即ちＡの範囲にある場
合にはトランジスタＱ１がオン状態であシ、トランジス
タＱ２が完全にオフ状態であるため電流Ｉは０となる。

入力レベルｖｃｓがＶ、１．（Ｎ）から徐々に増大して
いくとトランジスタＱ２が徐々にオン状態に近づくため
電流工が徐々に流れはじめ次第に増加する。入力レベル
ｖＣ８が中間のある値ＶＭにおいてはトランジスタＱ１
およびＱ２が共にかなシ低抵抗の状態にあるため電流工
がピークに達する。そして入力レベルｖｃ８がこの中間
レベルＶ？７［からさらに上昇するにつれてＮチャンネ
ルトランジスタロ２がますます深く飼料する状態になる
のに対してＰチャンネルトランジスタロ１が徐々に非導
通の状態に移行するためインバータ回路の電流Ｉは徐々
に減少しゝ入力Ｖ　−＜　′ｖ　ＶＣｓが”ＣＣＩ　Ｖ
ｔｈ（”　）　１　以上になると即ちＢの範囲において
はＰチャンネルトランジスタロ１が完全に非導通となる
ため′川流ｌはＯとなる。また、一般にＣＭＩＳ集績回
路装置の入力レベルは高レベル電圧の最少値ｖ１Ｈお上
ひ低Ｌ／ベル電圧の最大値ｖＩＬによって規定されてお
り、電源電圧■。Ｃが５ボルトの通常のＣＭＩＳ集積回
路装置においてはＶ□は２．０ないし２．４ボルトであ
シ■ＩＬは約０８ボルトである。仁のようなＣＭＩＳ集
積回路装置においては、ＶＩＬ以下の電圧においては低
レベルの入力信号が印加されたものとして動作しなけれ
ばならず、また■、Ｈ以上の電圧の範囲においては高レ
ベルの入カ彫、圧が印加されたものとして動作しなけれ
ばならない。このような規定°電圧ｖＩＬおよびｖＩＨ
は第２図からも明らかなように直流電流■が流れる範囲
内にある。従って、このようなＣＭＩＳ集積回路装置を
・バラブリパックアップ状態部ちＩ−０の状態にする場
合には大刀電圧を０ボルトまたは■。Ｃ付近の電圧に設
定する必袂がある。ところが、通常集積回路装置には多
数の入力端子があバこの多入力の集績回路装置全バッテ
リバックアップ状態にするためには、従来、この多入力
のすべて２ｏボルトまたはＶ。、付近の電圧に設定しな
ければならないという不都合があった。

第３図は、上述の従来形における不都合を改善した他の
従来形の集積回路装置を部分的に示す。

第３図の集積回路装置においては、例えばアドレス信号
あるいはデータ信号等の入力信号ＩＮが印加される単数
または複数の入力回路ＩＰＣ′ｆｃＰチャンネルトラン
ジスタＱ３およびＮチャンネルトラフＵスタＱ４からな
るチップセレクト用のＣＭＩＳインバータによって制御
するものである。入力回路ＩＰＣは、Ｐチャンネルトラ
ンジスタＱ５．ＰチャンネルトランジスタＱ６．および
、ＮチャンネルトランノスタＱ７とＮチャンネルトラン
ジスタＱ８の並列回路を電源■ｃＣとグランド間に直列
接続して構成される。そして入力信号ＩＮはトランジス
タＱ６およびトランジスタＱ７のケ９−トに印加され、
トランジスタＱ６とトランジスタＱ７およびＱ８の並列
回路との接続点から出力信号丁】−が取り出されて集積
回路装置内の回路に供給される。トランジスタＱ５およ
びＱ８のケ゛−トはチップセレクト用インバータ回路の
出力に接続されて信号ＣＳが印加される。

ンパークの入力であるチップセレクト信号Ｃ８を０？ル
トに設定することにより反転チップセレクト信号Ｃ８が
ほぼＶｃｃのレベルとなり、入力回路、ＴＰＣ内のトラ
ンジスタＱ５がカットオフしトランジスタＱ８がオン状
態となるため入力信号ＩＮがどのような状態であっても
反転入力信号ＩＮがＯボルトになシ、かついずれの回路
にも直流電流が流れないようにすることができる。従っ
て、第３図の回路を用いることによって、多入力の集積
回路装置においても１つのチップセレクト信号Ｃ８１ｏ
ボルトに設定するだけでバッテリバックアップモードを
達成することができる。

一方、例えばコンピュータシステム等において複数のメ
モリチップを使用する場合に各ＩＣチップがバッテリバ
ックアップモードを可能とするチップセレクト入力を２
つ持つことはシステム栴成上有利である。

第４図は、２つのチップセレクト信号Ｃ８１およびＣ８
２によって選択可能な集積回路装置の構成を部分的に示
す。同図の回路においては、チップセレクト用インバー
タとしてＰチャンネルトランジスタＱ９とＱＩＯとの並
列回路、ＮチャンネルトランジスタＱ１１．および、Ｎ
チャンネルトランジスタＣ１２が電源Ｖ。０とグランド
間に直列接続されて構成される。第１のチック０セレク
ト信号Ｃ８ｉはトランジスタＱ９およびトランジスタＱ
ｌｌのダートに印加され、第２のチップセレクト信号Ｃ
８２はトランジスタＱＩＯとＣ１２のり９−トに印加さ
れる。また、第３図の回路と同じ入力回路ＩＰＣ−ｉ制
御するための反転内部チップセレクト信号Ｃ８はトラン
ジスタＱ９およびＱＩＯの並列回路とトランジスタＱｌ
ｌとの接続点から取り出される。

第４図の回路においては、２つのチップセレクト信号Ｃ
８１またはＣ８２の内少なくとも１つの信号を０ボルト
に設定することによって反転チップセレン２＝号Ｃ８ｋ
”ｃｃにまで引き上げることが可能であり、これによっ
てバッテリバックアップモードを達成することができる
。

第５図は、２つの反転セレクト信号Ｃ８１およびＣＩＴ
によって選択可能な集積回路装置の部分的構成を示す。

同図の回路は、ＰチャンネルトランジスタＱ１’３．Ｐ
チャンネルトランジスタＱ１４、および、Ｎチャンネル
トランジスタＱ１５とＮチャンネルトランジスタＱ１６
の並列接続回路が直列接続されて構成される第１のイン
パークと、この第１のインバータの出力を受けＰチャン
ネルトランジスタＱ１７およびＮチャンネルトランジス
タＱ１８によって構成される第２のインパークを具備す
る。第３図の場合と同じ入力回路ＩＰＣには第２のイン
バータの出力端子から反転内部チップセレクト信号Ｃ８
が印加されて制御される。この回路においては、２つの
反転チップセレクト信号Ｃ６および己）の内少なくとも
１つを電源電圧ｖｃｃｔ１近のレベルに設定することに
よってバッテリバックアップモードを達成することがで
きる。

第４図および第５図に示す集積回路装置においては２つ
のチップセレクト信号は同相のものを使用する必要があ
るが、最近互に逆相の２つのチップセレクト信号が入力
されるような集積回路装飯においてもこの２つのチップ
セレクト信号の内の任意の１方の信号によりバッテリバ
ックアップモードが達成し得ることが要望されている。

このため従来、第６図に示すような回路構成が提案され
テイル。同図の回路は、ＰチャンネルトランジスタＱ２
０およびＮチャンネルトランジスタＣ２１からなる第１
インバータと、Ｐチャンネルトラン＆、’、タＱ２３．
Ｑ２４お゛よび２個の並列接Ｒ・・じされたＮチャンネ
ルトランジスタＱ２５およびＣ２６からなる第２インバ
ータと、ＰチャンネルトランジスタＱ２７およびＮチャ
ンネルトランジスタＱ２８からなる第３インバータとを
具備する。第３図と同じ入力回路ＩＰＣを制御する反転
チップセレクト信号０−は第３’（ンパークの出力から
供糺されている。２つノチップセレクト信号の内チップ
セレクト信号ａｓｌは第２インバータのトランジスタＱ
２４およびＣ２６のダートに印加されている。他のチッ
プセレクト信号ｃＳ２は第１インバータのトランジスタ
Ｑ２０およびＣ２１のケゝ−トに印加されている。

第６図の回路においては、チップセレクト信岩ｃｓｌ′
ｆｆ：低レベル、チック０セレクト信−Ｗｊ　ＣＳ２を
高レベルとすることによって反転チップセレクト信号Ｃ
８を低レベルとし、入力回路ＩＰＣを起動させチップセ
レクト状態とすることができる。また、チップセレクト
信号Ｃ８ｌを高レベルにするかまたはチップセレクト信
号Ｃ８２を低レベルにすることによって反転チップセレ
クト化）づＣ８ｆ、高レベルにし、これによＱ入力回路
ＩＰＣ’ｉ不作動の状態即ち反転入力信号ＩＮが常に低
レベルとなる状態にすることによってチップ非選択状態
にすることができる。

ところで、第６図の回路においては、チッソ０セレクト
信号Ｃ８２ｅグランドレベル付近の低レベルにした場合
は反転チップセレクト信号Ｃ８ｉ電ｍ、電圧Ｖ。。付近
の高レベルとすることができ、従って入力回路ＩＰＣに
流れる電流をＯとすることができる。また、この場合第
１インバータにおいてはＮチャンネルトランジスタＣ２
１がカットオンし、第２インバータにおいてはチップセ
レクト信号ＣＳ　ｓの状態に拘らずＰチャンネルトラン
ジスタＱ２３がカットオフしかつ第３インバータにおい
てはＮチャンネルトランジスタＱ２８がカットオフする
ため、いずれのインバータにおいても流れる電流がＯと
なシ２つのチップセレクト信号ＣＳ　ｔ　　、　ＣＳ　
２のうちｃｓ２だけを制御することによって完全なバッ
テリバックアップモードを達成することができる。しか
しながら、鴇６図の回路においては、チップセレクト信
号幅全電源電圧Ｖ。Ｃ伺近の高レベルに設定してバッテ
リバックアップモードを達成しようとする場合にはチッ
プセレクト信号Ｃ８２もグランドレイル付近の値としな
ければ第１インバータの電流が完全に０にならないとい
う不都合がある。即ち、例えばチッ７’　−ｔ　Ｖクト
イ信号Ｃ瑠がｖｃｃであってチップセレクト信号Ｃ８２
がＶｘＬである場合は、第１インバータのＮチャンネル
トランジスタＣ２１が完全にオフとならず、従ってトラ
ンジスタＱ　２　ＵおよびＣ２１を介して直流−泥が流
れる。従って、第６図の回路においては、互いに逆相の
２つのチップセレクト信号ｅｉ〒およびＣ８２のうちの
一方だけを制御してバッテリバックアップモードを実現
。

することができないという不都合があった。

（４）発明の目的 本発明の目的は、前述の従来形における問題点に鑑み、
ＣＭＩ　Ｓ回路装置において、反転チップセレクト信号
を発生するためのチップセレクト制御回路の第１インパ
ークを第１の尋屯形の２個のトランジスタと第２の導電
形の１個の１・　／ジスク等を直列接続して構成すると
いう楢想に基づき、互いに逆相の第１および第２のチッ
プセレクト＜＝号のうちの少なくとも１つ全電跡屯圧あ
るいはグランド電圧にほぼ等しくすることによってチッ
プ非選択とした場合に回路電流をゼロとし完全なバッテ
リバックアップモードが達成されるようにすることにあ
る。

（５）発明の構成 そしてこの目的は、本発明によれは互いに逆相の少なく
とも２つのチップセレクト信号によって選択可能なＣＭ
ＩＳ回路装置でありて・該ＣＭＩＳ回路装置は前記チッ
プセレクト伝号を受けてチップ選択及び非選択状帖を設
定するチップセレクト制御回路を含°み、該チップセレ
クト制御回路は一方のチップセレクト信号を反転させる
ＣＩｖｌＩＩＳインノ々−夕回路と、該インバータ回路
の出力係−号と他方のチップセレクト信号を入力とし内
部チップセレクト制御信号全出力するＣＲ’ｌＩＳ論理
り゛−ト回路とを有し、前記インバータ回路には前記他
方のチップセレクト信号をダート入力とするトランジス
タｔ　ｒｉ源間に直列に挿入接続して成ることを特も夕
とするＣＭＩＳ回路装置６を提供することによって達成
される。

本発明によるＣＭＩＳ回路装置の更に具体的な構成は、
望ましくは、互に逆相の第１および第２のチップセレク
ト信号によって選択可能なＣＭＩＳ回路装置であって、
該ＣＭＩＳ回路装置は、一端が直流電源の第１の端子に
接続された第１の導電形の第１のトランジスタと、第１
のトランジスタの他端に一端１が接続された第１の導電
形の第２のトランジスタと、第２のトランジスタの曲端
および直流電源の第２の端子の間に」λモ絖された第２
の導Ｔｉ。

形の第３のトランジスタとを有し・第１のトランジスタ
のケ８−１・に第１のナッグセレクｌｉ号が印加され、
第２および第３のトランジスタのダートに第２のチップ
セレクト信号が印加され、かつ第２および第３のトラン
ジスタの１就航点から出力がとシ出をれる第１のインバ
ータ回路、および一端が直流電源の第１の蕗１子に接わ
１された第１０尋電形の第４のトランジスタと、第４の
トランジスタの他端に一端が接続された第１の導電形の
第５のトランジスタと、第５のトランジスタの他端およ
び直流電源の第２の端子の間に接続きれた第２の４電形
の第６および紀７のトランジスタとを翁し、第５および
第６のトランジスタのケ゛−トに第１のチップセレクト
信号が印加され、第４および♂ａ　７のトランジスタの
ケ゛−トに前記第１のインバータ回路の出力が印加され
、かつ第５のトランジスタと第６および第７のトランジ
スタの接航点からチップセレクト制御信号がとシ出され
る第２のインバータ回路を具備し、それにより第１また
は第２のチップセレクト信号の少なくとも一方をほぼ諭
流電源の第１あるいは第２の端子におりる電圧に等しく
してチップ非選択とした場合に回路電流をほぼゼロとす
ることができるようにしたこと′！１−特徴とする。

（６）発明の実施例 以下図面により本発明の詳細な説明する。第７図は、本
発明の１実施例に係わるＣＭＩＳ回路装置の部分的桝成
を示す。同図においては、第３図の回路と同じ入力回路
ＩＰＣに反転ＦｒＪ部チフチツノセレクト信号を供給す
るためのチップセレクト制御回路が示されている。この
チップセレク目１ｊｉ制御回路は、３つのインバータ回
路ＩＶ、　　・ＩＶ２および工ｖ３を具（Ｉ’ｔＨする
。第１のインバータ回路ＩＶｌは、Ｐチャンネルトラン
ジスタＱ１９．ＰチャンネルトランジスタＱ２０および
ＮチャンネルトランジスタＱ２１が電みｊＶ、ｃとグラ
ンド間に直列接続されて構成されており、トランジスタ
Ｑ１９のダートに第１チツプセレクト信号Ｃ８ｔが印加
されかつトランジスタＱ２０およびＱ２１のダートに第
２のチップセレクト信号Ｃ８２が印加されている。そし
てトランジスタＱ２０とＱ２１との接続点から第１イン
ツク−タＩＶＩの出力が取シ出され第２インバータＩ■
２に供給さ）Ｌる。第２インパークエｖ２は、本実施例
では化２インノ々−夕ＩＶ２は具体的には２人力ＮＯＲ
ケ゛−ト回路４；・を成であυ、Ｐチャンネルトランジ
スタＱ２３・Ｐチャンネルトランジスタロ２４．および
、ＮチャンネルトランジスタＱ２５とＮチャンネルトラ
ンノスクＱ２６との並列回路が電源ｖｃｃとグランド間
に直列接続されて構成される。そして第１インバータか
らの出力１言号がトランジスタＱ２３およびＱ２５のダ
ートに印加され、第１チツプセレクト信号Ｃ８１がトラ
ンジスタＱ２４およびＱ２６のダートに印加されている
。第３インノ々−タＩＶ３はＰチャンネルトランジスタ
Ｑ２７およびＮチャンネルトランジスタＱ２８が電η早
ＶＣｃとグランド間に直列接続されて構成烙れている。

トランジスタＱ２７およびＣ２８のダートには第２イン
バータ■Ｖ２の出力即ち内部チップセレクト信号Ｃ（１
が印加され、トランジスタＱ２７およびＣ２８の接続点
から反転内部チップセレクト１４号Ｃ８が取シ出されて
入力回路ＩＰＣに供給される。

第８図は、２つのチップセレクト信号Ｃ８１およびＣ８
２の独々の値における回路状態を示すものであυ、以下
第８図を参照して第７図の回路の動作′ｆ！：胱明する
。なお、第８図において、Ｌはほぼ０ボルト付近の電圧
即ち第２図における範、囲Ａ内の電圧であることを示し
、Ｈははぼ電源電圧ｖｃｃ付近の電圧即ち第２図におけ
る範囲Ｂ内の電圧であることを示している。また、ｖＩ
ＬおよびｖＩＨはそれぞれ第２図に示したものと同じで
あり、例えば■１Ｌは０．８ボルト、”ＩＨは２．０な
いし２．４ボルトの値になる。第７図の回路においてチ
ップ選択状態にするためにはチップセレクト信号Ｃ８１
を低レベル即ちＬまたはｖＸＬとしかつ同時にチップセ
レクト信号Ｃ８２を高レベル即ちＨまたは■１）ｌのレ
ベルにすることが必敬である。これによシ、第１インバ
ータＩＶｌのトランジスタ。１９およびＣ２１がオン状
態となシがっトランジスタＱ２０がオフ状態となるため
ａ点のレベルはＬレベルとなる。従って・第２インパ〜
りＩｖ２におけるトランジスタＱ２３がオン状態、Ｃ２
５がオフ状態となシ、またトランジスタＱ２４がオン状
態でありトランジスタＱ、２６がオフ状態であるから第
２インバータＩＶ２の出力即ちｂ点におけるレベルはＨ
レベルとなる。従って第３インバータＩｖ３の出力ＣＳ
は低レベルとなシ、入力回路ＩＰＣのトランジスタＱ５
がオンかっ。８がオフとなるため入力回路ＩＰＣは通常
のＣＭＩＳインバータとして動作しチップ選択状態とな
る。

これに対して、チップセレクト信号Ｃ８Ｉ　およびＣ８
２が上述の状態以外の場合には反転チップセレクト信号
ｃｊがＬレベルとなってチップ非選択となる。即ち、チ
ップセレクト信号ｃｓ１およびＣ８２が共に低レベル即
ちＬまたは”ＩＬの場合には、第１インバータエＶｌの
トランジスタ。１９およびＣ２０が共にオンとなシ、ａ
点のレベルがＨレベルとなる。これにより、第２インバ
ータＩ■２のトランジスタＱ２５がオンとな５ｂ点のレ
ベルがＬレベルとなる。従って、反転チップセレクト信
号ｃｓはＨレベルとなシ入カ回路ＩＰＣのトランジスタ
Ｑ５がオフ、Ｑ８がオンとなって入力信号ＩＮの如何に
係わらず反転式カ信号百が低レベルとなシチップ非選択
となる。この場合、チップセレクト信号ｃｓ２がＬレベ
ルであれば第１インバ〜りＩＶｌのトランジスタ。２１
が完全にカットオフするため第１インバータＩＶ、の電
流は０となる謙た、第２インバータＩＶ２においては１
８点のレベルがＨレベルであるタメトランジスタＱ２３
が完全にカットオンし、従ってｔｏ、流がＯとなる。さ
らに、第３インパータエＶ３においてはｂ点の信号即ち
入力信号のレベルがＬレベルとなるためトランジスタＱ
２８が完全にカットオフし゛電流がＯとなることは明ら
かである。

次に、チップセレクト信号罷およびｃｓ２が共に畠しベ
ル即ちＨまたはｖＩＨの場合には、第１インバータＩＶ
、のトランジスタＱ２１がオンとなるためａ点のレベル
はＬレベルとなる。゛また、第２インバータ■■２のト
ランジスタＱ２６がオンとなるためｂ点におけるレベル
もＬレベルとなシ・反転チップセレクト信号Ｃ８がＨレ
ベルとなってチップ非選択となる。この場合、チップセ
レクト信号Ｃ８１がＨレベルであれば、第１インバータ
ＩＶ、のトランジスタＱ１９および第２インパータエｖ
２のトランジスタＱ２４が共に完全にカットオフするだ
め第１および第２のインバータの電流が共にＯとなる。

次に、チップセレクト信号Ｃ８ｌが高レベル即ちＩ（ま
たば■１１（であって、チップセレクト信号Ｃ８２が低
レベル１”ＩＪちＬまたはＶＩＬである場合につき考察
する。Ｃ８１がＨレベルでありＣ８２がＬレベルである
場合には第１インバータＩｖｌのトランジスタＱ１９お
よびＣ２１が共に完全にカットオフする等、第１インバ
ータＩＶ、に流れる電流がＯとなるとともにその出力即
ちａ点がフローティング状態となる。また、第２インバ
ータＩＶ２のトランジスタＱ２６はオンとなシトランリ
スタＱ２４が完全にカットオフとなる為、ｂ点のレベル
はＬレベルとなシかつ第２インパータエＶ２の′［Ｅ流
がＯとなる。また、ＣＳ、が■１□でありＣ８２がＬの
場合には、第１インバータＩＶ。

のトランジスタＱ２１が完全にカットオフし、トランジ
スタＱ２０がオンとなシかつトランジスタＱ１９がやや
導通する状態となるため、ａ点のレベルはＨレベルとな
シ、第１インバータＩＶｌの電流が０となる。この場合
−第２インバータＩＶｚのトランジスタＱ２５がオンと
なる為す点のレベルはＬレベルとなシ、またトランジス
タＱ２３が完全にカットオフされる為電流はＯとなる。

次に、Ｃ８，がＨであシＣ８２が”ＩＬである場合には
第１インパークＩＶｌのトランジスタＱ１９がオフとな
りトランジスタＱ２０がオンかつトランジスタＱ２１が
やや導通する状態となる。従って、ａ点のレベルはＬレ
ベルとなシインパータエｖｌに流れる電流はＯとなる。

この場合、第２インノクータエｖ２のトランジスタＱ２
６がオンとなシまたトランジスタＱ２４がオフとなるた
め、ｂ点のレベルがＬレベルとなると共に第２イン・ぐ
−ク■ｖ２に流れる電流が０となる。さらに、Ｃ８Ｉが
■１ＨであシＣ８２がｖＩＬである場合には第１インノ
々−タＩＶ、のトランジスタＱ１９がやや導ｉ！ｌする
状態となシ、トランジスタＱ２０がオンかつトランジス
タＱ２１がやや導通する状態となる。従って、ａ点のレ
ベルは電源電圧ｖｃｃと０ボルトとの中間のレベルとな
外部１インバータＩＶｌの電流がＯとならないＯこの場
合、第２インノぐ一タＩＶ２のトランジスタＱ２６がオ
ンとなる為す点のレベルはＬレベルとなるが第２インパ
ータエｖ２の電流はＯ，！ニガらない。

以上の説明から明らかなように、第７図の回路において
は少なくともチップセレクトｃｓ、（ｚＨレベルとする
かあるいはチップセレクト信号Ｃ８２をＬレベルとする
かによって、チップ非選択の状態にすることができると
共に第１および第２のインバータＩＶ、、ＩＶ２の電流
を共に０とすることが可能となる。このような状態の場
合即ち第８図において・印に示した状態の場合には、ｂ
点のレベルがＬレベルであるから明らかに第３インバー
タ■ｖ３に流れる電流も０であり完全なバッテリバック
アップモードを達成することができる。

尚、上記実施例では第２インバータＩＶ２をＳＯＲゲー
ト回路として、反転チップセレクト信号Ｃ８１と第１イ
ンバータＩＶ１の出力信号のＮＯＲ論理出力を内部チッ
プセレクト制御信号ＣＳとしているが、これは第４図の
如き非反転チップセレクト信号Ｃ８１若しくはＣ８２’
ｉ入力するＮＡＮＤケ゛−ト回路に変形可能である。即
ち、その場合は本発明に従い、外部からの反転チップセ
レクト信号Ｃ８１若しくはＣ８２を一旦第１インバータ
にて反転させ、その出力と他方のチップセレクト信号Ｃ
８２若しくはＣ８，とを上記の如きＮＡＮＤゲート回路
に入力して反転内部チップセレクト信号Ｃ８を発生ずる
のであるが、本発明によるとこの場合に第１インパーク
に他方のチャフ０セレクト信号Ｃ８２若しくはＣ８ｌを
ダート入力とするトランジスタ’ｔ’ｔｌＬ源間に直列
に挿入接続するところに特徴がある。この変形例におい
て、チップセレクト信号Ｃ８２若しくはＣ８Ｉを受ける
トランジスタは、第１インバータにおいては出力端とグ
ランド間にドライバトランジスタに直列に挿入接続され
たＮチャネルＭＩＳ）ランリスタであればよく・これに
よシチップセレク１号入力の少なくとも１つが非選択全
指示している場合には、残９のチップセレクト信号がい
かなるレベルにあっても、第１インバータを含めて回路
電流を実質的にゼロにでき、完全なバッテリバックアッ
プモードを達成できる。

更に他の変形例としては３つ以上のチップセレク）（ぎ
号によって選択可能とする場合が考えられるが・それに
は第１インバータに挿入接続するトランジスタ全その分
だけ増設し、第２インノ４−タ（ＮＯＲ又はＮＡＮＤケ
゛−ト）の論理入力数も同様に増加させればよい。

（７）発明の効果 このように、本発明によれば、互に逆相の２つのチップ
セレクト（Ｎ号によってチップ選択されるＣＭＩＳ回路
装置において、少なくとも１つのチップセレクト信号を
電源電圧レベルあるいはグランドレベルの非選択状態に
設定することによりチップ非選択にすることができると
共に、回路′）ＩＬ流を０とすることによって完全なバ
ッテリバックアップモード全達成ず乙ことが可能となる
。

【図面の簡単な説明】

第１図は、一般的なＣＭ、ＩＳインバータ金退庁電気回
路図、 第２図は、第１図の回路の曳圧電流特１生を示すグラフ
、 耐３図、第４図、第５図および第６図は従来形のＣＭＩ
Ｓ回路装置の構成を写す部分的電気回路図、第７図は、
本発明の１実施例に係わるＣＭＩＳＩ印路装置の構成全
庁す部分的１．’＋、ｔ、；気回路図、そして第８図は
、第７図の回路の動作全説明するための状態祝明図であ
る。 Ｑｌ　、Ｑ２　、・・・、Ｑ２８：ＭＩＳＩ−ランノス
タ、ＩＰＣ：入力回路、ＩＶ、：第１インバータ、ＩＶ
２　：第２インバータ、ＩＶ３　：第３インバータ。 第６図 第７図

Claims (1)

1. 【特許請求の範囲】 １　互いに逆相の少なくとも２つのチップセレクト信号
   によって選択可能なＣＭＩＳ回路装置であって、該ＣＭ
   ＩＳ回路装置は前記チップセレクト信号を受けてチップ
   選択及び非選択状態を設定するチップセレクト制御回路
   を含み、該チップセレクト制御回路は一方のチック０セ
   レクト信号を反転させるＣＭＩＳインバータ回路と、該
   インバータ回路の出力信号と他方のチップセレクト信号
   を入力とし内部チップセレクト制御信号を出力するＣＭ
   ＩＳ論理ゲート回路とを有し、前記インバータ回路には
   前記他方のチップセレクト信号をケ゛−ト入力とするト
   ランジスタを電源間に直列に挿入接続して成ることを特
   徴とするＣＭＩＳ回路装置。 ２　互に逆相の第１および第２のチップセレクト信号に
   よって選択可能なＣＭＩＳ回路装置であって、該ＣＭＩ
   Ｓ回路装置は、 一端が直流電源の第１の端子に接続された第１の導電形
   の第１のトランジスタと、第１のトランジスタの他端に
   一端が接続された第１の導電５杉の第２のトランジスタ
   と、第２のトランジスタの［ｊ２端および直流電源の第
   ２の端子の間に接を茫された第２の導電形の第３のトラ
   ンジスタとを有し、第１のトランジスタのデートに第１
   のチップセレクト信号が印加され、３ｇ２および第３の
   トランジスタのケ゛−トに第２のチップセレクト信号７
   ５Ｅ　ＥＩＪ力口され、かつ第２および第３のトランジ
   スタの接続点から出力がと９出される第１のインバータ
   回路、および 一端が直流電源の第１の端子に接続された第１の導電形
   の第４のトランジスタと、第４のトランジスタの他端に
   一端が接続された第１の導電形の第５のトランジスタと
   、第５のトランジスタのイｍ端および直流電源の第２の
   端子の間に接続された第２の導電形の第６および第７の
   トランジスタとを有し、第５および第６のトランジスタ
   のケートに第１のチップセレクト信号が印加され、第４
   および第７のトランジスタのｅ−）に前記第１のインバ
   ータ回路の出力が印加され、かつ第５のトランジスタと
   第６および第７のトランジスタの接続点からチップセレ
   クト制御信号がとシ出される第２のインバータ回路 を具備し、それにょシ第１または第２のチップセレクト
   信号の少なくとも一方をほぼ直流電源の第１あるいは第
   ２の端子における電圧に等しくしてチップ非選択とした
   場合に回路電流をほぼ−ピロとすることができるように
   したことを特徴とするＣＭＩＳ回路装置。