JP2723338B2 - 半導体メモリ装置 - Google Patents
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は半導体メモリ装置に関するもので、特に高抵
抗負荷形スタティックRAMとロジックとを混載したICの
消費電流制御に使用されるものである。
抗負荷形スタティックRAMとロジックとを混載したICの
消費電流制御に使用されるものである。
（従来の技術） 従来、高抵抗負荷形スタティックRAM、即ちE/R型スタ
ティックRAM、（以下「E/R型SRAMという。）のメモリセ
ルは、例えば第５図に示すような回路構成をしている。
ここで、VDDは正極性の電源電圧、VSSは接地電位の電源
電圧、Ｒは高抵抗負荷、Tr1及びTr2はＮチャネル型MOS
トランジスタからなるトランスファゲート、Tr3及びTr4
はＮチャネル型MOSトランジスタからなる駆動トランジ
スタ、B,はビット線、Ｗはワード線をそれぞれ示して
いる。
ティックRAM、（以下「E/R型SRAMという。）のメモリセ
ルは、例えば第５図に示すような回路構成をしている。
ここで、VDDは正極性の電源電圧、VSSは接地電位の電源
電圧、Ｒは高抵抗負荷、Tr1及びTr2はＮチャネル型MOS
トランジスタからなるトランスファゲート、Tr3及びTr4
はＮチャネル型MOSトランジスタからなる駆動トランジ
スタ、B,はビット線、Ｗはワード線をそれぞれ示して
いる。
一般に、前記E/R型SRAMのメモリセルで使用される高
抵抗負荷Ｒは、メモリセルの占有面積を縮小化するため
に、２層目のポリシリコン層で構成されている。これ
は、MOSトランジスタTr1〜Tr4のゲート電極を１層目の
ポリシリコン層で形成し、高抵抗負荷Ｒを２層目のポリ
シリコン層で形成する２層ポリシリコン技術によること
ろが大きい。また、このような高抵抗負荷形セルにおい
ては、高抵抗負荷Ｒの抵抗値により、データ保持電流
（又はスタンバイ電流、以下「リーク電流」という。）
IRが変化するため、通常その抵抗値は大きく取られてい
る。
抵抗負荷Ｒは、メモリセルの占有面積を縮小化するため
に、２層目のポリシリコン層で構成されている。これ
は、MOSトランジスタTr1〜Tr4のゲート電極を１層目の
ポリシリコン層で形成し、高抵抗負荷Ｒを２層目のポリ
シリコン層で形成する２層ポリシリコン技術によること
ろが大きい。また、このような高抵抗負荷形セルにおい
ては、高抵抗負荷Ｒの抵抗値により、データ保持電流
（又はスタンバイ電流、以下「リーク電流」という。）
IRが変化するため、通常その抵抗値は大きく取られてい
る。
即ち、E/R型SRAMの特徴は、第１に、高集積であるこ
とがあげられる。２層ポリシリコン技術を用いると、前
述したように、１層目のポリシリコン層は、MOSトラン
ジスタTr1〜Tr4のゲート電極として用いられ、MOSトラ
ンジスタTr1〜Tr4上に形成される２層目のポリシリコン
層により高抵抗負荷Ｒを形成できるからである。第２
に、ポリシリコン層の高抵抗化技術により、比較的低い
リーク電流IRを実現できることがあげられる。よって、
上記のような負荷形セルにおいては、通常、負荷Ｒの抵
抗値はできるだけ大きくとるのが有利である。なお、現
在、負荷Ｒの高抵抗化は、大容量メモリを実現するため
の必須の条件となっている。例えば、１メガビットのSR
AMにおいて数μＡ（マイクロアンペア）のリーク電流IR
を達成しようとすると、各メモリセルの負荷抵抗値は数
テラオーム（1012Ω）以上であることが要求される。し
かし、実際の製造上のマージンを考慮すると、常に数テ
ラオーム以上の抵抗値を保つのは困難であり、リーク電
流IRも数μＡから数百μＡと２桁以上のバラツキを生じ
てしまう。
とがあげられる。２層ポリシリコン技術を用いると、前
述したように、１層目のポリシリコン層は、MOSトラン
ジスタTr1〜Tr4のゲート電極として用いられ、MOSトラ
ンジスタTr1〜Tr4上に形成される２層目のポリシリコン
層により高抵抗負荷Ｒを形成できるからである。第２
に、ポリシリコン層の高抵抗化技術により、比較的低い
リーク電流IRを実現できることがあげられる。よって、
上記のような負荷形セルにおいては、通常、負荷Ｒの抵
抗値はできるだけ大きくとるのが有利である。なお、現
在、負荷Ｒの高抵抗化は、大容量メモリを実現するため
の必須の条件となっている。例えば、１メガビットのSR
AMにおいて数μＡ（マイクロアンペア）のリーク電流IR
を達成しようとすると、各メモリセルの負荷抵抗値は数
テラオーム（1012Ω）以上であることが要求される。し
かし、実際の製造上のマージンを考慮すると、常に数テ
ラオーム以上の抵抗値を保つのは困難であり、リーク電
流IRも数μＡから数百μＡと２桁以上のバラツキを生じ
てしまう。
ところで、E/R型SRAMとロジックとを混載した半導体
メモリ装置は、第６図に示すように、ロジック部11にお
ける電源電圧VDD及びVSSと、E/R型SRAMのメモリ部12と
における電源電圧VDD及びVSSとは、通常同一の電源用パ
ッド13a,13bから供給されている。従って、半導体チッ
プ14として評価する場合の消費電流は、E/R型SRAM及び
ロジックの全体についてであり、全ての電流を合計して
見積もっているのが現状である。
メモリ装置は、第６図に示すように、ロジック部11にお
ける電源電圧VDD及びVSSと、E/R型SRAMのメモリ部12と
における電源電圧VDD及びVSSとは、通常同一の電源用パ
ッド13a,13bから供給されている。従って、半導体チッ
プ14として評価する場合の消費電流は、E/R型SRAM及び
ロジックの全体についてであり、全ての電流を合計して
見積もっているのが現状である。
しかしながら、例えば大容量のE/R型SRAMとロジック
とを混載した半導体チップ14では、E/R型SRAMのメモリ
部12のリーク電流IRのバラツキは、ロジック部11におけ
るリーク電流よりも大きくなる。即ち、半導体チップ14
全体のリーク電流を評価する場合において、ロジック部
11の静的消費電流が通常100μＡ程度であることから考
えると、ロジック部11におけるリーク電流であるのか、
又はE/R型SRAMのメモリ部12のリーク電流IRのバラツキ
であるのかを区別することができない。
とを混載した半導体チップ14では、E/R型SRAMのメモリ
部12のリーク電流IRのバラツキは、ロジック部11におけ
るリーク電流よりも大きくなる。即ち、半導体チップ14
全体のリーク電流を評価する場合において、ロジック部
11の静的消費電流が通常100μＡ程度であることから考
えると、ロジック部11におけるリーク電流であるのか、
又はE/R型SRAMのメモリ部12のリーク電流IRのバラツキ
であるのかを区別することができない。
なお、ロジック部11とE/R型SRAMのメモリ部12とはデ
バイス構成が異なり、製造上の不良が起きることも考え
られるため、分離判別する必要性も大である。従って、
ロジック部11とE/R型SRAMのメモリ部12とのリーク電流
不良の判別は、重要な項目となっている。しかし、従来
の回路構成では、上述したように、分離判別を行うこと
が不可能である。
バイス構成が異なり、製造上の不良が起きることも考え
られるため、分離判別する必要性も大である。従って、
ロジック部11とE/R型SRAMのメモリ部12とのリーク電流
不良の判別は、重要な項目となっている。しかし、従来
の回路構成では、上述したように、分離判別を行うこと
が不可能である。
（発明が解決しようとする課題） このように、従来の半導体メモリ装置では、ロジック
部とE/R型SRAMのメモリ部とのリーク電流不良の判別が
重要であるのに対し、その判別をすることができないと
いう欠点があった。
部とE/R型SRAMのメモリ部とのリーク電流不良の判別が
重要であるのに対し、その判別をすることができないと
いう欠点があった。
そこで、本発明は、大容量E/R型SRAMのメモリ部に生
じるリーク電流とロジック部に生じるリーク電流とを分
離判別して評価する可能であり、かつ、使用の際に、不
必要なリーク電流をカットすることができる半導体メモ
リ装置を提供することを目的とする。
じるリーク電流とロジック部に生じるリーク電流とを分
離判別して評価する可能であり、かつ、使用の際に、不
必要なリーク電流をカットすることができる半導体メモ
リ装置を提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、本発明の半導体メモリ装
置は、高抵抗素子を有するメモリセルと、前記メモリセ
ルの高抵抗素子に接続される配線と、前記配線と電源と
の間に接続されるスイッチ素子とを有している。
置は、高抵抗素子を有するメモリセルと、前記メモリセ
ルの高抵抗素子に接続される配線と、前記配線と電源と
の間に接続されるスイッチ素子とを有している。
また、高抵抗素子を有するメモリセルがアレイ状に配
置されるメモリセルアレイと、前記メモリセルアレイに
おいてワード線又はビット線を共通にするメモリセルの
各高抵抗素子に接続される配線と、前記配線と電源との
間に接続されるスイッチ素子とを有している。
置されるメモリセルアレイと、前記メモリセルアレイに
おいてワード線又はビット線を共通にするメモリセルの
各高抵抗素子に接続される配線と、前記配線と電源との
間に接続されるスイッチ素子とを有している。
さらに、高抵抗素子を有するメモリセルと、前記メモ
リセルの高抵抗素子に接続される配線と、前記配線と電
源との間に接続されるスイッチ素子と、前記スイッチ素
子の開閉制御を行う制御回路とを有している。
リセルの高抵抗素子に接続される配線と、前記配線と電
源との間に接続されるスイッチ素子と、前記スイッチ素
子の開閉制御を行う制御回路とを有している。
また、高抵抗素子を有するメモリセルがアレイ状に配
置されるメモリセルアレイと、前記メモリセルアレイに
おいてワード線又はビット線を共通にするメモリセルの
各高高素子に接続される配線と、前記配線と電源との間
に接続されるスイッチ素子と、前記スイッチ素子の開閉
制御を行う制御回路とを有している。
置されるメモリセルアレイと、前記メモリセルアレイに
おいてワード線又はビット線を共通にするメモリセルの
各高高素子に接続される配線と、前記配線と電源との間
に接続されるスイッチ素子と、前記スイッチ素子の開閉
制御を行う制御回路とを有している。
（作用） このような構成によれば、メモリセル内の高抵抗素子
に接続される配線と電源との間にはスイッチ素子が挿入
されている。このため、このスイッチ素子の開閉を制御
することにより全てのメモリセルを電源から切り離すこ
とができる。よって、大容量であってもメモリ部に生じ
るリーク電流とロジック部に生じるリーク電流とを分離
判別して評価することが可能となる。
に接続される配線と電源との間にはスイッチ素子が挿入
されている。このため、このスイッチ素子の開閉を制御
することにより全てのメモリセルを電源から切り離すこ
とができる。よって、大容量であってもメモリ部に生じ
るリーク電流とロジック部に生じるリーク電流とを分離
判別して評価することが可能となる。
また、制御回路からの信号等により、使用に際し、未
使用のメモリセルのみを電源から切り離すこともできる
ため、不必要なリーク電流をカットして半導体メモリ装
置を使用することができる。
使用のメモリセルのみを電源から切り離すこともできる
ため、不必要なリーク電流をカットして半導体メモリ装
置を使用することができる。
（実施例） 以下、図面を参照しながら本発明の一実施例について
詳細に説明する。
詳細に説明する。
第１図は本発明の第１の実施例に係わる半導体メモリ
装置を示すものである。
装置を示すものである。
１は、E/R型SRAMのメモリ部を示している。即ち、メ
モリ部１には、ｎ個のメモリセルM1,M2,…Mnがアレイ状
に配置されており、これらメモリセルM1,M2,…Mnにより
メモリセルアレイが構成されている。また、周辺回路と
してセンスアップ部２及びプリチャージ部３がそれぞれ
形成されている。さらに、アレイ状に配置されたｎ個の
メモリセルM1,M2,…Mnのそれぞれの高抵抗素子R1,R2,…
Rnは、それぞれ所定のノードX1,X2,…Xnに接続されてい
る。また、各ノードX1,X2,…Xnは、低抵抗配線Ｌによっ
て端子Ｋに接続されている。そして、端子Ｋと、電源線
LV1との間には、メモリセルM1,M2,…Mnの各高抵抗素子
（抵抗値1010〜1012Ω）R1,R2,…Rnよりも非常に低いイ
オン抵抗（102〜104Ω又はそれ以下）をもつスイッチ素
子（例えばMOSトランジスタ）Swが接続されている。ま
た、このスイッチ素子Swは、図示しない制御回路からの
コントロール信号Tcにより、必要な場合にはｎ個のメモ
リセルM1,M2,…Mnを電源線LV1から分離するものであ
る。
モリ部１には、ｎ個のメモリセルM1,M2,…Mnがアレイ状
に配置されており、これらメモリセルM1,M2,…Mnにより
メモリセルアレイが構成されている。また、周辺回路と
してセンスアップ部２及びプリチャージ部３がそれぞれ
形成されている。さらに、アレイ状に配置されたｎ個の
メモリセルM1,M2,…Mnのそれぞれの高抵抗素子R1,R2,…
Rnは、それぞれ所定のノードX1,X2,…Xnに接続されてい
る。また、各ノードX1,X2,…Xnは、低抵抗配線Ｌによっ
て端子Ｋに接続されている。そして、端子Ｋと、電源線
LV1との間には、メモリセルM1,M2,…Mnの各高抵抗素子
（抵抗値1010〜1012Ω）R1,R2,…Rnよりも非常に低いイ
オン抵抗（102〜104Ω又はそれ以下）をもつスイッチ素
子（例えばMOSトランジスタ）Swが接続されている。ま
た、このスイッチ素子Swは、図示しない制御回路からの
コントロール信号Tcにより、必要な場合にはｎ個のメモ
リセルM1,M2,…Mnを電源線LV1から分離するものであ
る。
このような構成によれば、端子Ｋと電源線LV1との間
には、メモリセルM1,M2,…Mnの高抵抗素子R1,R2,…Rnよ
りも非常に低いオン抵抗をもつスイッチ素子Swが挿入さ
れている。このため、リーク電流の評価時において、ｎ
個のメモリセルM1,M2,…Mnを電源ラインLV1から分離す
ることができ、E/R型SRAMのメモリセルM1,M2,…Mn以外
の部分のリーク電流を評価することが可能になる。
には、メモリセルM1,M2,…Mnの高抵抗素子R1,R2,…Rnよ
りも非常に低いオン抵抗をもつスイッチ素子Swが挿入さ
れている。このため、リーク電流の評価時において、ｎ
個のメモリセルM1,M2,…Mnを電源ラインLV1から分離す
ることができ、E/R型SRAMのメモリセルM1,M2,…Mn以外
の部分のリーク電流を評価することが可能になる。
また、上記スイッチ素子SWは、例えば非常に低いオン
抵抗（102〜104Ω又はそれ以下）をもつMOSトランジス
タにより構成されるため、パターン面積に関してもチッ
プ面積に影響を与えることなくレイアウトすることが可
能である。即ち、上記スイッチ素子SWは、現在のプロセ
ス技術により十分に実現可能である。
抵抗（102〜104Ω又はそれ以下）をもつMOSトランジス
タにより構成されるため、パターン面積に関してもチッ
プ面積に影響を与えることなくレイアウトすることが可
能である。即ち、上記スイッチ素子SWは、現在のプロセ
ス技術により十分に実現可能である。
第２図は本発明の第２の実施例に関わる半導体メモリ
装置を示すものである。
装置を示すものである。
メモリ部１には、ｎ×ｍ個のメモリセルがアレイ状に
配置されたメモリセルアレイ４が形成されている。ま
た、周辺回路としてセンスアップ部２及びプリチャージ
部３がそれぞれ形成されている。さらに、アレイ状に配
置されたｎ×ｍ個のメモリセルの各高抵抗素子（図示せ
ず）は、それぞれ所定の低抵抗配線L1〜Lmによって所定
の端子K1〜Kmに接続されている。即ち、低抵抗配線L1〜
Lmは、ワード線W1〜Wmに平行、ビット線B1〜Bn,▲
▼〜▲▼に垂直となるように配線されている。ま
た、低抵抗配線L1〜Lmは、ワード線W1〜Wm単位で設けら
れており、かつ、ワード線W1〜Wmを共通にするメモリセ
ルの各高抵抗素子に接続されている。さらに、端子K1〜
Kmと、電源線LV1との間には、メモリセルの高抵抗素子
（抵抗値1010〜1012Ω）よりも非常に低いオン抵抗（10
2〜104Ω又はそれ以下）をもつスイッチ素子SW1〜SWmが
接続されている。なお、これらスイッチ素子SW1〜SWmに
よりスイッチ回路５が構成されている。また、このスイ
ッチ素子SW1〜SWmの開閉制御は、制御回路（例えばデコ
ーダ）６からのコントロール信号により行われる。
配置されたメモリセルアレイ４が形成されている。ま
た、周辺回路としてセンスアップ部２及びプリチャージ
部３がそれぞれ形成されている。さらに、アレイ状に配
置されたｎ×ｍ個のメモリセルの各高抵抗素子（図示せ
ず）は、それぞれ所定の低抵抗配線L1〜Lmによって所定
の端子K1〜Kmに接続されている。即ち、低抵抗配線L1〜
Lmは、ワード線W1〜Wmに平行、ビット線B1〜Bn,▲
▼〜▲▼に垂直となるように配線されている。ま
た、低抵抗配線L1〜Lmは、ワード線W1〜Wm単位で設けら
れており、かつ、ワード線W1〜Wmを共通にするメモリセ
ルの各高抵抗素子に接続されている。さらに、端子K1〜
Kmと、電源線LV1との間には、メモリセルの高抵抗素子
（抵抗値1010〜1012Ω）よりも非常に低いオン抵抗（10
2〜104Ω又はそれ以下）をもつスイッチ素子SW1〜SWmが
接続されている。なお、これらスイッチ素子SW1〜SWmに
よりスイッチ回路５が構成されている。また、このスイ
ッチ素子SW1〜SWmの開閉制御は、制御回路（例えばデコ
ーダ）６からのコントロール信号により行われる。
第３図は本発明の第３の実施例に関わる半導体メモリ
装置を示すものである。
装置を示すものである。
メモリ部１には、ｎ×ｍ個のメモリセルがアレイ状に
配置されたメモリセルアレイ４が形成されている。ｎ×
ｍ個のメモリセルの高抵抗素子（図示せず）は、それぞ
れ所定の低抵抗線L1〜Lnによって所定の端子K1〜Knに接
続されている。即ち、低抵抗配線L1〜Lnは、ビット線B1
〜Bn,▲▼〜▲▼に平行、ワード線W1〜Wmに垂
直になるように配線されている。また、低抵抗配線L1〜
Lnは、ビット線B1〜Bn,▲▼〜▲▼単位で設け
られており、かつ、ビット線B1〜Bn,▲▼〜▲
▼を共通にするメモリセルの各高抵抗素子に接続されて
いる。さらに、端子K1〜Knとし、電源線LV1との間に
は、メモリセルの高抵抗素子（抵抗値1010〜1012Ω）よ
りも非常に低いオン抵抗（102〜104Ω又はそれ以下）を
もつスイッチ素子SW1〜SWnが設けられている。なお、こ
れらスイッチ素子SW1〜SWnによりスイッチ回路５が構成
されている。また、このスイッチ素子SW1〜SWmの開閉制
御は、制御回路（例えばデコーダ）６からのコントロー
ル信号により行われる。
配置されたメモリセルアレイ４が形成されている。ｎ×
ｍ個のメモリセルの高抵抗素子（図示せず）は、それぞ
れ所定の低抵抗線L1〜Lnによって所定の端子K1〜Knに接
続されている。即ち、低抵抗配線L1〜Lnは、ビット線B1
〜Bn,▲▼〜▲▼に平行、ワード線W1〜Wmに垂
直になるように配線されている。また、低抵抗配線L1〜
Lnは、ビット線B1〜Bn,▲▼〜▲▼単位で設け
られており、かつ、ビット線B1〜Bn,▲▼〜▲
▼を共通にするメモリセルの各高抵抗素子に接続されて
いる。さらに、端子K1〜Knとし、電源線LV1との間に
は、メモリセルの高抵抗素子（抵抗値1010〜1012Ω）よ
りも非常に低いオン抵抗（102〜104Ω又はそれ以下）を
もつスイッチ素子SW1〜SWnが設けられている。なお、こ
れらスイッチ素子SW1〜SWnによりスイッチ回路５が構成
されている。また、このスイッチ素子SW1〜SWmの開閉制
御は、制御回路（例えばデコーダ）６からのコントロー
ル信号により行われる。
これら第２及び第３の実施例においても、前記第１の
実施例に示すような効果を得ることができる。また、ス
イッチ素子SW1〜SWm,SW1〜SWnは、ワード線W1〜Wm又は
ビット線B1〜Bn,▲▼〜▲▼単位に設けられた
低抵抗配線L1〜Lm,L1〜Ln毎に形成されている。このた
め、ワード線W1〜Wm又はビット線B1〜Bn,▲▼〜▲
▼を共通にするメモリセル単位で、電源（VDD）と
メモリセルとを分離することが可能である。これは、全
面素子型ゲートアレイに見られるように、下地（トラン
ジスタ部）が決定されているセル形状においてレイアウ
トの制約上、一定面積をあらかじめ確保しておく必要が
あるものに有効である。例えば、64kビットのメモリ分
の下地が確保されている場合、メモリセルの使用未使用
にかかわらずメモリ素子が構成されるが、スイッチ素子
SW1〜SWm,SW1〜SWnを設けたことにより、使用に際し、
未使用部分のみのリーク電流をカットすることができる
ため、最小限の消費電力での使用が可能になる。
実施例に示すような効果を得ることができる。また、ス
イッチ素子SW1〜SWm,SW1〜SWnは、ワード線W1〜Wm又は
ビット線B1〜Bn,▲▼〜▲▼単位に設けられた
低抵抗配線L1〜Lm,L1〜Ln毎に形成されている。このた
め、ワード線W1〜Wm又はビット線B1〜Bn,▲▼〜▲
▼を共通にするメモリセル単位で、電源（VDD）と
メモリセルとを分離することが可能である。これは、全
面素子型ゲートアレイに見られるように、下地（トラン
ジスタ部）が決定されているセル形状においてレイアウ
トの制約上、一定面積をあらかじめ確保しておく必要が
あるものに有効である。例えば、64kビットのメモリ分
の下地が確保されている場合、メモリセルの使用未使用
にかかわらずメモリ素子が構成されるが、スイッチ素子
SW1〜SWm,SW1〜SWnを設けたことにより、使用に際し、
未使用部分のみのリーク電流をカットすることができる
ため、最小限の消費電力での使用が可能になる。
第４図は本発明の第４の実施例に係わる半導体メモリ
装置をチップレベルにおいて示す概略図である。
装置をチップレベルにおいて示す概略図である。
E/R型SRAMのメモリ部１における電源電圧VDD及びVSS
とロジック部７における電源電圧VDD及びVSSとは同一の
電源用パッド8a,8bから供給されているが、メモリ部１
のメモリセルアレイ４と電源（VDD）線LV1との間にはス
イッチ素子SWが設けられている。スイッチ素子SWの開閉
制御は、制御回路（例えばデコーダ）からのコントロー
ル信号TCにより行われる。
とロジック部７における電源電圧VDD及びVSSとは同一の
電源用パッド8a,8bから供給されているが、メモリ部１
のメモリセルアレイ４と電源（VDD）線LV1との間にはス
イッチ素子SWが設けられている。スイッチ素子SWの開閉
制御は、制御回路（例えばデコーダ）からのコントロー
ル信号TCにより行われる。
なお、上記第１乃至第４の実施例におけるスイッチ素
子SWとしては、MOSトランジスタの他に金属（例えばA
l）配線を使用することもできる。金属配線を使用した
場合には、例えばレーザ光線によって未使用部分のメモ
リセルに接続される金属配線を電源線LV1から切り離
し、その部分のリーク電流をカットすることができる。
子SWとしては、MOSトランジスタの他に金属（例えばA
l）配線を使用することもできる。金属配線を使用した
場合には、例えばレーザ光線によって未使用部分のメモ
リセルに接続される金属配線を電源線LV1から切り離
し、その部分のリーク電流をカットすることができる。
［発明の効果］ 以上、説明したように、本発明の半導体メモリ装置に
よれば、次のような効果を奏する。
よれば、次のような効果を奏する。
メモリセルと電源との間には、高抵抗素子よりも低い
オン抵抗を有するスイッチ素子が接続されている。この
ため、このスイッチ素子の開閉制御を行うことにより、
メモリセルを電源から切り離すことができる。よって、
大容量E/R型SRAMのメモリセル部に生じるリーク電流と
ロジック部に生じるリーク電流とを分離判別して評価す
ることが可能となる。また、使用の際に、未使用のメモ
リコア部のみを電源線から切り離すことができるため、
不必要なリーク電流をカットして半導体メモリ装置を使
用することができる。
オン抵抗を有するスイッチ素子が接続されている。この
ため、このスイッチ素子の開閉制御を行うことにより、
メモリセルを電源から切り離すことができる。よって、
大容量E/R型SRAMのメモリセル部に生じるリーク電流と
ロジック部に生じるリーク電流とを分離判別して評価す
ることが可能となる。また、使用の際に、未使用のメモ
リコア部のみを電源線から切り離すことができるため、
不必要なリーク電流をカットして半導体メモリ装置を使
用することができる。
第１図は本発明の第１の実施例に係わる半導体メモリ装
置を示す回路図、第２図は本発明の第２の実施例に係わ
る半導体メモリ装置を示す回路図、第３図は本発明の第
３の実施例に係わる半導体メモリ装置を示す回路図、第
４図は本発明の第４の実施例に係わる半導体メモリ装置
をチップレベルで示す回路図、第５図は従来のE/R型SRA
Mのメモリセルを示す回路図、第６図は従来の半導体メ
モリ装置をチップレベルで示す回路図である。 １……メモリ部、２……センスアンプ部、３……プリチ
ャージ部、４……メモリセルアレイ、５……スイッチ回
路、６……制御回路、７……ロジック部、8a,8b……電
源用パッド。
置を示す回路図、第２図は本発明の第２の実施例に係わ
る半導体メモリ装置を示す回路図、第３図は本発明の第
３の実施例に係わる半導体メモリ装置を示す回路図、第
４図は本発明の第４の実施例に係わる半導体メモリ装置
をチップレベルで示す回路図、第５図は従来のE/R型SRA
Mのメモリセルを示す回路図、第６図は従来の半導体メ
モリ装置をチップレベルで示す回路図である。 １……メモリ部、２……センスアンプ部、３……プリチ
ャージ部、４……メモリセルアレイ、５……スイッチ回
路、６……制御回路、７……ロジック部、8a,8b……電
源用パッド。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−89984（ＪＰ，Ａ) 特開 昭58−1884（ＪＰ，Ａ) 特開 昭58−122693（ＪＰ，Ａ)
Claims (6)
- 【請求項１】高抵抗素子を有するメモリセルからなるメ
モリセルアレイ及びその周辺回路が配置されるメモリ部
と、前記メモリセルアレイにおいてワード線又はビット
線を共通にするメモリセルの各高抵抗素子に共通に接続
される低抵抗配線と、前記メモリ部に電源電圧を供給す
る電源線と、各低抵抗配線と前記電源線との間に接続さ
れるスイッチ素子と、前記周辺回路のリーク電流の評価
時に全てのスイッチ素子をオフ状態に制御するコントロ
ール回路とを具備したことを特徴とする半導体メモリ装
置。 - 【請求項２】前記コントローラ回路は、メモリの使用時
に所定のスイッチ素子をオフ状態に制御し、前記メモリ
セルのうち未使用部分のメモリセルの高抵抗素子に接続
される低抵抗配線と前記電源線とを分離することを特徴
とする請求項１に記載の半導体メモリ装置。 - 【請求項３】高抵抗素子を有するメモリセルからなるメ
モリセルアレイ及びその周辺回路が配置されるメモリ部
と、全てのメモリセルの各高抵抗素子に接続される低抵
抗配線と、前記メモリ部に電源電圧を供給する電源線
と、前記低抵抗配線と前記電源線との間に接続されるス
イッチ素子と、前記周辺回路のリーク電流の評価時に前
記スイッチ素子をオフ状態に制御するコントロール回路
とを具備したことを特徴とする半導体メモリ装置。 - 【請求項４】前記メモリ部に隣接して配置されるロジッ
ク部を備え、前記コントロール回路は、前記ロジック部
のリーク電流の評価時に前記スイッチ素子をオフ状態に
制御することを特徴とする請求項１又は３に記載の半導
体メモリ装置。 - 【請求項５】前記スイッチ素子は、MOSトランジスタで
あり、前記高抵抗素子の抵抗値は、1010〜1012Ωの範囲
に含まれ、前記MOSトランジスタのオン抵抗は、1010〜1
04Ωの範囲に含まれていることを特徴とする請求項１又
は３に記載の半導体メモリ装置。 - 【請求項６】高抵抗素子を有するメモリセルからなるメ
モリセルアレイ及びその周辺回路が配置されるメモリ部
と、前記メモリセルアレイにおいてワード線又はビット
線を共通にするメモリセルの各高抵抗素子に共通に接続
される低抵抗配線と、前記メモリ部に電源電圧を供給す
る電源線と、各低抵抗配線と前記電源線との間に接続さ
れ、切断可能な材料から構成される金属配線を具備した
ことを特徴とする半導体メモリ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2105908A JP2723338B2 (ja) | 1990-04-21 | 1990-04-21 | 半導体メモリ装置 |
| EP91106361A EP0453997B1 (en) | 1990-04-21 | 1991-04-19 | Semiconductor memory device |
| DE69124711T DE69124711T2 (de) | 1990-04-21 | 1991-04-19 | Halbleiter-Speichereinrichtung |
| KR1019910006381A KR950006425B1 (ko) | 1990-04-21 | 1991-04-20 | 반도체 메모리 장치 |
| US08/185,169 US5355331A (en) | 1990-04-21 | 1994-01-24 | Semiconductor memory device having electrically isolated memory and logic sections |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2105908A JP2723338B2 (ja) | 1990-04-21 | 1990-04-21 | 半導体メモリ装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH046695A JPH046695A (ja) | 1992-01-10 |
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ID=14419971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP2105908A Expired - Fee Related JP2723338B2 (ja) | 1990-04-21 | 1990-04-21 | 半導体メモリ装置 |
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| EP (1) | EP0453997B1 (ja) |
| JP (1) | JP2723338B2 (ja) |
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| DE (1) | DE69124711T2 (ja) |
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| EP0691612A1 (en) * | 1994-07-07 | 1996-01-10 | International Business Machines Corporation | A test circuit of embedded arrays in mixed logic and memory chips |
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| US5754468A (en) * | 1996-06-26 | 1998-05-19 | Simon Fraser University | Compact multiport static random access memory cell |
| US5745405A (en) * | 1996-08-26 | 1998-04-28 | Taiwan Semiconductor Manufacturing Company, Ltd | Process leakage evaluation and measurement method |
| US6208567B1 (en) | 1997-01-31 | 2001-03-27 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device capable of cutting off a leakage current in a defective array section |
| US5764581A (en) * | 1997-03-04 | 1998-06-09 | Advanced Micro Devices Inc. | Dynamic ram with two-transistor cell |
| CN1265346C (zh) | 2001-09-28 | 2006-07-19 | 索尼公司 | 显示存储器、驱动器电路、显示器和便携式信息设备 |
| JP5225453B2 (ja) * | 2005-05-23 | 2013-07-03 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7599210B2 (en) * | 2005-08-19 | 2009-10-06 | Sony Corporation | Nonvolatile memory cell, storage device and nonvolatile logic circuit |
| JP2011146121A (ja) * | 2011-03-23 | 2011-07-28 | Fujitsu Semiconductor Ltd | 半導体記憶装置およびその制御方法 |
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|---|---|---|---|---|
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| JPS5685934A (en) * | 1979-12-14 | 1981-07-13 | Nippon Telegr & Teleph Corp <Ntt> | Control signal generating circuit |
| JPS581884A (ja) * | 1981-06-29 | 1983-01-07 | Fujitsu Ltd | スタティックｒａｍの電源供給方式 |
| JPS58122693A (ja) * | 1982-01-14 | 1983-07-21 | Nippon Telegr & Teleph Corp <Ntt> | メモリ回路 |
| JPS5957525A (ja) * | 1982-09-28 | 1984-04-03 | Fujitsu Ltd | Ｃｍｉｓ回路装置 |
| JPH01166391A (ja) * | 1987-12-23 | 1989-06-30 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
| US5159571A (en) * | 1987-12-29 | 1992-10-27 | Hitachi, Ltd. | Semiconductor memory with a circuit for testing characteristics of flip-flops including selectively applied power supply voltages |
| DE58903906D1 (de) * | 1988-02-10 | 1993-05-06 | Siemens Ag | Redundanzdekoder eines integrierten halbleiterspeichers. |
| JPH07109864B2 (ja) * | 1989-09-13 | 1995-11-22 | シャープ株式会社 | スタティックｒａｍ |
-
1990
- 1990-04-21 JP JP2105908A patent/JP2723338B2/ja not_active Expired - Fee Related
-
1991
- 1991-04-19 EP EP91106361A patent/EP0453997B1/en not_active Expired - Lifetime
- 1991-04-19 DE DE69124711T patent/DE69124711T2/de not_active Expired - Lifetime
- 1991-04-20 KR KR1019910006381A patent/KR950006425B1/ko not_active IP Right Cessation
-
1994
- 1994-01-24 US US08/185,169 patent/US5355331A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH046695A (ja) | 1992-01-10 |
| DE69124711D1 (de) | 1997-03-27 |
| EP0453997A1 (en) | 1991-10-30 |
| KR950006425B1 (ko) | 1995-06-15 |
| US5355331A (en) | 1994-10-11 |
| KR910019055A (ko) | 1991-11-30 |
| DE69124711T2 (de) | 1997-07-03 |
| EP0453997B1 (en) | 1997-02-19 |
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