JPH11289020A

JPH11289020A - 半導体記憶装置

Info

Publication number: JPH11289020A
Application number: JP10091846A
Authority: JP
Inventors: Yoshitsugu Nishimoto; 佳嗣西本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-04-03
Filing date: 1998-04-03
Publication date: 1999-10-19

Abstract

(57)【要約】【課題】ＴＦＴチャネル部の不純物濃度の最適範囲が狭
いことに起因した特性上のトレードオフが存在し、ラン
ダムアクセスの動作不良またはスタンバイ電流が増大す
る不良の発生率がプロセス変動等の影響で容易に高くな
る。【解決手段】各メモリセル内で、駆動トランジスタとＴ
ＦＴ形負荷素子とが電源電圧供給線間に直列接続させて
いる。その両素子に流す電流量をアクセス時と待機時と
で制御する電流制御回路６が、第１又は第２の電源電圧
供給線の少なくとも何れか（例えば、電源電圧Ｖ_CCの供
給線４）に接続されている。電流制御回路６は、電源電
圧供給線４の第１の分岐線４ａに直列接続された高抵抗
素子ＲＨと、第２の分岐線４ｂに直列接続された低抵抗
素子ＲＬ（省略可）と、電源電圧供給経路を第１又は第
２の分岐線間で切り換えるスイッチング素子ＳＷとを有
する。スイッチング素子ＳＷは、例えばＣＥ信号又はＹ
信号により制御される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリセル内で薄
膜トランジスタ（ＴＦＴ：Thin Film Transistor）を駆
動トランジスタの負荷素子として用いるＳＲＡＭ等の半
導体記憶装置に関する。特定的に、本発明は、回路的に
スタンバイ電流を低減することにより薄膜トランジスタ
のチャネルとなるポリシリコン層又はアモルファスシリ
コン層の抵抗値を高くでき、これにより低消費電力性と
ランダムアクセスへの適応性の双方を高めた半導体記憶
装置に関する。

【０００２】

【従来の技術】ＳＲＡＭセルは、一般に、フリップフロ
ップと、ワード線の印加電圧に応じて導通／非導通が制
御されフリップフロップの２つの記憶ノードそれぞれを
ビット線に接続するか否かを決める２つのトランジスタ
（ワードトランジスタ）とから構成され、フリップフロ
ップの負荷素子の違いにより、ＭＯＳトランジスタ負荷
型と高抵抗負荷型との２種類に大別できる。このうちＭ
ＯＳトランジスタ負荷型は、６つのトランジスタ構成と
なっており、負荷トランジスタの種類に応じてｐ型チャ
ネルのＭＯＳトランジスタ（以下、ｐＭＯＳ）負荷型、
ＴＦＴ負荷型が存在する。

【０００３】ＴＦＴ負荷型の半導体ＳＲＡＭ装置は、そ
のＴＦＴ負荷素子の電流チャネルとなる配線として、ポ
リシリコン層又はアモルファスシリコン層が用いられ
る。そして、例えば負荷素子がｐチャネル型のＴＦＴの
場合、ポリシリコン層又はアモルファスシリコン層に
は、ＴＦＴ側でｐ型不純物が導入される一方、駆動トラ
ンジスタのドレイン不純物拡散領域側ではｎ型不純物が
導入されている。

【０００４】

【発明が解決しようとする課題】ところが、この従来の
ＳＲＡＭ装置について、そのポリシリコン層又はアモル
ファスシリコン層のＴＦＴのチャネルとなる部分の不純
物ドーピング濃度は、特性上の最適範囲が存在し、しか
も、その範囲が狭いため不良が発生しやすいといった課
題があった。

【０００５】ＴＦＴのチャネル部の不純物ドーピング濃
度が低すぎると、メモリセルのアクセス速度が低下する
要因となりやすい。高速仕様のＳＲＡＭではアクセス速
度の低下は致命的であるが、高速仕様でなくとも、例え
ばランダムアクセスの動作テストで、ＴＦＴのチャネル
部の不純物ドーピング濃度が低すぎることが要因で動作
不良が多発することがある。ランダムアクセスの動作テ
ストでは、ある特定のセルに着目し、そのセルから最も
近い場所のセル、最も遠い場所のセルの両者を含むセル
パターンを用意し、そのセルパターンに対して特定セル
に続いてランダムにアクセスできるか否かが繰り返し調
べられる。このとき、特にメモリセルアレイが大規模な
場合にビット線等の大きな負荷容量を短時間で充放電す
る必要があることとの関係で、メモリセルのフリップフ
ロップに急速に電源電圧を供給できないと所定の動作サ
イクル内で保持データを反転できず、動作不良と判定さ
れてしまうことがある。すなわち、ＴＦＴのチャネル部
の不純物ドーピング濃度が低すぎると駆動トランジスタ
に電源電圧を急速に供給ができず、これがランダムアク
セステストにおける動作不良の増大の一要因となること
がある。ここで、このようなランダムアクセステストに
おける動作不良を特に“ギャロッピング(galloping) 不
良”と称する。

【０００６】一方、ＴＥＴのチャネル部の不純物ドーピ
ング濃度が高すぎると、ＳＲＡＭ装置にアクセスがかか
っていないスタンバイ時に、消費電流（スタンバイ電
流）が増大し規格から外れて、この場合も不良となる。
ここで、このようなスタンバイ電流が規格より大きな不
良を特に“スタンバイ電流不良”と称する。

【０００７】図５は、従来のＳＲＡＭ装置において、Ｔ
ＦＴチャネル部の不純物ドーピング濃度と、ギャロッピ
ング不良及びスタンバイ電流不良との関係を例示するグ
ラフである。この関係を調べたＳＲＡＭ装置は、ポリシ
リコン層にフッ化ホウ素イオン（ＢＦ₂ ⁺）が２５ｋｅ
Ｖのエネルギーでイオン注入されている。このグラフか
ら明らかなごとく、ＴＦＴチャネル部の不純物ドーピン
グ濃度が例えば２×１０¹²／ｃｍ^-2以下ではギャロッピ
ング不良が急激に増大する。また、このドーピング濃度
が例えば４×１０¹²／ｃｍ^-2を越えるとスタンバイ電流
不良がかなり高い頻度で発生するようになる。一般に、
ギャロッピング不良を測定する上記のランダムアクセス
テストは通常使用時では稀な最も厳しい動作テストをＳ
ＲＡＭ装置に課したものである一方、他のメモリ装置
（ＤＲＡＭ等）に対するＳＲＡＭ装置の特長はその低消
費電力性にあることから、スタンバイ電流不良の規格が
より厳しく要求される。この図示例では、ＴＦＴチャネ
ル部の不純物ドーピング濃度について、その両不良が共
に満足なレベルまで低下する最適範囲は２〜３×１０¹²
／ｃｍ^-2と非常に狭い領域となる。

【０００８】このように、従来のＳＲＡＭ装置では、ラ
ンダムアクセスへの適応能力（高速性）と低消費電力特
性を共に満足するためのＴＦＴチャネル部の不純物ドー
ピング濃度範囲が非常に狭く、不純物濃度の最適化が難
しかった。この最適化はイオン注入の精度からすると数
字上では可能であるが、実際には、ポリシリコン等の導
入不純物濃度はウェハプロセス変動要因により設計値か
ら容易にずれてしまう。このため、実際のウェハ製造で
は不良率をゼロにできず、測定による選別工程で歩留り
低下を招いていた。しかも、不良率の推移自体が不安定
で、生産ロットによっては不良が多発することがあっ
た。この不良率を低いレベルで安定化させるにはプロセ
ス変動を抑えるため細心の注意を払う必要から、ＳＲＡ
Ｍ装置のウェハプロセス制御が高いレベルで要求され、
これがＳＲＡＭ装置を作り難いものとしていた。

【０００９】本発明は、このような実情に鑑みてなさ
れ、上述したＴＦＴチャネル部の不純物ドーピング濃度
の最適範囲を決める特性上のトレードオフを根本的に解
決して、ランダムアクセスの動作不良とスタンバイ電流
が増大する不良とを共に大幅に低減できる半導体記憶装
置を提供することを目的とする。

【００１０】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明の半導
体記憶装置は、データ記憶を制御する駆動トランジスタ
と薄膜トランジスタ型負荷素子とを、各メモリセル内で
第１及び第２の電源電圧供給線間に直列接続させてなる
半導体記憶装置であって、前記薄膜トランジスタ型負荷
素子と前記駆動トランジスタとに流す電流量を、アクセ
ス時と待機時とで制御する電流制御回路が前記第１又は
第２の電源電圧供給線の少なくとも何れかに接続されて
いる。

【００１１】この電流制御回路は、好ましくは、電源電
圧供給線の２つの分岐線のうち第１の分岐線に直列に接
続された高抵抗素子と、第２の分岐線に直列に接続され
た低抵抗素子と、電源電圧の供給路を第１又は第２の分
岐線間で切り換えるスイッチング素子とを有する。この
スイッチング素子は、例えば、チップ選択許可信号また
は列選択信号により制御される。また、電流制御回路の
他の好ましい構成としては、当該電流制御回路が、電源
電圧供給線に直列に接続された高抵抗素子と、当該高抵
抗素子に並列に接続されたトランジスタとを有する。こ
のトランジスタは、ゲートに入力される例えばチップ選
択許可信号または列選択信号により制御される。

【００１２】さらに、複数の前記メモリセルを配置して
なるメモリセルアレイを有し、前記薄膜トランジスタの
チャネルとなる配線が多結晶シリコン又は非晶質シリコ
ンから構成される。この場合、好ましくは、前記多結晶
又は非晶質シリコンの抵抗値は、前記メモリセルアレイ
全体でアクセス不良発生率が所定の基準を越えない高い
値に設定されている。

【００１３】このように構成される本発明の半導体記憶
装置では、メモリセルがアクセスされ得る時（チップイ
ネーブル時又は当該セルを含む列の選択時）において、
前記スイッチング素子が設けられた構成では、より低抵
抗な第２の分岐線側に電源電圧供給路を切り換える。ま
た、高抵抗素子と並列にトランジスタが設けられた構成
では、当該トランジスタを導通状態にして、電源電圧供
給路の抵抗値をトランジスタのオン抵抗程度の低い値に
設定する。したがって、何れの場合でも、ほぼ従来と同
様に、電源電圧を選択セルに急速に供給して、読み出し
又は書き込み等の動作を行う。一方、セルがアクセスさ
れない待機時（チップ自体がスタンバイモードの時又は
当該セルを含むセル列が非選択な時）において、前記ス
イッチング素子が設けられた構成では、より高抵抗な第
１の分岐線側に電源電圧供給路を切り換える。また、高
抵抗素子と並列にトランジスタが設けられた構成では、
当該トランジスタを非導通状態にして、電源電圧供給路
の抵抗値を当該トランジスタと並列接続された高抵抗素
子のみで決まる高い値に設定する。したがって、何れの
場合でも電源電圧によりセルに流れる電流、即ち待機時
のセル消費電流が低減される。

【００１４】本発明の半導体記憶装置では、上記した電
流制御回路の第１の分岐線に設けた抵抗の値を十分に高
くしておくことで、従来技術で指摘したスタンバイ電流
不良を大幅に低減もしくは撲滅できる。したがって、薄
膜トランジスタのチャネルとなる配線を構成する多結晶
シリコン又は非晶質シリコンに対し、その不純物ドーピ
ング濃度に従来技術で指摘したような２つの相反する要
因により不良発生に関与する最適な範囲が存在する場合
でも、その最適な範囲を決めていた特に高濃度側の制限
を撤廃できる。つまり、従来問題となっていたスタンバ
イ電流不良率の増大を気にせずに、薄膜トランジスタの
チャネル部濃度を従来より高くでき、この結果、スタン
バイ電流不良と、ギャロッピング不良と称したランダム
アクセステストにおける動作不良との発生率を共に低減
できる。

【００１５】

【発明の実施の形態】以下、本発明に係る半導体記憶装
置の実施形態を、図面にもとづいて詳細に説明する。図
１は、本実施形態に係るＴＦＴ負荷型のＳＲＡＭセルの
回路図である。図１において、ｎ型チャネルを有するＭ
ＯＳトランジスタ（以下、“ｎＭＯＳ”という）である
Ｑｎ１とＱｎ２は駆動トランジスタ、ｐ型（ｎ型でも
可）チャネルを有するＴＦＴ１，ＴＦＴ２は負荷素子と
しての薄膜トランジスタを示し、これらによって入力が
互いに交叉して一方の入力が他方の出力に接続され他方
の入力が一方の出力に接続された２つのインバータ（フ
リップフロップ）が構成されている。また、ｎＭＯＳで
あるＱｎ３とＱｎ４は、ワード線ＷＬの印加電圧に応じ
て各インバータの接続点（記憶ノードＮＤ１，ＮＤ２）
をビット線ＢＬ１，ＢＬ２に接続するか否かを制御する
ワードトランジスタを示す。このセル構成は一般的であ
り、ここでは、これ以上の詳細な接続関係の説明は省略
する。

【００１６】このＴＦＴ負荷型のＳＲＡＭセルでは、片
側のビット線ＢＬ１を高電位にするようにして、ワード
トランジスタＱｎ３，Ｑｎ４のゲートにワード線ＷＬを
介して所定電圧を印加することで両トランジスタＱｎ
３，Ｑｎ４をオンさせ、記憶ノードＮＤ１，ＮＤ２に電
荷を蓄積する。片側の記憶ノードが“ハイ（Ｈ）”にな
ると、フリップフロップ構成の特徴として、もう一方の
記憶ノードが“ロー（Ｌ）”となるように、駆動トラン
ジスタＱｎ１，Ｑｎ２および薄膜トランジスタＴＦＴ
１，ＴＦＴ２が動作する。たとえば、記憶ノードＮＤ１
が“Ｈ”，記憶ノードＮＤ２が“Ｌ”の場合は、トラン
ジスタＱｎ２とＴＦＴ１がオン状態、トランジスタＱｎ
１とＴＦＴ２がオフ状態をとり、記憶ノードＮＤ１が電
源電圧Ｖ_CCの供給線から電荷の供給を受け、記憶ノード
ＮＤ２が接地電位に保持され続ける。逆に、ビット線Ｂ
Ｌ１電位が“Ｌ”のときワードトランジスタＱｎ３がオ
ンすることによって記憶ノードＮＤ１が強制的に“Ｌ”
に移行するか、ビット線ＢＬ２電位が“Ｈ”のときにワ
ードトランジスタＱｎ４がオンすることによって記憶ノ
ードＮＤ２が強制的に“Ｈ”に移行すると、トランジス
タＱｎ１，Ｑｎ２，ＴＦＴ１，ＴＦＴ２が全て反転し、
記憶ノードＮＤ２が電源電圧Ｖ_CCの供給線から電荷の供
給を受け、記憶ノードＮＤ１が接地電位に保持されるよ
うになる。このように、電荷保持をフリップフロップで
行うことで、電荷を静的に記憶ノードＮＤ１，ＮＤ２に
保持し、その電位が“Ｌ”であるか“Ｈ”であるかを、
それぞれ“０”と“１”の情報に対応させて、この情報
をセル内の６つのトランジスタで記憶させることができ
る。

【００１７】図２は、このＴＦＴ負荷型ＳＲＡＭセルの
構造例を示す要部断面図である。この図２は、駆動トラ
ンジスタＱｎ１、ワードトランジスタＱｎ４及び薄膜ト
ランジスタＴＦＴ２相互の接続部分を示すものである。
図２おいて、符号１０２は半導体基板、１０４はｐウェ
ル、１０６はＬＯＣＯＳ、１０８はゲート絶縁膜、１１
０は記憶ノード配線、１１２は第１層間絶縁膜、１１４
はビット線接続配線、１１６は共通電位線、１１８は第
２層間絶縁膜、１２０はＴＦＴチャネル配線、１２２は
ＴＦＴゲート絶縁膜、１２４はＴＦＴゲート配線、１２
６は第３の層間絶縁膜を示す。各種配線層のうち、ワー
ド線ＷＬおよび記憶ノード配線１１０は第１層目のポリ
シリコン又はポリサイドの層（１ＰＳ）で、ビット線接
続配線１１４および共通電位線１１６は第２層目のポリ
シリコン又はポリサイドの層（２ＰＳ）で、ＴＦＴゲー
ト配線１２４は第４層目のポリシリコン又はポリサイド
の層（４ＰＳ）で、それぞれ構成されている。

【００１８】また、特に本例におけるＴＦＴチャネル配
線１２０は、第３層目のポリシリコン又はアモルファス
シリコンの層（３ＰＳ）で、構成されている。このよう
なＴＦＴチャネル配線は、薄膜トランジスタＴＦＴ２
（又はＴＦＴ１）のチャネルとなる配線層であり、ポリ
シリコン層又はアモルファスシリコン層に所定濃度の不
純物が導入されて導電化されている。ところが、このＴ
ＦＴチャネルとなる配線部分は、先の従来技術の課題と
して指摘したように、その不純物濃度が一定の最適範囲
が存在する。不純物濃度が低すぎると、ランダムアクセ
スの動作テストでギャロッピング不良と称される動作不
良が多発する。したがって、ＴＦＴチャネルとなる配線
部分への不純物ドーピング濃度は余り低くできない。こ
のため、薄膜トランジスタＴＦＴ１，ＴＦＴ２は、基板
に形成された駆動トランジスタＱｎ１，Ｑｎ２と比較す
ると相対的にピンチオフ特性が悪いものとなる。つま
り、薄膜トランジスタＴＦＴ１，ＴＦＴ２が遮断時にも
リーク電流が流れることになり、これがスタンバイ電流
増大の支配的な要因であった。

【００１９】たとえば、記憶ノードＮＤ１の記憶レベル
が“Ｈ”の場合を考えると、図１に示すように、駆動ト
ランジスタＱｎ２と薄膜トランジスタＴＦＴ１がオン状
態、駆動トランジスタＱｎ１と薄膜トランジスタＴＦＴ
２がオフ状態をとっている。このとき、記憶ノードＮＤ
１側における電源電圧Ｖ_CCの供給線から接地線ＧＮＤへ
の電流ｉ１は、基板に設けられた駆動トランジスタＱｎ
１がオフしているために殆ど流れない。これに対し、上
述のようにＴＦＴ２のチャネルが形成される配線１２０
の濃度を余り低くできないために当該ＴＦＴ２のピンチ
オフ特性が悪く、記憶ノードＮＤ２側の電流ｉ２は比較
的に大きい。この結果、セルのスタンバイ電流値が、こ
のオフ状態のＴＦＴ側を流れる電流によって決まり、こ
れがＦＴＦ負荷型の消費電流特性を悪くする要因となっ
ていた。

【００２０】本発明の半導体記憶装置では、このスタン
バイ電流不良の発生を回路的に防止するものであり、以
下、その回路部分に関する本実施形態の構成および動作
を説明する。

【００２１】図３は、本ＳＲＡＭ装置のメモリセルアレ
イおよびその周辺の構成を概略的に示す図である。図３
において、符号１はＳＲＡＭ装置、２はメモリセルアレ
イ、４は電源電圧Ｖ_CCの供給線、Ｍ１１〜Ｍ２３はメモ
リセルを示す。

【００２２】本実施形態のＳＲＡＭ装置１において、そ
の電源電圧供給線４の途中に、電流制御回路６が設けら
れている。この電流制御回路６は、各メモリセルに供給
される電流量をチップ選択許可信号（ＣＥ信号）または
列選択信号（Ｙ信号）に応じてアクセス時とスタンバイ
時とで制御する。本例では、図示のように、各メモリセ
ル列ごとに電流制御回路６が設けられているが、電流制
御回路６がＣＥ信号を用いる場合に限り、メモリセルア
レイ全体に電源電圧を供給する電源電圧供給線４の幹線
に電流制御回路６を一つ設ける構成でもよい。なお、電
流制御回路６は、メモリセルを流れる電流量を制御する
ものであるから、他の電源供給線、即ち共通電位供給線
（例えば、接地線ＧＮＤ）側に設けてもよいし、双方に
設けてもよい。

【００２３】本例の電流制御回路６は、電源電圧供給線
４の幹線から分岐した第１の分岐線４ａに直列に接続さ
れた高抵抗素子ＲＨ、第２の分岐線４ｂに直列に接続さ
れた低抵抗素子ＲＬ、およびメモリセル側の電源電圧供
給線の当該第１の分岐線４ａまたは第２の分岐線４ｂへ
の接続を制御するスイッチＳＷとから構成される。な
お、低抵抗素子ＲＬは省略できる。スイッチＳＷは、Ｃ
Ｅ信号またはＹ信号により制御され、チップ選択許可ま
たはメモリ列が選択されたアクセス時にメモリセル側の
電源電圧供給線を第２の分岐線４ｂ側に接続し、チップ
選択許可がされず又はメモリ列が非選択な非アクセス
時、即ちスタンバイ時にメモリセル側の電源電圧供給線
を第１の分岐線４ａ側に接続する。

【００２４】図４は、より具体的な電流制御回路構成を
示す図である。図４（ａ）の電流制御回路６は、図４
（ｂ）に示す構成で実現できる。図４（ｂ）の電流制御
回路６では、第２の分岐線４ｂに、低抵抗素子ではな
く、低抵抗素子とスイッチング素子とを兼ねる選択トラ
ンジスタＳＴを設け、選択トランジスタＳＴのソースが
高抵抗素子ＲＨの一方端と短絡されている。選択トラン
ジスタＳＴのゲートは、ＣＥ信号またはＹ信号により制
御され、アクセス時に当該選択トランジスタＳＴのオン
抵抗と高抵抗素子ＲＨの抵抗とが並列に接続された状態
となる。選択トランジスタＳＴのオン抵抗は高抵抗素子
ＲＨの抵抗より遥に小さいとすると、このとき当該抵抗
の並列値は選択トランジスタＳＴのオン抵抗に近い小さ
な値をとる。一方、スタンバイ時には、選択トランジス
タＳＴのソースとドレイン間がオープンとなるので、高
抵抗素子ＲＨの抵抗値のみにより決まる高い抵抗値が当
該電源電圧供給線に直列に接続された状態となる。

【００２５】以上のような電流制御回路６の働きによっ
て、アクセス時には従来と同様に選択メモリセルに電源
電圧Ｖ_CCが供給される一方で、スタンバイ時には高抵抗
素子ＲＨによって電源電圧Ｖ_CCによるセルへの供給電流
が流れ難い状態となる。したがって、先に記述したオフ
状態の薄膜トランジスタＴＦＴ２（又はＴＦＴ１）のピ
ンチオフ特性が悪い場合でも、スタンバイ電流を低減す
ることが可能となる。このことは、ランダムアクセスの
動作テスト時の不良（ギャロッピング不良）の低減を目
的として、更に薄膜トランジスタＴＦＴ１，ＴＦＴ２の
チャネルとなる配線層（図２の例では、ＴＦＴチャネル
配線１２０）の不純物濃度を高くできることを意味す
る。図３又は図４において高抵抗素子ＲＨの抵抗値を十
分に高くすると、ＴＦＴチャネル配線１２０の不純物濃
度が極めて高くなってもスタンバイ電流不良が規格値を
越えない、又は殆ど発生しない。この結果、従来から問
題となっていたＴＦＴチャネル配線１２０の不純物濃度
の最適範囲の特に高濃度側の制限を撤廃できる。このた
め、生産マージンを考慮して、ＴＦＴチャネル配線１２
０の不純物濃度を従来より高めに設定することによっ
て、ギャロッピング不良およびスタンバイ電流不良の発
生率を共にゼロ又は低いレベルにすることが可能とな
る。その結果、ウェハ製造工程で当該不純物濃度が多少
ばらついても、これにより歩留りが悪化することがな
く、高品質、低コストで製造しやすいＳＲＡＭ装置が実
現できる。

【００２６】

【発明の効果】本発明に係る半導体記憶装置によれば、
ランダムアクセス動作不良とスタンバイ電流不良のトレ
ードオフが存在することによってＴＦＴ負荷素子のチャ
ネルとなる配線の不純物濃度の最適範囲が狭いといった
従来の課題を、スタンバイ電流不良の発生を回路的に防
止することによって根本的に解決できる。すなわち、上
記不純物濃度の最適範囲をより高い方に拡大することに
よって、ランダムアクセス動作不良とスタンバイ電流不
良の発生率を双方ともゼロ又は低いレベルに低下させる
ことができる。このため、前記不純物濃度について前記
２つの不良の発生を防止するためのウェハ製造工程での
生産上のマージンが拡大して、当該２つの不良による生
産歩留りの低下を防止し、その結果、高品質、低コスト
で製造しやすい半導体記憶装置を実現することが可能と
なる。

【図面の簡単な説明】

【図１】本発明の実施形態に係るＴＦＴ負荷型ＳＲＡＭ
セルの回路図である。

【図２】図１のＴＦＴ負荷型ＳＲＡＭセルの構造例を示
す要部断面図である。

【図３】本発明の実施形態に係るＳＲＡＭ装置のメモリ
セルアレイおよびその周辺の構成を概略的に示す図であ
る。

【図４】電流制御回路の具体的構成例を示す図である。

【図５】従来のＳＲＡＭ装置において、ＴＦＴチャネル
部の不純物ドーピング濃度とギャロッピング不良及びス
タンバイ電流不良との関係を例示するグラフである。

【符号の説明】

１…ＳＲＡＭ装置（半導体記憶装置）、２…メモリセル
アレイ、４…電源電圧供給線、４ａ…第１の分岐線、４
ｂ…第２の分岐線、６…電流制御回路、Ｍ１１等…メモ
リセル、ＲＨ…高抵抗素子、ＲＬ…低抵抗素子、ＳＷ…
スイッチング素子、ＳＴ…選択トランジスタ。

Claims

【特許請求の範囲】

【請求項１】データ記憶を制御する駆動トランジスタと
薄膜トランジスタ型負荷素子とを、各メモリセル内で第
１及び第２の電源電圧供給線間に直列接続させてなる半
導体記憶装置であって、前記薄膜トランジスタ型負荷素子と前記駆動トランジス
タとに流す電流量を、アクセス時と待機時とで制御する
電流制御回路が前記第１又は第２の電源電圧供給線の少
なくとも何れかに接続されている半導体記憶装置。
【請求項２】前記電流制御回路は、電源電圧の供給路の
抵抗値をアクセス時と待機時とで切り換えて前記電流量
を制御する請求項１に記載の半導体記憶装置。
【請求項３】前記電流制御回路は、電源電圧供給線の２
つの分岐線のうち第１の分岐線に直列に接続された高抵
抗素子と、第２の分岐線に直列に接続された低抵抗素子と、電源電圧の供給路を第１又は第２の分岐線間で切り換え
るスイッチング素子とを有する請求項２に記載の半導体
記憶装置。
【請求項４】前記スイッチング素子はチップ選択許可信
号により制御され、電源電圧の供給路をアクセス時に前
記第２の分岐線に、待機時に前記第１の分岐線に切り換
える請求項３に記載の半導体記憶装置。
【請求項５】前記電流制御回路は、電源電圧供給線に直
列に接続された高抵抗素子と、当該高抵抗素子に並列に接続されたトランジスタとを有
する請求項２に記載の半導体記憶装置。
【請求項６】前記トランジスタのゲートにチップ選択許
可信号線が接続され、前記トランジスタは、チップ選択許可信号に応じてアク
セス時に導通し待機時に遮断することで、当該電流制御
回路内における電源電圧供給路の抵抗値をアクセス時に
主に当該トランジスタのオン抵抗で決まる低い値に、待
機時に前記高抵抗素子の抵抗値で決まる高い値に切り換
える請求項５に記載の半導体記憶装置。
【請求項７】複数の前記メモリセルを配置してなるメモ
リセルアレイを有し、前記電流制御回路は、列方向のセル間で共通な第１又は
第２の電源電圧供給線の何れかに接続されている請求項
１に記載の半導体記憶装置。
【請求項８】前記電流制御回路は、電源電圧供給線の２
つの分岐線のうち第１の分岐線に直列に接続された高抵
抗素子と、第２の分岐線に直列に接続された低抵抗素子と、列選択信号により制御され、電源電圧の供給路をアクセ
ス時に前記第２の分岐線に、待機時に前記第１の分岐線
に切り換えるスイッチング素子とを有する請求項７に記
載の半導体記憶装置。
【請求項９】前記電流制御回路は、電源電圧供給線に直
列に接続された高抵抗素子と、当該高抵抗素子に並列に接続され、ゲートに列選択信号
線が接続され、ゲートに入力される列選択信号に応じて
アクセス時に導通し待機時に遮断することで、当該電流
制御回路内における電源電圧供給路の抵抗値をアクセス
時に主にオン抵抗で決まる低い値に、待機時に前記高抵
抗素子の抵抗値で決まる高い値に切り換えるトランジス
タとを有する請求項７に記載の半導体記憶装置。
【請求項１０】複数の前記メモリセルを配置してなるメ
モリセルアレイを有し、前記薄膜トランジスタのチャネルとなる配線が多結晶シ
リコン又は非晶質シリコンから構成され、当該多結晶又は非晶質シリコンの抵抗値は、前記メモリ
セルアレイ全体でアクセス不良発生率が所定の基準を越
えない高い値に設定されている請求項１に記載の半導体
記憶装置。