KR101919057B1 - 반도체 메모리 장치 및 그 구동 방법 - Google Patents

반도체 메모리 장치 및 그 구동 방법 Download PDF

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

SRAM은 고속이고 저소비 전력의 메모리이지만, 휴대 기기 등에 사용하려면 더욱 저소비 전력화가 요구된다.
오프 저항이 매우 높은 트랜지스터를 기입 트랜지스터로 하고, 기입 트랜지스터의 드레인을 기입 비트선에, 소스를 CMOS 인버터의 입력에 접속하고, 판독 트랜지스터의 드레인을 판독 비트선에, 소스를 CMOS 인버터의 출력에 접속한 메모리 셀을 이용한다. 기입 트랜지스터의 소스에는 커패시터를 의도적으로 설치해도 좋지만, CMOS 인버터의 게이트 용량 혹은 CMOS 인버터의 정극이나 부극과의 사이의 기생 용량 등을 이용할 수도 있다. 데이터의 보유는 이들 커패시터에 축적된 전하에 의해 행할 수 있기 때문에, CMOS 인버터의 전원간의 전위차를 0으로 할 수 있다. 따라서, CMOS 인버터의 정부극 간을 흐르는 리크 전류가 없어져, 소비 전력을 저감할 수 있다.

Description

반도체 메모리 장치 및 그 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND DRIVING METHOD THEREOF}
본 발명은, 반도체를 이용한 메모리 장치에 관한 것이다.
2개의 인버터를 이용하여 메모리 셀을 형성하는 스태틱 랜덤 액세스 메모리(SRAM)는 고속으로 동작하기 때문에, CPU 내부 혹은 그것에 근접하는 부분에서, 프로그램이나 데이터의 일시적인 보존에 이용된다. 또한, 다이나믹 랜덤 액세스 메모리(DRAM)와 달리, 데이터의 보존에 있어서 리프레시가 불필요하기 때문에, 대기 시의 소비 전력이 적다는 특징을 가진다. 이 때문에, 휴대 기기에서의 데이터 보존용으로도 이용된다.
도 2(A)에 종래의 SRAM의 메모리 셀을 나타낸다. 메모리 셀은, 2개의 비트선(BL1과 BL2)과 1개의 워드선(WL)에 접속된다. 메모리 셀은 2개의 선택 트랜지스터(STr1과 STr2)와 2개의 인버터(INV1과 INV2)로 이루어진다. 선택 트랜지스터(STr1과 STr2)의 게이트는 워드선(WL)에, 드레인은 비트선(BL1과 BL2)에 접속된다.
또한, 선택 트랜지스터(STr1)의 소스는 INV1의 출력과 INV2의 입력에, 선택 트랜지스터(STr2)의 소스는 INV2의 출력과 INV1의 입력에 접속된다. 즉, 인버터(INV1)의 출력이 인버터(INV2)의 입력에, 인버터(INV2)의 출력이 인버터(INV1)의 입력에 접속된 것이 된다. 이와 같이 2개의 인버터가 접속된 것을 플립플롭 회로라고 한다.
인버터는 전력 절약을 위해 상보형이 이용된다. 상보형 인버터는 P형 트랜지스터의 게이트와 N형 트랜지스터의 게이트를 접속하고, 이것을 입력으로 한다. 또한, P형 트랜지스터의 드레인과 N형 트랜지스터의 드레인을 접속하고, 이것을 출력으로 한다. 또한, P형 트랜지스터의 소스(인버터의 정극(正極))를 고전위(VDD)로, N형 트랜지스터의 소스(인버터의 부극(負極))를 저전위(VSS)로 유지한다.
상보형 인버터의 정상적인 특성은 도 2(B)에 나타낸다. 여기서, N형 트랜지스터의 스레시홀드값을 Vth_N, P형 트랜지스터의 스레시홀드값을 Vth_P라고 한다. 입력의 전위(VIN)가 VSS와 (VSS＋Vth_N)의 사이라면, 출력의 전위(VOUT)는 전위(VDD)가 된다. 또한, 입력의 전위(VIN)가 (VDD－｜Vth_P｜)와 VDD의 사이라면, 출력의 전위(VOUT)는 전위(VSS)가 된다.
또한, 입력의 전위(VIN)가 (VSS＋Vth_N)과 (VDD－｜Vth_P｜)의 사이라면, P형 트랜지스터 및 N형 트랜지스터가 모두 온이지만, 그 저항비에 따라, 출력의 전위(VOUT)가 결정된다. P형 트랜지스터 및 N형 트랜지스터 모두가 온이기 때문에, 관통 전류라고 불리는 비교적 큰 전류가 인버터의 정극과 부극 사이에서 흐른다.
SRAM의 메모리 셀에 데이터를 기입할 때에는, 워드선(WL)에 적절한 전위를 부여하여, 선택 트랜지스터(STr1과 STr2)를 온으로 한 상태로, 비트선(BL1과 BL2)에 서로 역위상의 데이터에 따른 전위를 부여한다. 예를 들면, 비트선(BL1)에는 전위(VDD)를, 비트선(BL2)에는 전위(VSS)를 부여한다.
그러면, 인버터(INV1)의 출력은 전위(VSS)가 되고, 인버터(INV2)의 출력은 전위(VDD)가 된다. 이러한 출력은 각각의 인버터의 출력에 선택 트랜지스터(STr1 혹은 STr2)를 통하여 접속하는 비트선의 전위와 같다. 그리고, 이들 전위는 각각, 다른 한쪽의 인버터에 입력된다. 이와 같이 하여, 플립플롭 회로는 어느 일정한 안정 상태가 된다.
또한, 판독 시에는, 워드선(WL)에 적절한 전위를 부여하고, 선택 트랜지스터(STr1과 STr2)를 온으로 한 상태로, 비트선의 전위의 변화를 관측한다. 이 때, 선택 트랜지스터(STr1과 STr2)의 온 저항이 과잉으로 작으면 인버터의 출력 전위가 비트선의 전위의 영향을 받고, 그 결과, 플립플롭 회로의 안정성이 무너져 데이터가 소실될 우려가 있다.
따라서, 미리 비트선의 전위를 VDD와 VSS의 중간의 값으로 하고 나서, 선택 트랜지스터(STr1과 STr2)를 온으로 하거나, 선택 트랜지스터(STr1과 STr2)의 온 저항을 인버터 내부의 트랜지스터의 온 저항과 동일한 정도, 혹은 그 이상으로 함으로써 불안정성을 피하는 것이 행해진다.
그런데, 요즈음에는, 더욱 저소비 전력화를 위해 전위(VDD)와 전위(VSS)의 차를 작게 하는 것(저전압화)이 요구된다. 도 2(B)에 나타낸 인버터의 특성은, VDD－VSS＞Vth_N＋｜Vth_P｜일 때의 것이지만, 저전압화의 결과, VDD－VSS＜Vth_N＋｜Vth_P｜가 되면, 인버터의 특성은 도 2(C)에 실선으로 나타낸 바와 같이 된다.
여기서, 입력의 전위(VIN)가 VSS와 (VDD－｜Vth_P｜)의 사이라면, 출력의 전위(VOUT)는 전위(VDD)가 된다. 또한, 입력의 전위(VIN)가 (VSS＋Vth_N)와 VDD의 사이라면, 출력의 전위(VOUT)는 전위(VSS)가 된다.
또한, 입력의 전위(VIN)가 (VDD－｜Vth_P｜)와 (VSS＋Vth_N)의 사이라면, P형 트랜지스터 및 N형 트랜지스터 모두 오프이며, 그 저항비에 따라, 출력의 전위(VOUT)가 결정된다. 그러나, 어느 저항도 크기 때문에, 이 영역의 출력의 전위(VOUT)는 매우 불안정하고, 단시간에는 응답할 수 없다.
예를 들면, 외관상, 입력의 전위(VIN)가 (VDD－｜Vth_P｜)보다 조금 높아도 출력의 전위(VOUT)는 VDD에 매우 가까운 값이다. 이것은, P형 트랜지스터의 저항이 N형 트랜지스터의 저항보다 상대적으로 작기 때문이고, 어느 트랜지스터도 서브 스레시홀드 상태이다. 즉, 이 때의 P형 트랜지스터의 저항은 입력의 전위(VIN)가 (VDD－｜Vth_P｜)일 때의 수배 내지 수십배가 된다. 이 때문에, 인버터의 출력에 어떠한 부하가 접속되면, 출력 전위가 인버터의 입력과는 관계없이 급변동하는 일이 있다.
따라서, 안정적으로 출력이 VDD 혹은 VSS가 되는 입력의 전위(VIN)는 VSS와 (VDD－｜Vth_P｜)의 사이와 (VSS＋Vth_N)과 VDD의 사이로 한정된다. 예를 들면, VDD = ＋0.8 V, VSS = 0 V, Vth_P = －0.6 V, Vth_N = ＋0.6 V로 하면, 모두 0.2 V의 폭밖에 없다. 이것에 대하여, 도 2(B)에서는, VDD－VSS = 1.6 V이므로, 출력의 전위(VOUT)가 VDD 혹은 VSS가 되는 범위는 각각 0.6 V나 된다.
더하여, 트랜지스터의 미세화가 진행된 결과, 채널부의 불순물 농도의 통계적인 변동을 무시할 수 없게 되고, 트랜지스터의 스레시홀드값의 편차가 문제가 되고 있다(비특허문헌 1). 그 결과, 채널 길이가 0.1μm 이하의 트랜지스터를 사용하는 인버터의 특성도 편차가 크게 되어 있다. 따라서, 실제로 사용할 수 있는 입력의 전위(VIN)의 폭은 더욱 좁아져 있다.
예를 들면, Vth_P = －0.7 V, Vth_N = ＋0.7 V라면, 안정적으로 사용할 수 있는 입력의 전위(VIN)는 0 V로부터 ＋0.1 V까지와 ＋0.7 V로부터 ＋0.8 V까지의 각각 0.1 V의 폭밖에 없어진다.
또한, Vth_P = －0.7 V, Vth_N = ＋0.5 V라면, 안정적으로 사용할 수 있는 입력의 전위(VIN)는 0 V로부터 ＋0.1 V까지와 ＋0.5 V로부터 ＋0.8 V까지의 총 0.4 V의 폭이다. 그러나, 각각의 허용되는 폭이 다르기 때문에, 인버터의 출력을 다른 인버터의 입력으로 하는 플립플롭 회로에서는, 실질적으로는 허용되는 입력의 전위(VIN)는 0 V로부터 ＋0.1 V까지와 ＋0.7 V로부터 ＋0.8 V까지의 각각 0.1 V이다.
또한, 도 2(B) 및 도 2(C)에 나타낸 특성은, 정상적인 것이며, 메모리의 기입이나 판독에 사용하는 짧은 시간에서는 실제로 사용할 수 있는 입력의 전위(VIN)의 폭은 더욱 좁아진다.
또한, 저전압화를 위해, 인버터 중의 온으로 되어 있는 트랜지스터의 온 저항이 상승하여, 기입이나 판독의 속도가 저하된다는 문제도 있다. 이러한 문제를 회피하기 위해, 예를 들면, 인버터의 전원의 전위를 제어하는 방법이 제안되어 있다(예를 들면, 특허문헌 1). 이것은 기입 시에 인버터의 전원의 전위를 데이터에 따라 변경한다는 것이다.
또한, 데이터를 보유하고 있는 상태에 있어서는, 인버터를 흐르는 전류(인버터의 정극에서 부극으로 흐르는 전류)는, 오프로 되어 있는 트랜지스터의 저항에 의해 결정된다. 이 때의 오프 저항은 정상적인 스레시홀드값의 트랜지스터라면 1×1013 Ω 이상이기 때문에, 1개의 인버터의 리크 전류는 1×10－13 A 이하이지만, 예를 들면, 1G 비트의 메모리라면, 인버터는 20억개 이상이나 되므로, 2×10－4 A의 전류가 낭비되게 된다.
더하여, 미세화의 결과, 위에서 설명한 바와 같이 스레시홀드값의 편차가 증대하면, 인버터를 구성하는 트랜지스터 중에 오프 저항이 낮은 것이 증가한다. 스레시홀드값이 0.1 V 저하하면, 오프 저항은 1/30 정도로 저하되고, 리크 전류는 30배 정도 증가한다. 또한, 단채널 효과에 의해, 트랜지스터의 서브 스레시홀드값이 상승하고, 그 결과, 오프 저항이 저하하는 현상도 있다.
또한, 게이트 절연물을 박막화함으로써 단채널 효과나 불순물 농도의 통계적인 편차를 억제할 수 있지만, 과잉의 게이트 절연물의 박막화의 결과, 게이트와 채널간의 리크 전류가 증가하는 일도 있다.
즉, 고도로 집적화된 SRAM에서는, 1 비트당의 리크 전류가 이전의 것보다 증가하고, 또한, 집적화의 결과, 1개의 칩에 의해 많은 메모리 셀을 탑재한 SRAM에서는 데이터 보존에 더욱 다량의 리크 전류가 낭비된다. 그러나, 그러한 데이터 보존 시의 리크 전류를 삭감하는 것에 대하여는 어떤 유효한 방법이 제안되어 있지 않다.
미국 특허 공개 2007/0274124 미국 특허 공개 2011/0089417 미국 특허 공개 2011/0101332
본 발명의 하나는 데이터 보존 시의 소비 전력을 저감하는 반도체 메모리 장치를 제공하는 것을 과제로 한다. 또한, 본 발명의 하나는 판독 혹은 기입의 시간을 단축할 수 있는 반도체 메모리 장치를 제공하는 것을 과제로 한다. 또한, 본 발명의 하나는, 신규 구조의 메모리 장치 혹은 그 구동 방법을 제공하는 것을 과제로 한다. 특히 소비 전력을 저감할 수 있는 메모리 장치 혹은 메모리 장치의 구동 방법을 제공하는 것을 과제로 한다.
이하, 본 발명의 설명을 행하는데, 본 명세서에서 이용하는 용어에 대하여 간단하게 설명한다. 우선, 트랜지스터의 소스와 드레인에 대하여, 본 명세서에 있어서는, 한쪽을 드레인이라고 부를 때 다른 한쪽을 소스라고 한다. 즉, 전위의 고저에 따라 그것들을 구별하지 않는다. 따라서, 본 명세서에서, 소스로 되어 있는 부분을 드레인이라고 바꿔 읽을 수도 있다.
또한, 본 명세서에 있어서 「접속한다」라고 표현되는 경우에도, 현실의 회로에 있어서는, 물리적인 접속 부분이 없고, 단지 배선이 연장하고 있는 경우도 있다. 예를 들면, 절연 게이트형 전계 효과 트랜지스터(MISFET)의 회로에서는, 한 개의 배선이 복수의 MISFET의 게이트를 겸하고 있는 경우도 있다. 그 경우, 회로도에서는, 한 개의 배선으로부터 게이트에 몇 개의 분기가 생기도록 쓰여지는 일도 있다. 본 명세서에서는, 그러한 경우에도 「배선이 게이트에 접속한다」는 표현을 이용하는 일이 있다.
또한, 본 명세서에서는, 매트릭스에 있어서 특정의 행이나 열, 위치를 다루는 경우에는, 부호에 좌표를 나타내는 기호를 붙여, 예를 들면, 「기입 트랜지스터(WTr_n_m)」, 「비트선(BL_m)」, 「인버터(INV_n_m)」와 같이 표기하지만, 특별히, 행이나 열, 위치를 특정하지 않은 경우나 집합적으로 다루는 경우, 혹은 어느 위치에 있는지 분명한 경우에는, 「기입 트랜지스터(WTr)」, 「비트선(BL)」, 「인버터(INV)」, 혹은, 단지 「기입 트랜지스터」, 「비트선」, 「인버터」로 표기하는 일도 있다.
본 발명의 일양태는, 1 이상의 비트선과 1 이상의 기입 워드선과 1 이상의 판독 워드선과 1 이상의 메모리 셀을 가지는 반도체 메모리 장치이며, 메모리 셀은 기입 트랜지스터와 판독 트랜지스터 및 인버터를 가지고, 기입 트랜지스터의 최대의 저항은 1×1018 Ω 이상, 바람직하게는, 1×1024 Ω 이상이며, 기입 트랜지스터의 드레인은 비트선의 하나에 접속되고, 판독 트랜지스터의 드레인은 비트선의 하나 혹은 그 외의 비트선에 접속되고, 기입 트랜지스터의 소스는 인버터의 입력에 접속되고, 판독 트랜지스터의 소스는 인버터의 출력에 접속되고, 기입 트랜지스터의 게이트는 기입 워드선에 접속되고, 판독 트랜지스터의 게이트는 판독 워드선에 접속되는 것을 특징으로 한다.
또한, 본 발명의 일양태는, 상기의 구성을 가지는 반도체 메모리 장치에 있어서, 데이터를 기입한 후, 인버터의 정극과 인버터의 부극의 전위차를 0.1 V 이하, 바람직하게는 0.001 V 이하로 하는 것을 특징으로 하는 반도체 메모리 장치의 구동 방법이다.
또한, 본 발명의 일양태는, 상기의 구성을 가지는 반도체 메모리 장치에 있어서, 인버터의 입력에 부여되는 전위는, 인버터의 정극의 전위보다 높거나, 혹은, 인버터의 부극의 전위보다 낮은 것을 특징으로 하는 반도체 메모리 장치의 구동 방법이다.
상기에 있어서, 기입 트랜지스터의 소스에는 커패시터의 전극의 하나가 접속되어 있어도 좋다. 또한, 인버터는 상보형이어도 좋다. 판독 트랜지스터의 도전형은 기입 트랜지스터의 도전형과는 다른 것이어도 좋다. 또한, 판독 트랜지스터의 도전형은 P 채널형이어도 좋다.
또한, 기입 트랜지스터와 판독 트랜지스터는 다른 층에 설치되어 있어도 좋다. 또한, 기입 트랜지스터와 인버터를 구성하는 트랜지스터의 하나는 다른 층에 설치되어 있어도 좋다. 혹은, 인버터를 구성하는 트랜지스터의 하나와 인버터를 구성하는 다른 트랜지스터는 다른 층에 설치되어 있어도 좋다.
또한, 기입 트랜지스터의 반도체와 판독 트랜지스터의 반도체는 다른 종류이어도 좋다. 또한, 기입 트랜지스터의 반도체와 인버터를 구성하는 트랜지스터의 하나의 반도체는 다른 종류이어도 좋다. 혹은, 기입 트랜지스터의 반도체와 판독 트랜지스터의 반도체는 같은 종류이어도 좋다. 또한, 기입 트랜지스터의 반도체와 인버터를 구성하는 트랜지스터의 하나의 반도체는 같은 종류이어도 좋다.
상기의 구성의 어느 하나를 채용함으로써, 상기 과제의 적어도 하나를 해결할 수 있다. 도 1을 이용하여 본 발명의 효과의 예를 종래의 SRAM과 대비하여 설명한다. 도 1에 나타낸 회로는, 본 발명의 일양태의 기술 사상의 일부이다. 도 1에는, 제 n 행 제 m 열, 제 (n＋1) 행 제 m 열, 제 n 행 제 (m＋1) 열, 제 (n＋1) 행 제 (m＋1) 열까지의 4개의 메모리 셀이 도시되어 있고, 각 메모리 셀은 1개의 인버터(INV)와 기입 트랜지스터(WTr)와 판독 트랜지스터(RTr)를 가진다.
기입 트랜지스터(WTr)의 소스에는, 커패시터(C1)의 전극의 한쪽과 커패시터(C2)의 전극의 한쪽이 접속하고, 커패시터(C1)의 다른 한쪽의 전극은 인버터의 정극에, 커패시터(C2)의 다른 한쪽의 전극은 인버터의 부극에 접속한다. 또한, 커패시터(C1) 및 커패시터(C2)의 어느 한쪽, 혹은 쌍방은 의도적으로 형성하지 않아도 좋다.
또한, 기입 트랜지스터(WTr)의 소스에는, 인버터(INV)의 게이트 용량 및 그 외의 배선의 기생 용량도 더해진다. 커패시터(C1) 및 커패시터(C2)를 포함하는 그와 같은 용량(기생 용량을 포함함)은 1×10－16 F 이하, 바람직하게는 1×10－17 F 이하로 하면 좋다. 또한, 이하의 설명에서는, 그러한 용량을 총괄하여 기입 트랜지스터(WTr)의 소스에 접속하는 용량이라고 하고, 그러한 용량을 가지는 커패시터를 총괄하여 기입 트랜지스터(WTr)의 소스에 접속하는 커패시터라고 한다.
또한, 판독 트랜지스터(RTr)는 기입 트랜지스터(WTr)와 같은 도전형이어도 다른 도전형이어도 좋다. 예를 들면, 기입 트랜지스터(WTr), 판독 트랜지스터(RTr) 모두 N형으로 해도 좋고, 기입 트랜지스터(WTr)를 N형, 판독 트랜지스터(RTr)를 P형으로 해도 좋다.
기입 시에는, 기입 워드선(WWL)의 전위를 적절한 값으로 설정하여, 기입 트랜지스터(WTr)를 온으로 하고, 그 때에, 기입 비트선(WBL)의 전위를 데이터에 따른 것으로 함으로써, 기입 트랜지스터(WTr)의 소스 및 그것에 접속하는 커패시터의 전위는 기입 비트선(WBL)의 전위에 가까운 것이 된다.
다음에, 기입 워드선(WWL)을 적절한 전위로 함으로써, 기입 트랜지스터(WTr)를 저항이 매우 높은 상태로 한다. 즉, 기입 트랜지스터(WTr)의 저항을 1×1018 Ω 이상, 바람직하게는, 1×1024 Ω 이상으로 한다. 이 상태에서는, 기입 트랜지스터(WTr)의 소스의 전위는, 기입 트랜지스터(WTr)의 소스에 접속하는 용량과 기입 트랜지스터(WTr)의 저항에 의해 결정될 때 시정수에 의해 변동한다.
예를 들면, 기입 트랜지스터(WTr)의 저항을 1×1024 Ω, 기입 트랜지스터(WTr)의 소스에 접속하는 용량을 1×10－17 F로 한 경우에는, 시정수는 1×107초 = 115일이 된다. 즉, 기입 트랜지스터(WTr)의 소스의 전위는 10일간 경과해도 거의 변동하지 않는다는 것이다.
그러한 조건을 만족하는 기입 트랜지스터(WTr)의 반도체 재료로서는, 밴드 갭이 3 전자 볼트 이상이고, 도너 혹은 억셉터의 농도를 1×1012 cm－3 이하로 한 것을 이용하면 좋다. 예를 들면, 금속 원소와 산소의 화합물로, 인듐, 아연, 갈륨 중 어느 하나가 금속 원소 전체에 차지하는 비율이 20% 이상인 것을 이용하면 좋다.
종래의 SRAM에서는, 기입에 있어서, 특히, 스레시홀드값 편차가 큰 트랜지스터를 사용하는 경우에는, 플립플롭 회로가 안정적인 상태로 이행하기까지, (스레시홀드값 편차를 전제로 하지 않음) 이상적인 SRAM의 기입 시간보다 긴 시간을 필요로 한다.
한편, 도 1에 나타낸 반도체 메모리 장치에서는, 기입 시간은 기입 트랜지스터(WTr)의 소스의 전위를 필요한 값으로 할 때까지의 시간이며, 대체로, 기입 트랜지스터(WTr)의 온 저항과 기입 트랜지스터(WTr)의 소스에 접속하는 용량으로부터 얻어지는 시정수의 10배를 기준으로 하면 좋다. 인버터(INV)가 안정화하는 시간을 고려할 필요는 없다.
또한, 종래의 SRAM에서는 인버터의 출력을 다른 한쪽의 인버터의 입력으로 하기 때문에, 2개의 인버터의 특성이 일정한 범위 내에 없는 경우에는, 기입이 실패하는 일이 있지만, 도 1의 반도체 메모리 장치에서는, 인버터의 출력을 다른 인버터에 이용하는 일이 없기 때문에, 인버터의 특성의 편차가 있어도 기입 자체가 실패할 확률은 매우 낮다.
또한, 데이터를 보유할 때에는, 도 1에 나타낸 반도체 메모리 장치에서는, 인버터의 정극과 부극의 전위차를 0.1 V 이하, 바람직하게는 0.001 V 이하로 함으로써 인버터의 정극과 부극의 사이의 리크 전류를 극적으로 삭감할 수 있다. 종래의 SRAM에서는, 플립플롭 회로가 상태를 보유할 필요가 있기 때문에, 인버터의 정극과 부극의 전위차를 인버터를 구성하는 트랜지스터의 스레시홀드값(혹은 스레시홀드값의 절대값) 이하로 하는 것은 불가능하고, 만약, 그러한 상태가 된 경우에는 데이터가 소실되어 버린다.
트랜지스터의 스레시홀드값의 절대값을 저하시키면 인버터의 정극과 부극의 전위차를 저하할 수 있지만, 그 경우에는, 트랜지스터의 오프 전류가 증가하기 때문에, 데이터 보유 시의 소비 전력이 증대되어, 휴대전화 등의 모바일 기기에는 사용할 수 없다. 현실적으로는, 스레시홀드값의 편차 등을 고려하면, 인버터의 정극과 부극의 전위차를 0.8 V 이하로 하는 것은 불가능하다.
종래의 SRAM의 하나의 메모리 셀의 리크 전류(인버터의 정극과 부극과의 전위차를 0.8 V로 한 경우)는, 1×10－13 A 정도이지만, 도 1에 나타낸 반도체 메모리 장치의 하나의 메모리 셀의 리크 전류(인버터의 정극과 부극과의 전위차를 0.1 V로 한 경우)는, 그것보다 1자릿수 정도 작아지고, 인버터의 정극과 부극과의 전위차를 0.001 V로 한 경우에는 3자릿수 정도 작아진다. 인버터의 정극과 부극을 동전위로 한 이상적인 경우에는 리크 전류는 없어진다.
판독에 있어서는, 본 발명의 일양태는 효과가 현저하다. 예를 들면, 상술한 바와 같이, 종래의 SRAM에서는 판독에 있어서, 비트선의 전위가 플립플롭 회로에 영향을 주지 않도록 많은 제약이 부과되어 있었지만, 도 1에 나타낸 반도체 메모리 장치에서는, 판독 비트선(RBL)의 전위가 메모리 셀의 데이터 보유에 영향을 주는 일은 거의 없기 때문에, 그러한 제약의 대부분은 불필요하다.
예를 들면, 판독 트랜지스터는 온 저항을 가능한 한 작게 할 수 있다. 그것에 의해, 판독의 고속화가 가능하다. 또한, 비트선을 미리 일정한 전위로 해두는 것은 불필요하다. 비트선을 미리 일정한 전위로 하기 위해서는, 시간과 소비 전력이 필요하게 되므로, 그 조작을 불필요하게 한다면 판독의 고속화와 저소비 전력화를 실현할 수 있다.
또한, 도 1에 나타낸 반도체 메모리 장치는, 도면으로부터 분명히 알 수 있는 바와 같이, 1개의 메모리 셀에 4개의 트랜지스터를 가진다. 이 때문에 1개의 메모리 셀에 6개의 트랜지스터가 필요했던 종래의 SRAM보다 집적도를 높일 수 있다.
또한, 기입 트랜지스터(WTr)의 반도체 재료로서, 상술한 바와 같은 금속 원소와 산소의 화합물(산화물)을 이용하는 경우에는, 반도체층을 박막 상으로 형성할 수 있으므로, 메모리 셀을 구성하는 다른 트랜지스터에 중첩하여 입체적으로 배치하면, 메모리 셀의 점유 면적을 삭감할 수 있다. 물론, 기입 트랜지스터(WTr) 이외의 다른 트랜지스터의 반도체를 박막 상으로 형성하여, 입체 배치함으로써 집적도를 높여도 좋다.
또한, 반도체 재료로서 산화물을 이용한 트랜지스터(특히 오프 상태에서의 저항이 매우 큰 트랜지스터)와 그 이외의 반도체를 이용한 트랜지스터를 조합한 반도체 장치는, 특허문헌 2 혹은 특허문헌 3을 참조할 수 있다.
도 1은 본 발명의 반도체 메모리 장치의 예를 나타낸 도면이다.
도 2는 종래의 SRAM의 메모리 셀 및 인버터의 특성예를 나타낸 도면이다.
도 3은 본 발명의 반도체 메모리 장치의 구동 방법의 예를 설명한 도면이다.
도 4는 본 발명의 반도체 메모리 장치의 구동 방법의 예를 설명한 도면이다.
도 5는 본 발명의 반도체 메모리 장치의 예를 설명한 도면이다.
도 6은 본 발명의 반도체 메모리 장치의 구동 방법의 예를 설명한 도면이다.
도 7은 본 발명의 반도체 메모리 장치의 제작 공정의 예를 나타낸 도면이다.
도 8은 본 발명의 반도체 메모리 장치의 제작 공정의 예를 나타낸 도면이다.
도 9는 본 발명의 반도체 메모리 장치의 예를 설명한 도면이다.
이하, 실시형태에 대하여 도면을 참조하면서 설명한다. 단, 실시형태는 많은 다른 양태로 실시하는 것이 가능하고, 취지 및 그 범위로부터 벗어남이 없이 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은, 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 전위로서 이하에 구체적인 수치를 들었지만, 그것은, 본 발명의 기술 사상의 이해를 돕는 것을 목적으로 한 것이다. 말할 필요도 없이, 그들 값은 트랜지스터나 커패시터의 다양한 특성에 의해, 혹은 실시자의 사정에 따라 변경된다. 또한, 이하의 실시형태에 나타낸 반도체 메모리 장치는, 이하에 나타낸 방법 이외 방법에 따라서도, 데이터를 기입, 혹은 판독할 수 있다.
(실시형태 1)
본 실시형태에서는, 도 1에 나타낸 반도체 메모리 장치 및 그 동작의 예에 대하여, 도 3을 이용하여 설명한다. 본 실시형태의 반도체 장치는, 기입 워드선(WWL), 판독 워드선(RWL), 기입 워드선에 직교하는 기입 비트선(WBL), 판독 워드선에 직교하는 판독 비트선(RBL)과 메모리 셀을 가진다.
도 1에는, 제 n 행 제 m 열, 제 (n＋1) 행 제 m 열, 제 n 행 제 (m＋1) 열, 제 (n＋1) 행 제 (m＋1) 열까지의 4개의 메모리 셀과 그에 관련된 기입 워드선(WWL), 판독 워드선(RWL), 기입 비트선(WBL), 판독 비트선(RBL)을 나타낸다.
각 메모리 셀은 기입 트랜지스터(WTr)와 판독 트랜지스터(RTr)와 인버터(INV)와 커패시터(C1 및 C2)를 가진다. 커패시터(C1), 커패시터(C2)의 어느 한쪽, 혹은 쌍방은 의도적으로 설치하지 않아도 좋다.
기입 트랜지스터(WTr)의 드레인은 기입 비트선(WBL)에, 판독 트랜지스터(RTr)의 드레인은 판독 비트선(RBL)에 접속되고, 또한, 기입 트랜지스터(WTr)의 게이트는 기입 워드선(WWL)에, 판독 트랜지스터(RTr)의 게이트는 판독 워드선(RWL)에 접속된다. 또한, 기입 트랜지스터(WTr)의 소스는 인버터(INV)의 입력에, 판독 트랜지스터(RTr)의 소스는 인버터(INV)의 출력에 접속된다. 여기에서는 인버터로서 상보형 인버터를 이용한다.
또한, 기입 비트선(WBL)의 일단에는 데이터 입력용 단자(DATAIN)를 설치한다. 또한, 각 열에 열 인버터(INVC)를 설치하고, 판독 비트선(RBL)을 열 인버터(INVC)의 입력에 접속하고, 기입 비트선(WBL)을 열 인버터(INVC)의 출력에 접속해도 좋다. 그 경우는, 도 1에 나타낸 바와 같이, 기입 비트선(WBL)을 데이터 입력용 단자(DATAIN)에 접속할지, 열 인버터(INVC)에 접속할지 선택하는 스위치(SW)를 설치하면 좋다. 또한, 인버터의 출력은 데이터 출력용 단자(DATAOUT)에 접속해도 좋다.
판독 트랜지스터(RTr), 인버터를 구성하는 트랜지스터에는 다양한 반도체를 이용할 수 있다. 예를 들면, 이것들 모두를 동종의 반도체 재료로 하여도 좋다. 예를 들면, 단결정 규소 반도체 기판을 이용하여 이것들을 형성해도 좋다.
또한, 판독 트랜지스터(RTr)와 인버터를 구성하는 트랜지스터의 일부는 단결정 규소 반도체 기판을 이용하여 제작하고, 인버터를 구성하는 트랜지스터 외에는 박막의 반도체층을 이용하여 형성해도 좋다. 그 경우, 박막의 반도체층으로서는 단결정 규소 혹은 다결정 규소를 이용해도 좋고, 규소 이외의 반도체, 예를 들면, 산화물 반도체를 이용해도 좋다.
다결정 규소를 이용한 트랜지스터는 스레시홀드값의 편차가 크고, 플립플롭 회로를 가지는 종래의 SRAM의 메모리 셀에서는 사용하는 것이 곤란했지만, 본 실시형태에서는, 메모리 셀은 플립플롭 회로를 가지지 않고, 인버터(INV)를 구성하는 트랜지스터는 다소의 스레시홀드값의 편차가 있어도 좋기 때문에, 다결정 규소를 이용한 트랜지스터를 메모리 셀에 사용해도 좋다.
또한, 기입 트랜지스터(WTr)에 이용하는 반도체는, 오프 시의 저항이 1×1018 Ω 이상, 바람직하게는, 1×1024 Ω 이상으로 할 수 있는 것을 이용한다. 예를 들면, 밴드 갭이 3 전자 볼트 이상이고, 도너 혹은 억셉터의 농도를 1×1012 cm－3 이하로 한 것을 이용하면 좋다. 예를 들면, 금속 원소와 산소의 화합물로, 인듐, 아연, 갈륨 중 어느 하나가 금속 원소 전체에 차지하는 비율이 20% 이상인 것을 이용하면 좋다.
도 1에 나타낸 반도체 메모리 장치에서는, 1행당의 배선수(기입 워드선(WWL)과 판독 워드선(RWL)의 수)가, 종래의 SRAM보다 하나 많다. 그러나, 기입 트랜지스터(WTr)를 다른 트랜지스터와 다른 층에 형성하는 경우에는, 기입 워드선(WWL)을 판독 워드선(RWL)과 다른 층에 형성할 수 있으므로, 배선수의 증가가 집적도의 저하로 연결되는 일은 없다.
도 1의 반도체 메모리 장치의 동작에 대하여 도 3을 이용하여 설명한다. 또한, 본 명세서의 동작을 나타내는 회로도에서는, 오프 상태인 트랜지스터에는, 트랜지스터 기호에 ×표를 덛붙이고, 또한, 온 상태인 트랜지스터에는, 트랜지스터 기호에 ○표를 덛붙여 표기한다. 여기에서는, N형 트랜지스터의 스레시홀드값을 ＋0.6 V, P형 트랜지스터의 스레시홀드값을 ―0.6 V로 한다.
먼저 기입에 대하여 설명한다. 판독 트랜지스터(RTr)의 게이트(즉, 판독 워드선(RWL))의 전위는 기입의 과정을 통하여 0 V로 한다. 또한, 여기에서는 인버터(INV)의 정극의 전위를 ＋0.8 V, 부극을 0 V로 하였지만, 동전위(모두 0 V)로 해도 좋다. 이렇게 하면 소비 전력을 삭감하는데 있어서 효과적이지만, 판독 시에, 인버터의 입력의 전위가 변동하는 것을 고려할 필요가 있다. 또한, 기입 시에는 기입 트랜지스터(WTr)의 게이트(즉, 기입 워드선(WWL))의 전위는 ＋2 V로 한다.
여기서, 데이터 "1"을 기입하는 경우를 설명한다. 그것을 위해서는 기입 비트선(WBL)의 전위를 ＋0.8 V로 한다. 기입 트랜지스터의 소스에 접속하는 커패시터(커패시터(C1), 커패시터(C2) 등)는 이 전위로 충전된다(도 3(A) 참조).
그 후, 기입 트랜지스터(WTr)의 게이트의 전위를 ―2 V로 하고, 기입 트랜지스터(WTr)의 저항을 1×1018 Ω 이상, 바람직하게는, 1×1024 Ω 이상으로 한다. 그 결과, 기입 트랜지스터(WTr)의 소스에 접속하는 커패시터에 축적된 전하는 매우 장시간에 걸쳐 보유된다(도 3(B) 참조). 이상으로 기입이 종료한다.
또한, 이 때, 인버터의 정극과 부극의 전위를 동전위(여기에서는 ＋0.8 V)로 하면 소비 전력을 삭감할 수 있다. 또한, 기입 트랜지스터의 소스에 접속하는 커패시터가 인버터(INV)의 정극이나 부극과의 사이에 형성되어 있기 때문에, 정극이나 부극의 전위가 변동함으로써, 기입 트랜지스터(WTr)의 소스의 전위가 변동한다. 즉, 정극이나 부극의 전위가 저하되면 기입 트랜지스터(WTr)의 소스의 전위가 저하되고, 특히, 기입된 전위가 낮은 경우에는, 기입 트랜지스터(WTr)의 저항이 저하될 우려가 있다.
따라서, 기입 종료 후에는, 인버터(INV)의 정극 혹은 부극의 전위를 상승시킨 후, 동전위로 하는 것이 바람직하다. 상기의 예에서는, 부극의 전위를 0 V에서 ＋0.8 V로 상승시키고, 정극과 부극을 동전위로 했다. 이와 같이 함으로써 기입 트랜지스터(WTr)의 저항을 높게 유지할 수 있다.
통상의 퍼스널 컴퓨터를 사용하는 경우(연속 기동 시간이 수시간 내지 수일)라면, 기입 트랜지스터의 소스에 접속하는 커패시터로부터 전하가 소실되는 것에 의한 데이터의 상실은 고려하지 않아도 좋다. 또한, 휴대전화 등과 같이 연속 기동 시간이 수개월이나 수년에 이르는 것에서는 적절히, 데이터의 리프레시를 행하면 좋다.
또한, 예를 들면, 기입 트랜지스터(WTr)의 저항을 1×1026 Ω 이상으로 하면, 10년 이상에 걸쳐서, 데이터를 보유할 수 있다. 밴드 갭이 3 전자 볼트 이상의 진성 반도체에서는, 실온에서의 열 여기 캐리어 농도는 1×10－7 cm－3 정도이기 때문에, 저항의 상한은 1×1030 Ω 이상이라고 산출된다. 즉, 도너 농도를 저감함으로써, 실질적으로 영구히 데이터를 보유할 수 있다.
다음에, 데이터 "0"을 기입하는 경우를 설명한다. 그것을 위해서는 기입 트랜지스터(WTr)의 게이트의 전위를 ＋2 V로 한 상태에서, 기입 비트선(WBL)의 전위를 ―0.4 V로 한다. 기입 트랜지스터의 소스에 접속하는 커패시터(커패시터(C1), 커패시터(C2) 등)는 이 전위로 충전된다(도 3(C) 참조). 그 후, 기입 트랜지스터(WTr)의 게이트의 전위를 ―2 V로 한다(도 3(D) 참조). 이상으로 기입이 종료된다.
데이터를 보유하는 과정에서는, 기입 트랜지스터(WTr)의 게이트의 전위를 ―2 V로 유지하면 좋다. 기입 트랜지스터(WTr)의 게이트의 전위를 일정한 전위로 유지하는 것에 대해서는, 실질적으로 전력을 소비하지 않는다. 또한, 인버터(INV)의 정극과 부극을 동전위로 함으로써 소비 전력을 저감할 수 있다.
데이터를 판독하는 과정에서는, 인버터(INV)의 정극의 전위를 ＋0.8 V, 부극의 전위를 0 V로 한다. 이 때, 데이터 "1"이 기억되어 있으면, 인버터(INV)의 N형 트랜지스터가 온이 되고, P형 트랜지스터가 오프가 된다. 그 결과, 판독 비트선(RBL)의 전위는 0 V가 된다(도 3(E) 참조). 반대로 데이터 "0"이 기억되어 있으면, 인버터(INV)의 P형 트랜지스터가 온이 되고, N형 트랜지스터가 오프가 된다. 그 결과, 판독 비트선(RBL)의 전위는 ＋0.8 V가 된다(도 3(F) 참조).
또한, 판독 트랜지스터의 게이트의 전위를 ＋2 V로 함으로써, 보다 짧은 시간에 판독을 행할 수 있다. 예를 들면, 판독 비트선(RBL)의 전위가 0 V이고, 메모리 셀에 데이터 "0"이 기억되어 있었을 경우를 생각해 보기로 한다.
인버터(INV)에서는, P형 트랜지스터가 온으로 되어 있고, 인버터의 출력은 ＋0.8 V이다. 한편, P형 트랜지스터의 게이트의 전위는 ―0.4 V이고, 소스(인버터(INV)의 부극)의 전위는 ＋0.8 V이다. 여기서, 실효적인 게이트 전압을({게이트-소스 간의 전위차}―{스레시홀드값})/k 라고 정의한다. 정수 k는 N형 트랜지스터에서는 1, P형 트랜지스터에서는 ―3이며, 이것은 단결정 규소에서는 정공의 이동도는 전자의 이동의 대략 1/3인 사실을 반영한다. 실효 게이트 전압은 다른 도전형의 트랜지스터를 비교하는 경우에 편리하다. 실효 전압이 높을 수록 트랜지스터의 저항은 낮고, P형 트랜지스터의 실효 전압이 N형 트랜지스터의 것과 같다면, P형 트랜지스터의 저항은 N형 트랜지스터의 저항과 거의 같다. 상기의 P형 트랜지스터의 실효적인 게이트 전압은 ＋0.2 V이다.
한편, 판독 트랜지스터(RTr)의 게이트의 전위를 ＋2 V로 한 경우에는, 그 실효적인 게이트 전압은 ＋1.4 V이다. 이와 같이 2개의 트랜지스터의 실효적인 게이트 전압이 크게 다르다는 것은 저항이 크게 다른 것을 의미하고, 구체적으로는, 인버터(INV)의 P형 트랜지스터의 저항은 판독 트랜지스터(RTr)의 약 7배이다.
이와 같이 큰 저항차가 있으면, 판독 트랜지스터(RTr)가 온이 된 순간에, 일시적이지만 인버터(INV)의 출력의 전위가 ＋0.8 V에서 0 V를 향하여 크게 저하된다. 이와 같이 일시적이라고 하더라도, 출력의 전위가 저하되면, 출력을 다른 인버터의 입력으로 하는 플립플롭 회로에서는 회로가 불안정화되어, 상태가 반전하게 될 가능성이 있다.
따라서, 메모리 셀에 플립플롭 회로를 사용한 종래의 SRAM에서는 회로의 불안정화를 회피하기 위해, 비트선에 인버터의 정극의 전위와 부극의 전위의 중간의 전위를 미리 부여해 두거나, 선택 트랜지스터의 온 저항이 인버터(INV)의 P형 트랜지스터의 온 저항보다 커지지 않게 하는 등의 조치가 취해진다.
이것에 대하여, 도 1에 나타낸 반도체 메모리 장치에서는, 메모리 셀에 플립플롭 회로를 사용하지 않기 때문에 인버터의 출력 전위가 저하되어도 회로가 불안정화되는 일은 없다. 오히려, 판독 트랜지스터(RTr)의 온 저항을 가능한 한 저감할 수 있으므로, 판독 비트선(RBL)의 전위를 종래의 SRAM보다 빨리 소정의 값(즉, 인버터의 출력의 전위)으로 할 수 있다.
도 3(F)로부터 명확히 알 수 있는 바와 같이, 판독에 있어서는, 인버터(INV)의 P형 트랜지스터와 판독 트랜지스터(RTr)가 직렬로 접속되어 있지만, 판독 트랜지스터(RTr)의 저항은 인버터(INV)의 P형 트랜지스터의 1/7이므로, 이 회로의 저항은 거의 인버터(INV)의 P형 트랜지스터의 저항으로 결정된다.
한편, 도 2(A)에 나타낸 종래의 SRAM의 메모리 셀에서도 마찬가지의 회로 구성(우측의 인버터(INV2)의 P형 트랜지스터와 선택 트랜지스터(STr2)의 직렬 회로)이 있다. 인버터(INV2)의 P형 트랜지스터의 저항은 도 3(F)와 같다고 가정하더라도, 회로의 불안정화를 피할 목적으로, 선택 트랜지스터(STr2)의 저항을 인버터(INV2)의 P형 트랜지스터의 저항과 같게 하기 때문에, 이 회로의 저항은 인버터(INV2)의 P형 트랜지스터의 저항의 2배가 된다.
즉, 본 실시형태의 반도체 메모리 장치에서는, 종래의 SRAM의 대략 반(정확하게는, (1＋1/7)/2 = 0.57)의 시간에 판독을 행할 수 있다.
또한, 상기의 논의에서는, 종래의 SRAM의 메모리 셀(도 2(A) 참조)의 인버터(INV2)의 P형 트랜지스터의 실효적인 게이트 전압을 ＋0.2 V로 했지만, 그것을 위해서는, 인버터(INV2)의 정극과 부극의 전위차를 1.2 V로 할 필요가 있다. 이것에 대하여, 본 실시형태의 메모리 장치에서는, 인버터(INV)의 정극과 부극의 전위차는 0.8 V이면 좋다(도 3 참조).
본 실시형태에서는, 데이터 "1"일 때는 기입 비트선(WBL)의 전위를 0.8 V로 했지만, 데이터 "0"일 때는 기입 비트선(WBL)의 전위를 ―0.4 V로 했다. 이와 같이 하면, 인버터(INV)의 N형 트랜지스터의 실효적인 게이트 전압은 ＋0.2 V이며, P형 트랜지스터의 실효적인 게이트 전압도 ＋0.2 V가 된다.
또한, 본 실시형태에서는, 데이터 보존 시에, 인버터(INV)의 정극과 부극을 동전위로 했다. 이러한 사용 방법에 있어서는, 인버터(INV)의 정극과 부극간의 리크 전류가 많아도 소비 전력은 거의 증대하지 않는다.
따라서, 인버터를 구성하는 트랜지스터의 스레시홀드값의 절대값을 가능한 한 낮게 함으로써, 트랜지스터의 전류 구동 능력을 높여도 좋다. 예를 들면, 상기의 인버터를 구성하는 트랜지스터의 스레시홀드값을 N형 트랜지스터는 ＋0.6 V, P형 트랜지스터는 ―0.6 V로 했지만, 이것을 각각 ＋0.3 V, －0.3 V로 하면 동작 속도는 50% 증가한다.
그 경우, 인버터의 정극과 부극 사이의 리크 전류는 10000배로 증가하게 된다. 그러나, 데이터의 기입이나 판독보다 데이터 보존의 기간(대기 시간)이 압도적으로 긴 용도(예를 들면, 휴대전화 등)에서는, 그 기간에 있어서, 인버터의 정극과 부극을 동전위로 할 수 있으므로, 그와 같은 리크 전류에 의한 소비 전력의 증대는 무시할 수 있다.
그런데, 종래의 SRAM에서는, 상기와 같이, 인버터의 N 채널형 트랜지스터와 P 채널형 트랜지스터에서, 실효적인 게이트 전압이 다르기 때문에, 그들의 온 상태에서의 전류를 동레벨로 하기 위해, P 채널형 트랜지스터의 채널폭을 N 채널형 트랜지스터의 것의 약 3배로 하는 것이 일반적이었다. 그러나, 이것은 메모리 셀의 점유 면적이 증대하는 것을 의미한다.
이것에 대하여, 본 실시형태의 반도체 메모리 장치의 인버터에서는, 상기와 같이 N 채널형 트랜지스터와 P 채널형 트랜지스터에서, 실효적인 게이트 전압을 동등하게 함으로써, 온 상태에서의 전류를 동레벨로 할 수 있다. 따라서, 종래의 SRAM과 같이 P 채널형 트랜지스터의 채널폭을 N 채널형 트랜지스터의 것보다 현저하게 크게 할 필요는 없고, 메모리 셀의 면적을 억제할 수 있어, 집적화에 유리하다.
예를 들면, 본 실시형태의 반도체 메모리 장치의 인버터는 P 채널형 트랜지스터의 채널폭을 N 채널형 트랜지스터의 것의 0.5배 이상 2배 이하로 할 수 있다. 혹은, P 채널형 트랜지스터의 채널폭을 N 채널형 트랜지스터의 것과 같이 되도록 설계할 수도 있다. 혹은, P 채널형 트랜지스터의 채널폭을 최소 선폭으로 가공할 수도 있다.
또한, 종래의 SRAM에서는 선택 트랜지스터도 충분한 오프 저항이 없으면 데이터 보존 시에 리크 전류가 발생한다. 즉, P형 트랜지스터가 온으로 되어 있는 메모리 셀로부터 N형 트랜지스터가 온으로 되어 있는 메모리 셀에, 비트선과 각각의 비트선에 접속하는 선택 트랜지스터를 통하여 리크 전류가 흐른다.
그러나, 본 실시형태에서는, 데이터 보존 기간에 인버터(INV)의 정극과 부극을 동전위로 함으로써, 그러한 리크 전류의 발생을 회피할 수 있다. 따라서, 판독 트랜지스터(RTr)의 스레시홀드값의 절대값을 가능한 한 낮게 함으로써, 판독 트랜지스터(RTr)의 전류 구동 능력을 높여도 좋다.
또한, 본 실시형태에 나타낸 반도체 메모리 장치의 구동 방법은 단채널 효과나 불순물의 통계적 변동 등의 결과, 오프 전류가 증가한 트랜지스터나, 스레시홀드값의 편차가 커진 트랜지스터를 이용하여 인버터(INV) 혹은 판독 트랜지스터(RTr)를 구성해도 데이터의 기입이나 판독에 거의 문제를 일으키지 않고, 데이터 보존 시도 소비 전력을 낮게 유지할 수 있다.
상기의 예에서는, 기입시와 판독시만 인버터(INV)의 정극과 부극간에 전위차 0.8 V가 생기도록 했다. 그러나, 기입·판독과 데이터 보존 시마다 빈번하게 인버터(INV)의 정극과 부극간에 상기 전위차를 변동시키는 구동 방법에서는, 상시 인버터(INV)의 정극과 부극간에 상기 전위차를 발생시켜 두는 경우 이상으로 소비 전력이 증가할 우려도 있다.
따라서, 짧은 간격(예를 들면, 1μ초 이하)으로 판독과 보존, 혹은 기입과 보존을 행하는 경우에는, 인버터(INV)의 정극과 부극간에 항상 상기 전위차를 발생시켜 두면 좋다. 혹은, 기입 혹은 판독 종료 후, 잠깐 동안(예를 들면, 1μ초 이하)은 인버터(INV)의 정극과 부극간에 상기 전위차를 유지하면서, 보존을 행하고, 그 후, 전위차를 0으로 하도록 해도 좋다.
또한, 상기의 예에서는, 기입 및 판독시의 인버터(INV)의 정극과 부극간의 전위차를 0.8 V로 했지만, 전위차는 그 이외의 값으로 해도 좋다. 일반적으로, 전위차를 크게 하면 전류 구동 능력이 증가하므로 기입이나 판독의 고속화에 바람직하다. 그러나, 전위차가 커지면, 그 만큼, 리크 전류도 커지므로 기입이나 판독시의 소비 전력은 커진다.
본 실시형태에 나타낸 구동 방법에서는, 인버터의 정극과 부극간의 리크 전류는 기입시 및 판독시뿐이지만, 그들 기간이, 다른 기간(주로 데이터 보유 기간)에 비해 충분히 짧은 경우(바람직하게는, 1만분의 1 이하가 되는 경우)에는, 소비 전력이 과잉으로 증대하는 일은 없다.
(실시형태 2)
본 실시형태를 도 1 및 도 4를 이용하여 설명한다. 실시형태 1에 설명한 기입 방법에서는, 기입을 행할 때에, 기입 워드선(WWL)을 조작하여 기입 트랜지스터(WTr)를 온으로 하기 때문에, 1개의 기입 워드선(WWL)에 접속하는 모든 기입 트랜지스터(WTr)가 온이 되고, 그 결과, 그 행의 모든 기입 트랜지스터(WTr)의 소스에 접속하는 커패시터에 축적되어 있던 전하가 소실되게 된다.
본 실시형태에서는, 기입 워드선(WWL)에 접속하는 메모리 셀 중, 데이터의 다시쓰기가 필요한 열만 데이터를 다시쓰기하고, 그 외의 열에서는 그때까지 보존되어 있던 데이터와 같은 데이터를 자동적으로 기입하는 방법에 대하여 설명한다.
도 4에 그 예를 나타낸다. 여기에서는, 인버터(INV)의 정극의 전위를 ＋0.8 V, 부극의 전위를 0 V로 한다. 도 4(A)에 나타낸 바와 같이, 제 n 행 제 m 열의 메모리 셀에서는 인버터(INV_n_m)의 입력은 ―0.4 V이며, 제 n 행 제 (m＋1) 열의 메모리 셀에서는 인버터(INV_n_m＋1)의 입력은 ＋0.8 V이다. 즉, 제 n 행 제 m 열의 메모리 셀에는 데이터 "0"이 기억되어 있고, 제 n 행 제 (m＋1) 열의 메모리 셀에는 데이터 "1"이 기억되어 있다.
다음에, 제 n 행 제 (m＋1) 열의 메모리 셀의 데이터를 데이터 "0"으로 다시쓰고, 제 n 행 제 m 열의 메모리 셀의 데이터는 데이터 "0"인 채로 하는 것을 생각할 수 있다. 따라서, 데이터를 다시쓰지 않은 제 m 열에서는, 도 4(B)에 나타낸 바와 같이 열 인버터(INVC_m)의 정극의 전위를 ＋0.8 V, 부극의 전위를 ―0.4 V로 하고, 또한, 스위치(SW_m)에서 기입 비트선(WBL_m)을 열 인버터(INVC_m)에 접속하도록 설정한다.
한편, 데이터를 다시쓰는 제 (m＋1) 열에서는, 스위치(SW_m＋1)는 데이터 입력용 단자(DATAIN_m＋1)에 접속하도록 한다. 열 인버터(INVC_m＋1)의 정극과 부극의 전위는 모두 동전위(예를 들면, 0 V)로 해 두면 소비 전력을 저감할 수 있다. 한편, 데이터 입력용 단자(DATAIN_m＋1)의 전위는 다시쓰는 데이터에 따른 전위(여기에서는 ―0.4 V)로 한다.
그리고, 판독 워드선(RWL_n)의 전위를 ＋2 V로 하고, 판독 트랜지스터(RTr_n_m) 및 판독 트랜지스터(RTr_n_m＋1)를 온으로 한다. 그러면, 판독 비트선(RBL_m)을 통하여, 제 n 행 제 m 열의 메모리 셀의 인버터(INV_n_m)의 출력 전위(＋0.8 V)가 열 인버터(INVC_m)에 입력되고, 열 인버터(INVC_m)로부터는 ―0.4 V의 전위가 출력된다.
기입 비트선(WBL_m)은 스위치(SW_m)를 통하여, 열 인버터(INVC_m)의 출력과 접속되어 있으므로, 기입 비트선(WBL_m)의 전위는 ―0.4 V가 된다.
또한, 기입 비트선(WBL_m＋1)은 스위치(SW_m＋1)를 통하여, 데이터 입력용 단자(DATAIN_m＋1)와 접속되어 있으므로, 기입 비트선(WBL_m＋1)의 전위도 ―0.4 V가 된다.
그 후, 기입 워드선(WWL_n)의 전위를 ＋2 V로 하고, 기입 트랜지스터(WTr_n_m) 및 기입 트랜지스터(WTr_n_m＋1)을 온으로 한다. 이 때, 소비 전력을 낮추기 위해, 판독 워드선(RWL_n)의 전위를 0 V로 해도 좋다. 이상과 같이 하여, 각 기입 트랜지스터(WTr)의 소스에 접속하는 커패시터를 기입 비트선의 전위로 충전한다.
이상의 조작에 의해, 제 n 행 제 m 열의 메모리 셀의 데이터는 데이터 "0"으로 한 채(정확하게는, 원래의 데이터와 같은 데이터가 재차 기입됨)이고, 제 n 행 제 (m＋1) 열의 메모리 셀의 데이터는 "1"에서 "0"으로 다시쓸 수 있다.
여기서, 열 인버터(INVC)의 동작에 대하여 설명한다. 열 인버터(INVC)에 입력되는 전위는 ＋0.8 V나 0 V의 어느 하나이며, 전자의 경우는 N형 트랜지스터가 온이 되고, 후자의 경우는 P형 트랜지스터가 온이 된다.
그러나, 실효적인 게이트 전압이, 전자의 경우는 ＋0.6 V( = 입력 전위(＋0.8 V)－열 인버터의 부극의 전위(－0.4 V)－N형 트랜지스터의 스레시홀드값(＋0.6 V))인데 대하여, 후자의 경우는 ＋0.07 V( = (입력 전위(0 V)－열 인버터의 정극의 전위(＋0.8 V)－P형 트랜지스터의 스레시홀드값(－0.6 V))/(－3))이고, 채널폭이 같은 경우, P형 트랜지스터의 온 저항이 약 10배 커진다.
따라서, 보다 고속으로 응답을 행할 수 있도록, 열 인버터(INVC)의 P형 트랜지스터의 채널폭을 상응하게 확대하고, P형 트랜지스터의 온 저항을 낮추면 좋다. 메모리 셀 내의 인버터와 달리, 열 인버터(INVC)는 열 드라이버 내에 설치되고, 수도 한정되므로 반도체 메모리 장치의 칩 면적을 그만큼 확대할 필요는 없다.
(실시형태 3)
본 실시형태에서는, 도 1에 나타낸 반도체 메모리 장치의 변형예를 도 5를 이용하여 설명한다. 도 5(A)에 나타낸 메모리 셀은, 판독 비트선을 인접하는 메모리 셀의 기입 비트선으로 대용하는 것이다. 즉, 비트선(BL_m＋1)은 제 n 행 제 m 열의 메모리 셀의 판독 비트선이며, 또한, 제 n 행 제 (m＋1) 열의 메모리 셀의 기입 비트선이기도 하다.
도 5(B)에 나타낸 메모리 셀은, 판독 비트선을 같은 메모리 셀의 기입 비트선으로 대용하는 것이다. 즉, 비트선(BL_m)은 제 n 행 제 m 열의 메모리 셀의 판독 비트선이며, 같은 메모리 셀의 기입 비트선이기도 하다.
도 5(C)에 나타낸 메모리 셀은, 인버터를 상보형이 아니고, 저항 부하형의 것으로 한 예이다. 즉, 도 1의 제 n 행 제 m 열의 메모리 셀의 인버터(INV_n_m)의 P형 트랜지스터 대신에 저항(R)을 이용한다. 저항(R)은 박막으로 형성할 수 있으므로 저항(R)을 다른 트랜지스터 등의 위에 적층하여 집적도를 높일 수 있다.
저항 부하형의 인버터는 정극과 부극간의 리크 전류가 상보형 인버터보다 커지는 경우가 있지만, 실시형태 1에 나타낸 바와 같이, 데이터 보존 시에, 인버터의 정극과 부극을 동전위로 하면, 리크 전류는 없어지므로, 데이터 보존 시로 한정하면, 상보형이어도 저항 부하형이어도 소비 전력은 같아진다. 단, 판독 시에는, 저항 부하형 인버터의 동작 속도는 상보형보다 늦어지고, 또한, 소비 전력도 상보형보다 커진다.
도 5(C)에서는, 도 1의 인버터(INV_n_m)의 P형 트랜지스터 대신에 저항(R)을 이용하는 예이지만, N형 트랜지스터 대신에 저항을 이용해도 좋다. 또한, 저항 대신에 다이오드(다이오드 접속한 트랜지스터를 포함함) 혹은 디프레션형 트랜지스터를 이용해도 좋다.
도 5(A)에 나타낸 메모리 셀에 있어서도, 실시형태 2에 나타낸 바와 같이, 어느 행의 지정한 메모리 셀만을 다시쓰고, 그 이외의 메모리 셀은 보유되어 있던 데이터를 그대로 보유할 수 있다.
예를 들면, 당초, 도 5(A)의 제 n 행 제 m 열의 메모리 셀에는 데이터 "0"이 기억되어 있고, 제 n 행 제 (m＋1) 열의 메모리 셀에는 데이터 "1"이 기억되어 있었다고 하자. 그리고, 제 n 행 제 (m＋1) 열의 메모리 셀의 데이터만을 데이터 "0"으로 다시쓰는 경우를 생각해 보기로 한다.
그와 같은 조작을 행하려면, 도 6(A)에 나타낸 바와 같이, 비트선(BL_m, BL_m＋1, BL_m＋2)의 일단에 스위치(SW_m, SW_m＋1, SW_m＋2)를 설치한다. 여기에 나타낸 스위치(SW)는 트랜지스터나 다이오드 등을 이용하여 구성하면 좋다. 또한, 이 스위치는 회로 구성을 이해하기 위한 추상적인 표현이며, 현실의 회로 구성과는 다를 수도 있다.
예를 들면, 스위치(SW_m＋1)의 단자의 하나는 열 인버터(INVC_m)의 입력에, 다른 하나는 열 인버터(INVC_m＋1)의 출력에, 나머지 하나는 데이터 입출력용 단자(DATA_m＋1)에 접속하는 구성으로 한다.
기입에 앞서 데이터의 판독을 행한다. 이 과정에서는, 기억되어 있던 데이터를 일시 보존하기 위해, 각 스위치(SW)는 비트선(BL)과 전열의 열 인버터(INVC)의 입력을 접속하는 구성으로 한다(도 6(A) 참조).
그리고, 메모리 셀의 인버터(INV)의 정극의 전위를 ＋0.8 V, 부극의 전위를 0 V로 하고, 판독 워드선(RWL_n)의 전위를 ＋2 V로 함으로써, 판독 트랜지스터(RTr_n_m, RTr_n_m＋1)를 온으로 한다. 이 결과, 비트선(BL_m＋1)의 전위는 ＋0.8 V, 비트선(BL_m＋2)의 전위는 0 V가 된다.
이들 전위는 열 인버터(INVC)의 입력의 전위이므로, 열 인버터의 정극의 전위를 ＋0.8 V, 부극의 전위를 ―0.4 V로 하면, 열 인버터(INVC_m, INVC_m＋1)의 출력은, 각각, －0.4 V, ＋0.8 V가 된다. 또한, 전력의 소비를 줄이기 위해, 데이터의 기입을 행하는 열의 열 인버터(INVC_m＋1)의 정극과 부극의 전위는 동전위로 해도 좋다.
다음에, 기입을 행하는 열의 스위치(SW_m＋1)는 비트선(BL_m＋1)과 데이터 입출력용 단자(DATA_m＋1)를 접속하고, 기입을 행하지 않은 열의 스위치(SW_m)는, 비트선(BL_m)과 열 인버터(INVC_m)를 접속하는 구성으로 한다(도 6(B) 참조). 데이터 입출력용 단자(DATA_m＋1)의 전위는 ―0.4 V로 한다.
그 결과, 비트선(BL_m)의 전위는 열 인버터(INVC_m)의 출력 전위인 ―0.4 V, 비트선(BL_m＋1)의 전위는 데이터 입출력용 단자(DATA_m＋1)의 전위인 ―0.4 V가 된다. 그 후, 판독 워드선(RWL_n)의 전위를 0 V, 기입 워드선(WWL_n)의 전위를 ＋2 V로 함으로써, 판독 트랜지스터(RTr_n_m, RTr_n_m＋1)를 오프로 하고, 기입 트랜지스터(WTr_n_m, WTr_n_m＋1)를 온으로 하고, 기입 트랜지스터(WTr)의 소스에 접속하는 커패시터의 전위를 소정의 전위로 한다.
이상의 조작에 의해, 기입 트랜지스터(WTr_n_m)의 소스에 접속하는 커패시터의 전위는, 당초와 같이 ―0.4 V가 되지만, 기입 트랜지스터(WTr_n_m＋1)의 소스에 접속하는 커패시터의 전위는 당초의 ＋0.8 V에서 ―0.4 V로 변경된다. 이와 같이 하여 데이터의 다시쓰기를 행하는 메모리 셀의 데이터를 소정의 데이터로 하고, 다시쓰기를 행하지 않은 메모리 셀의 데이터는 당초의 데이터를 보유할 수 있다.
도 9(A)에는, 스위치(SW_m＋1)의 회로 구성의 예를 나타낸다. 스위치(SW_m＋1)는 제 1 열 트랜지스터(CTr1_m＋1), 제 2 열 트랜지스터(CTr2_m＋1), 제 3 열 트랜지스터(CTr3_m＋1), 제 4 열 트랜지스터(CTr4_m＋1)를 가지고, 제 1 열 트랜지스터(CTr1_m＋1), 제 2 열 트랜지스터(CTr2_m＋1)는, 각각 제 1 열 드라이버선(RL1) 및 제 2 열 드라이버선(RL2)에 의해 제어된다.
제 3 열 트랜지스터(CTr3_m＋1)와 제 4 열 트랜지스터(CTr4_m＋1)는 모두 기입 신호 단자(WE_m＋1)에 의해 제어되지만, 제 3 열 트랜지스터(CTr3_m＋1)와 제 4 열 트랜지스터(CTr4_m＋1)의 도전형이 다르므로(도 9(A)에서는, 제 3 열 트랜지스터(CTr3_m＋1)가 P형, 제 4 열 트랜지스터(CTr4_m＋1)가 N형), 제 3 열 트랜지스터(CTr3_m＋1)가 온일 때, 제 4 열 트랜지스터(CTr4_m＋1)는 오프가 되고, 반대로 제 4 열 트랜지스터(CTr4_m＋1)가 온일 때, 제 3 열 트랜지스터(CTr3_m＋1)는 오프가 된다.
도 6(A)에 나타낸 단계에서는, 메모리 셀의 데이터의 다시쓰기 여부에 상관없이, 스위치(SW_m＋1)를 비트선(BL_m＋1)과 열 인버터(INVC_m)의 입력을 접속하는 구성으로 한다. 그를 위해서는, 제 1 열 드라이버선(RL1), 제 2 열 드라이버선(RL2), 기입 신호 단자(WE_m＋1)의 전위를 제어하고, 제 1 열 트랜지스터(CTr1_m＋1)를 온, 제 2 열 트랜지스터(CTr2_m＋1), 제 3 열 트랜지스터(CTr3_m＋1)를 오프로 한다. 그 결과, 비트선(BL_m＋1)과 열 인버터(INVC_m)의 입력을 접속할 수 있다.
또한, 이 때, 제 4 열 트랜지스터(CTr4_m＋1)는 온이 되고, 비트선(BL_m＋1)과 데이터 입출력용 단자(DATA_m＋1)가 접속된다. 단, 비트선(BL_m＋1)과 열 인버터(INVC_m＋1)는 절연된다.
도 9(A)에 나타낸 회로에서는, 데이터 입력용 단자의 기능과 데이터 출력용 단자의 기능을 1개의 데이터 입출력용 단자(DATA_m＋1)로 겸용할 수 있다. 데이터의 판독을 행하려면, 제 2 열 드라이버선(RL2)의 전위를 제어하고 제 2 열 트랜지스터(CTr2_m＋1)를 온으로 한다. 또한, 제 1 열 트랜지스터(CTr1_m＋1)를 오프로 한다. 그 결과, 열 인버터(INVC_m＋1)의 출력이 데이터 입출력용 단자(DATA_m＋1)에 접속된다.
또한, 이때, 제 3 열 트랜지스터(CTr3_m＋1)는 온 혹은 오프(제 4 열 트랜지스터(CTr4_m＋1)는 오프 혹은 온)가 되지만, 어쨌든 비트선(BL_m＋1)과 열 인버터(INVC_m＋1)가 접속된다. 한편, 비트선(BL_m＋1)과 열 인버터(INVC_m)는 절연된다.
데이터의 다시쓰기를 행하기 위해서는, 데이터 입출력용 단자(DATA_m＋1)의 전위의 다시쓰기를 행하는 데이터에 따른 것으로 함과 동시에, 기입 신호 단자(WE_m＋1)의 전위를 제어하고, 제 4 열 트랜지스터(CTr4_m＋1)를 온으로 한다. 또한, 제 1 열 드라이버선(RL1), 제 2 열 드라이버선(RL2)의 전위를 제어하고, 제 1 열 트랜지스터(CTr1_m＋1), 제 2 열 트랜지스터(CTr2_m＋1)를 모두 오프로 한다. 또한, 제 3 열 트랜지스터(CTr3_m＋1)도 오프가 된다
그 결과, 데이터 입출력용 단자(DATA_m＋1)와 비트선(BL_m＋1)이 접속되고, 비트선(BL_m＋1)의 전위는 데이터 입출력용 단자(DATA_m＋1)의 전위에 따른 것이 된다.
한편, 데이터의 다시쓰기를 행하지 않은 경우에는, 제 3 열 트랜지스터(CTr3_m＋1)를 온으로 하고, 제 1 열 트랜지스터(CTr1_m＋1), 제 2 열 트랜지스터(CTr2_m＋1)를 모두 오프로 한다. 또한, 제 4 열 트랜지스터(CTr4_m＋1)는 오프가 된다. 그 결과, 열 인버터(INVC_m＋1)와 비트선(BL_m＋1)이 접속되고, 비트선(BL_m＋1)의 전위는 열 인버터(INVC_m＋1)의 전위와 동위상의 전위가 된다.
또한, 도 9(B)에 나타낸 바와 같이, 제 2 열 트랜지스터(CTr2)를 설치하지 않은 구성으로 할 수도 있다. 이 회로에 있어서, 비트선(BL_m＋1)과 열 인버터(INVC_m)의 입력을 접속하려면, 제 1 열 트랜지스터(CTr1_m＋1)를 온, 제 3 열 트랜지스터(CTr3_m＋1)를 오프로 한다. 이 때, 제 4 열 트랜지스터(CTr4_m＋1)는 온이 되고, 비트선(BL_m＋1)과 데이터 입출력용 단자(DATA_m＋1)가 접속된다.
데이터를 판독하려면, 이 때의 데이터 입출력용 단자(DATA_m＋1)의 전위를 측정하면 좋다. 또한, 여기서, 측정되는 전위는 제 m 열의 메모리 셀의 데이터이며, 본래의 데이터와는 역위상의 데이터에 따른 것이다.
데이터의 다시쓰기가 필요한 경우에는, 제 1 열 트랜지스터(CTr1_m＋1)와 제 3 열 트랜지스터(CTr3_m＋1)를 오프로 한다. 이 때, 제 4 열 트랜지스터(CTr4_m＋1)는 온이며, 비트선(BL_m＋1)과 데이터 입출력용 단자(DATA_m＋1)가 접속된다. 데이터 입출력용 단자(DATA_m＋1)의 전위를 데이터에 따른 것으로 함으로써 데이터를 다시쓸 수 있다.
데이터의 다시쓰기가 불필요한 경우에는, 제 1 열 트랜지스터(CTr1_m＋1)와 제 4 열 트랜지스터(CTr4_m＋1)를 오프로 한다. 이 때, 제 3 열 트랜지스터(CTr3_m＋1)는 온이다. 열 인버터(INVC_m＋1)와 비트선(BL_m＋1)이 접속되고, 이전의 데이터가 기입된다.
(실시형태 4)
반도체 메모리 장치의 메모리 셀의 구조 및 제작 방법의 예에 대하여 도 7 및 도 8을 이용하여 설명한다. 도 8에는, 메모리 셀의 주요한 층의 평면 구조를 나타내고, 도 7은 도 8(A)의 점 A에서 점 B를 묶는 선의 단면에 상당하는 단면 구조를 나타낸다. 본 실시형태에서는, 같은 열의 기입 비트선과 판독 비트선을 1개의 비트선으로 겸용하는 타입(도 5(B))의 메모리 셀에 대하여 설명한다. 도 8에는 4개의 메모리 셀이 도시되어 있다.
먼저, 공지의 반도체 가공 기술을 이용하여, 규소, 비화갈륨 등의 단결정반도체의 기판(101)의 일 표면에, 소자 분리 절연물(102), P형 웰 및 N형 웰(모두 도시하지 않음)을 형성한다(도 8(A) 참조). 또한, N형 불순물 영역(103N), P형 불순물 영역(103P), 및 제 1 층 배선(104a 및 104b)을 형성한다(도 7(A) 및 도 8(B) 참조).
또한, N형 불순물 영역(103N) 및 P형 불순물 영역(103P)의 표면은 공지의 살리사이드(SALICIDE(Self-ALIgned SiliCIDE)) 기술을 이용하여, 두께 100 nm 내지 500 nm의 실리사이드층을 형성하면 좋다. 실리사이드층이 있으면, 배선 등을 형성하지 않고도, N형 트랜지스터의 드레인과 P형 트랜지스터의 드레인의 접속을 행할 수 있다.
또한, 도 7(A)에는 제 1 층 배선(104b)이 3개 그려져 있지만, 이것은 도 8(B)에 나타낸 제 1 층 배선(104b)의 복수의 단면을 나타낸다. 제 1 층 배선(104a)은, 판독 워드선이 되는 것이고, 또한, 제 1 층 배선(104b)은 메모리 셀의 인버터의 게이트가 되는 것이다.
또한, N형 불순물 영역(103N)과 P형 불순물 영역(103P)의 평면적인 양태를 도 8(C)에 나타낸다. N형 불순물 영역(103N)과 P형 불순물 영역(103P)이 접하는 부분이 있지만, 상술한 실리사이드층을 형성하면, 그러한 부분에서도 양호한 전기적 접속이 가능하게 된다. 또한, 번잡함을 피하기 위해, 도 8(C) 이외의 도 8의 도면에는, N형 불순물 영역(103N)과 P형 불순물 영역(103P)은 도시하지 않았다.
다음에, 제 1 층간 절연물(105)을 형성하고, 제 1 콘택트 플러그(106a 및 106b)를 형성한다(도 7(B) 및 도 8(B) 참조).
또한, 매립 절연물(107)과 제 2 층 배선(108a 내지 108d)을 형성한다(도 7(C) 및 도 8(D) 참조). 제 2 층 배선(108a 내지 108d)에는, 도전성을 높이기 위해 구리를 이용해도 좋다. 그 경우에는 다마신법을 이용하여 제작하면 좋다. 또한, 제 2 층 배선(108a 내지 108d)의 상표면은, 그 후 형성하는 산화물 반도체와 접하기 때문에, 그 목적에 적합한 재료를 이용하면 좋다. 예를 들면, 티탄, 질화티탄 등과 같이 일 함수가 산화물 반도체의 전자 친화력보다 작은 재료를 이용하면 좋다.
여기서, 제 2 층 배선(108a)은 메모리 셀의 기입 트랜지스터의 드레인이 되는 것이고, 제 2 층 배선(108b)은 메모리 셀의 기입 트랜지스터의 소스가 되는 것이다. 또한, 제 2 층 배선(108c 및 108d)은, 각각, 인버터의 정극 및 부극에 전위를 공급하기 위한 배선이다. 제 2 층 배선(108c 및 108d)을 워드선에 직교하도록 배치함으로써, 메모리 셀마다 인버터를 제어할 수 있다.
그 후, 도 7(D)에 나타낸 바와 같이 산화물 반도체층(109)을 형성한다. 산화물 반도체로서는, 인듐이 금속 원소에 차지하는 비율이 20 원자% 이상의 것을 이용하면 좋다. 형성시에는, 수소가 혼입되지 않도록 주의하는 것이 필요하고, 산화물 반도체의 성막은 분위기나 타겟 중의 수소나 물을 충분히 저감한 스퍼터링법으로 행하는 것이 바람직하다.
또한, 게이트 절연물(110)을 형성한다. 게이트 절연물(110)의 재료로서는, 산화규소, 산질화규소, 산화알루미늄, 산화하프늄, 산화지르코늄 등을 이용할 수 있다. 또한, 그 두께는 6 nm 내지 20 nm, 바람직하게는 10 nm 내지 16 nm로 하면 좋다.
그 후, 제 3 층 배선(111)을 형성한다(도 8(E) 참조). 제 3 층 배선(111)은 기입 워드선이 된다. 제 3 층 배선(111)의 재료로서는, 텅스텐, 니켈, 팔라듐, 오스뮴, 백금 등과 같이 일 함수가 산화물 반도체의 전자 친화력보다 큰 재료를 이용하면 좋다. 혹은, 일 함수가 5 전자 볼트 이상의 재료를 이용하면 좋다. 또한, 게이트 절연물(110)과 접하는 부분만을 그러한 재료로 해도 좋다. 그 후, 제 2 층간 절연물(112)과 제 2 콘택트 플러그(113)를 형성한다(도 8(E) 참조).
또한, 제 4 층 배선(114)을 형성한다(도 7(D) 및 도 8(F) 참조). 제 4 층 배선(114)은 비트선으로서 기능한다. 이상에 나타낸 메모리 셀의 면적은 20 F2(단, F는 최소 가공 선폭)이며, 종래의 SRAM(1 메모리 셀당 40 F2 이상)과 비교하여 매우 집적도가 높다.
101：기판 102：소자 분리 절연물
103N：N형 불순물 영역 103P：P형 불순물 영역
104a：제 1 층 배선 104b：제 1 층 배선
105：제 1 층간 절연물 106a：제 1 콘택트 플러그
106b：제 1 콘택트 플러그 107：매립 절연물
108a：제 2 층 배선 108b：제 2 층 배선
108c：제 2 층 배선 108d：제 2 층 배선
109：산화물 반도체층 110：게이트 절연물
111：제 3 층 배선 112：제 2 층간 절연물
113：제 2 콘택트 플러그 114：제 4 층 배선
WBL：기입 비트선 RBL：판독 비트선
WWL：기입 워드선 RWL：판독 워드선
WTr：기입 트랜지스터 RTr：판독 트랜지스터
INV：인버터 INV1：인버터
INV2：인버터 C1：커패시터
C2：커패시터 SW：스위치
INVC：열 인버터 DATAIN：데이터 입력용 단자
DATAOUT：데이터 출력용 단자 CTr1：제 1 열 트랜지스터
CTr2：제 2 열 트랜지스터 CTr3：제 3 열 트랜지스터
CTr4：제 4 열 트랜지스터 RL1：제 1 열 드라이버선
RL2：제 2 열 드라이버선 WE：기입 신호 단자
RE：판독 신호 단자 DATA：데이터 입출력용 단자

Claims (18)

1 이상의 비트선과,
1 이상의 기입 워드선과,
1 이상의 판독 워드선과,
1 이상의 메모리 셀을 가지고,
상기 메모리 셀 각각은 기입 트랜지스터와, 판독 트랜지스터와, 인버터를 가지고,
상기 기입 트랜지스터의 드레인은 상기 비트선 중의 하나에 접속되고,
상기 판독 트랜지스터의 드레인은 상기 비트선 중의 하나 혹은 상기 비트선 중의 다른 하나에 접속되고,
상기 기입 트랜지스터의 소스는 상기 인버터의 입력에 접속되고,
상기 판독 트랜지스터의 소스는 상기 인버터의 출력에 접속되고,
상기 기입 트랜지스터의 게이트는 상기 기입 워드선에 접속되고,
상기 판독 트랜지스터의 게이트는 상기 판독 워드선에 접속되고,
상기 기입 트랜지스터와 상기 판독 트랜지스터는 다른 층에 배치되고,
상기 판독 트랜지스터의 도전형은 상기 기입 트랜지스터의 도전형과 다른, 반도체 장치.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
제 1 비트선 및 제 2 비트선과,
기입 워드선과,
판독 워드선과,
메모리 셀을 가지고,
상기 메모리 셀은 기입 트랜지스터와, 판독 트랜지스터와, 인버터를 가지고,
상기 기입 트랜지스터의 드레인은 상기 제 1 비트선에 접속되고,
상기 판독 트랜지스터의 드레인은 상기 제 1 비트선 및 상기 제 2 비트선 중의 하나에 접속되고,
상기 기입 트랜지스터의 소스는 상기 인버터의 입력에 접속되고,
상기 판독 트랜지스터의 소스는 상기 인버터의 출력에 접속되고,
상기 기입 트랜지스터의 게이트는 상기 기입 워드선에 접속되고,
상기 판독 트랜지스터의 게이트는 상기 판독 워드선에 접속되고,
상기 기입 트랜지스터와 상기 판독 트랜지스터는 다른 층에 배치되고,
상기 판독 트랜지스터의 도전형은 상기 기입 트랜지스터의 도전형과 다른,
반도체 장치.
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
삭제
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