JP2006085817A - 強誘電体メモリ装置 - Google Patents

Abstract

【課題】非破壊読み出しであって、高速化、高集積化、長寿命化を実現できる強誘電体メモリの提供。
【解決手段】この発明は、ゲート部に強誘電体薄膜を有するＭＦＳＦＥＴ１００、ワード線１０４、ビット線１０５、およびビット線１０６を備え、第１の書き込みタイミングでビット線１０５とワード線１０４との間に強誘電体薄膜の抗電界以上の電圧を加え、第２の書き込みタイミングでビット線１０６とワード線１０４との間に上記の抗電界以上の電圧を加えるようにし、第１の読み出しタイミングでビット線１０５とワード線１０４との間に強誘電体薄膜の抗電界以下の電圧を加え、その両ビット線の間に流れる電流を検出し、第２の読み出しタイミングでビット線１０６とワード線１０４との間に上記の抗電界以下の電圧を加え、その両ビット線の間に流れる電流を検出するようにした。
【選択図】 図１

Description

本発明は、不揮発性メモリである強誘電体メモリにおいて、メモリセルの読み出し回数による寿命を長くし、かつアクセスタイムをより高速とするために、データを非破壊で読み出す方式の強誘電体メモリ装置に関するものである。

近年、メモリ分野において、電気的に書き込み、消去可能な不揮発性メモリの重要性が増している。不揮発性メモリとして各種のものがあるが、高速性、低電圧特性、低消費電力等の観点から強誘電体メモリが注目されている。強誘電体メモリの具体的な構成は、以下の例に示すように様々である。
強誘電体メモリの一例としては、強誘電体膜内部の残留分極の状態により２状態を定義する強誘電体コンデンサを用いたものが知られている。これは、データの書き込みの際には、強誘電体コンデンサに、強誘電体薄膜の抗電界以上の電圧を極性の異なる２種のかけ方で１か０かの内部分極状態を作り出し、残留分極による保存状態を経て、データの読み出しの際には、強誘電体薄膜の抗電界以上の電圧をかけて電荷を取り出し、１か０かの内部の記憶状態を検知するようになっている。このような強誘電体メモリを説明するための図が、図５７、図５８、および図５９である。

図５７は、強誘電体コンデンサの構造を示す断面図である。この強誘電体コンデンサは、図５７に示すように、金属電極からなる第１端子５７４１と金属電極からなる第２端子５７４２とによって、無機の強誘電体からなる強誘電体薄膜５７４０を挟む構造になっている。
図５８は、図５７に示す強誘電体コンデンサの分極電荷−印加電圧特性の一例を示すものである。図５８において、５８０１、５８０２、５８０３、５８０４の４点の特性点を通る曲線が、図５７の強誘電体コンデンサの第１端子５７４１と第２端子５７４２との間に加えた印加電圧Ｖと内部分極電荷Ｑの特性を表している。

特性点５８０１は第２端子５７４２に第１端子５７４１より正の高い電圧Ｖを加えた状態を示し、特性点５８０２は第１端子５７４１に第２端子５７４２より正の高い電圧Ｖを加えた状態を示している。特性点５８０１と特性点５８０２においては、内部の分極は正負、逆の分極をする。
特性点５８０１の状態にあった強誘電体コンデンサの第１端子５７４１と第２端子５７４２の電位差を０として開放すると、内部の分極は残留分極として保存され、特性点５８０４に示す状態となる。また、特性点５８０２の状態にあった強誘電体コンデンサの第１端子５７４１と第２端子５７４２の電位差を０として開放すると、内部の分極は残留分極として保存されて、特性点５８０３に示す状態となる。

このように、強誘電体コンデンサは、図３に示すようなヒステリシス特性を持っているので、強誘電体コンデンサの両端の端子を開放し、電圧を０としても前の状態によって、異なった残留分極を有している。この残留分極は、特性点５８０３と特性点５８０４に相当して、データを記憶できる。
さて、強誘電体コンデンサの両端の端子が開放された状態から、第１端子５７４１を基準として第２端子５７４２に電圧Ｖ（ΔＶＢ）をかけると、特性点５８０１に移動する。このとき、前の状態が特性点５８０３であれば、図５８に示すΔＱＨＢの電荷が取り出され、特性点５８０４の状態であれば、ΔＱＬＢの電荷が取り出される。図５８から明らかに、ΔＱＬＢ≪ΔＱＨＢであるので、その取り出された電荷の量によって残留分極として記憶されていた前の状態を１，０として判別できる。

以上の動作を行う具体的な回路の一例として、図５９に示す回路が知られている。
この回路は、図５９に示すように、強誘電体コンデンサ５９１１と、Ｎ型の絶縁ゲート電界効果型トランジスタ（以下、ＭＯＳＦＥＴと略す）５９１２とからなり、ワード線
（ＷＬ）５９１３、ビット線（ＢＬ）５９１４、およびプレート線（ＰＬ）５９１５を含んでいる。ここで、ＭＯＳＦＥＴとは、Ｍｅａｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒの略語である。

さらに詳述すると、ワード線５９１３は、ＭＯＳＦＥＴ５９１２のゲート電極に接続されている。また、ビット線５９１４は、ＭＯＳＦＥＴ５９１２のソースまたはドレインとなる電極に接続されている。さらに、プレート線５９１５は、強誘電体コンデンサ５９１１の一端に接続されている。強誘電体コンデンサ５９１１の他端は、ＭＯＳＦＥＴ５９１２のドレインまたはソースとなる電極に接続されている。

このような構成からなる図５９の回路では、ビット線５９１４とプレート線５９１５に、強誘電体コンデンサ５９１１にかける電位を供給し、ワード線５９１３によってＭＯＳＦＥＴ５９１２をオン（ＯＮ）、オフ（ＯＦＦ）することにより、前述した電荷の書き込み動作と読み出し動作を行う。
ここで、上記の方法は、データを読み出す際に電荷を取り出す。すなわち、データを破壊してしまうので、破壊読み出しと一般的に呼ばれる方式であり、この方式の一例として特許文献１に示すものがある。

また、データを読み出す際にデータを破壊しない、非破壊読み出しと呼ばれる方法がある。この一例としては、強誘電体薄膜の材質に工夫を凝らすことによって、図６０に示すように、分極電荷−印加電圧のヒステリシス特性を非対称として、図６０に示す特性点６００３と特性点６００４に相当する特性の傾きの差から、微弱な電圧を強誘電体コンデンサにかけたときの動作点の相違による出力電荷の差異を検出する方法がある。この例として、特許文献２および特許文献３に示すものがある。

さらに、図６１、図６２に示すように、電界効果型トランジスタのゲート部に強誘電体薄膜６１００を設け、ゲート電極６１０１と基板６１０９との間、もしくはソース電極６１０２、ドレイン電極６１０３に強誘電体薄膜６１００の抗電圧以上の電圧を加え、強誘電体薄膜６１００に分極を起こさせ、印加電圧を取り除いた後もその残留分極の状態によってデータを記憶するようにしたものがある。これは、その残留分極によって、電界効果型トランジスタのチャルネルに誘起される電荷が異なり、スレッショルド電圧の相違となって、流れる電流値が異なることから、書き込まれた分極の方向を知る、つまり１か０かの差違を検出できる。

なお、ゲート部に強誘電体薄膜を有する電界効果型トランジスタは、以下ＭＦＳＦＥＴと略す場合もある。ここで、ＭＦＳＦＥＴとは、Ｍｅａｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒの略語である。
図６１では、ワード線６１０４を通してゲート電極６１０１に０電位を与え、第１ビット線６１０５と第２ビット線６１０６を通して、ソース電極６１０２とドレイン電極６１０３に抗電圧以上の正のＶ電位を与え、強誘電体薄膜６１００はゲート側に正極、基板側に負極の分極を起こしている。

また、図６２では、ワード線６１０４を通してゲート電極６１０１に抗電圧以上の正の電位Ｖを与え、第１ビット線６１０５と第２ビット線６１０６を通して、ソース電極６１０２とドレイン電極６１０３に０電位を与え、強誘電体薄膜６１００はゲート側に負極、基板６１０９側に正極の分極を起こしている。
データの読み出しの際には、その残留分極の相違をＭＦＳＦＥＴのスレッショルド電圧の変化としてＭＦＳＦＥＴに流れる電流の差異を検出する方法である。この一例として特許文献４がある。
特開平１１−３９８８２号公報 特平２−１９８０９４号公報 特開平５−８２８００号公報 特表２００２−５４３６２７公報

しかしながら、上記のような従来の強誘電体メモリでは、以下に述べる不具合がそれぞれある。
すなわち、図５７〜図５９で説明し、あるいは特許文献１に示されるデータを破壊読み出しする方式は、データの読み出し後、消えたデータを再書き込みする必要がある。このため、データを読み出した後に書き込み動作を行うのでサイクルタイムが非常に長くなり、高速の読み出しに支障が出る。

また、それのみならず、読み出すたびに書き込みが行われるので、これにより、書き込みとデータの消滅が繰り返され、書き換え回数は１０¹⁰〜１０¹²回が限界であり、強誘電体材料としての寿命がつきてしまうという不具合がある。そのため、高速、かつ、頻繁に読み書きされるスタティックランダムアクセスメモリ（以下、ＳＲＡＭと略す）やダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと略す）としては品質上、信頼性上、不充分であり用途が限られるという不具合がある。

また、特許文献２、３に示されるように、強誘電体薄膜の分極電荷−印加電圧のヒステリシス特性について非対称のものを作り、その非対称性を利用してデータを非破壊で読み出す方法がある。しかし、図６０や特許文献３の代表図に見られる複雑な非線形のヒステリシス特性を持つ材料物質を得ることは実際には容易でなく、開発の遅れや製造上のトラブルを起こしやすいという課題がある。また、読み出しにおける１，０の出力信号の差異が小さく検出回路の構成が難しいという不具合がある。

また、図６１、図６２あるいは特許文献４に示すようなシリコン基板のバルクを持ち、電界効果型トランジスタのゲート電極上に強誘電体薄膜を配置し、基板とゲート電極に強誘電体薄膜の抗電圧以上の電圧を加えて、強誘電体薄膜の残留分極によってデータを保持する方式では、以下の不具合がある。
すなわち、メモリセルを行列状に配置したときに、ワード線やビット線を各メモリセル間で共有して用いると、非選択アドレスのメモリセルにも抗電圧以上の電圧が加わる恐れがあるために、効率的な共用化が難しく、その為、集積度が低下し、コストの上昇を招きやすいという不具合がある。

また、前述したように非選択アドレスのメモリセルにも抗電圧以上の電圧が加わる恐れがあるために従来の強誘電体材料の強誘電体薄膜の分極電荷−印加電圧のヒステリシス特性では角型の特性が不充分で所望の制御ができないという不都合がある。
また、図６１、図６２のように、基板６１０９の上に強誘電体薄膜６１００は位置している。したがって、これはシリコン（Ｓｉ）の上に強誘電体を結晶化させることを意味するが、一般的にシリコン結晶上に無機の強誘電体結晶を直接成長させることは困難であり、その境界において結晶欠陥を多く残すことになるため、理想的なＭＦＳ（Ｍｅｔａｌ−Ｆｅｒｒｏｅｌｅｃｔｒｉｃｓ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造が形成されない。

したがって、図６１、図６２において、強誘電体薄膜６１００と基板６１０９は上記の結晶欠陥のために強誘電体薄膜６１００の残留分極が影響を受け、所望のデータが短期間に消滅してしまうという不具合があった。
そこで、本発明はこのような課題を解決するものであり、その目的は、非破壊読み出しとし、かつメモリとしての集積度の向上する記憶方式、および制御方式を用い、かつその方式、構成に適した強誘電体薄膜の材料を選択することで、高速化、高集積化、長寿命化を実現できる上に、ＳＲＡＭやＤＲＡＭの代替えができて広範囲に使用できる強誘電体メモリを提供することを目的とする。

上記の課題を解決して、本発明の目的を達成するために、各発明は以下のように構成した。
すなわち、第１の発明は、ゲート部に強誘電体薄膜を有する電界効果型トランジスタと、前記電界効果型トランジスタのゲート電極に接続されたワード線と、前記電界効果型トランジスタのソースまたはドレインとなる第１電極に接続された第１ビット線と、前記電界効果型トランジスタのドレインまたはソースとなる第２電極に接続された第２ビット線と、第１の書き込みタイミングで前記第１ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以上の電圧を加え、第２の書き込みタイミングで前記第２ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以上の電圧を加える書き込み回路と、第１の読み出しタイミングで前記第１ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以下の電圧を加え、前記第１ビット線と前記第２ビット線との間に流れる電流を検出し、第２の読み出しタイミングで前記第２ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以下の電圧を加え、前記第２ビット線と前記第１ビット線との間に流れる電流を検出する読み出し回路と、を少なくとも有するものである。

第２の発明は、行列状に配置され、ゲート部に強誘電体薄膜を有する複数個の電界効果型トランジスタと、前記複数個の電界効果型トランジスタのうち同一行に配置された電界効果型トランジスタの各ゲート電極に共通接続されるワード線と、前記複数個の電界効果型トランジスタのうち同一列に配置された電界効果型トランジスタのソースまたはドレインとなる各第１電極に共通接続される第１ビット線と、前記複数個の電界効果型トランジスタのうち同一列に配置された複数個の電界効果型トランジスタのドレインまたはソースとなる第２電極に共通接続される第２ビット線と、を含むメモリセル群と、選択アドレスの電界効果型トランジスタにデータを書き込む際に、前記第１ビット線と前記ワード線との間、および前記第２ビット線とワード線との間に、異なる書き込みタイミングで前記強誘電体薄膜の抗電界以上の電圧をそれぞれ加える書き込み回路と、選択アドレスの電界効果型トランジスタからデータを読み出す際に、第１の読み出しタイミングで前記第１ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以下の電圧を加え、前記第１ビット線と前記第２ビット線との間に流れる電流を検出し、前記第１の読み出しタイミングとは異なる第２の読み出しタイミングで前記第２ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以下の電圧を加え、前記第２ビット線と前記第１ビット線間に流れる電流を検出する読み出し回路と、前記書き込み回路が書き込み動作の際には、所望のアドレスの電界効果型トランジスタを選択し、この選択された電界効果型トランジスタに係るワード線とビット線との間に前記強誘電体薄膜の抗電界以上の電圧が加わり、前記ワード線と前記ビット線以外の残りのワード線とビット線とには前記強誘電体薄膜の抗電界以下の電圧が加わるように電圧制御し、他方、前記読み出し回路の読み出し動作の際には、所望のアドレスの電界効果型トランジスタを選択するとともに、前記全ての電界効果型トランジスタに係る前記ワード線と前記ビット線とには前記強誘電体薄膜の抗電界以下の電圧が加わるように電圧制御する選択制御回路と、を少なくとも有するものである。

第３の発明は、第１または第２の発明において、前記電界効果型トランジスタからデータを読み出しする際には、その読み出しに係る電界効果型トランジスタが飽和領域で動作するように、前記ワード線、前記第１ビット線、および前記第２ビット線に所定の電圧をそれぞれ加えるようにした。
第４の発明は、第２の発明において、前記電界効果型トランジスタはＮ型電界効果型トランジスタからなり、前記選択制御回路から前記Ｎ型電界効果型トランジスタに供給される電圧が０〜Ｖの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧が（１／２）Ｖ〜Ｖの間にあるものとし、さらに、前記選択制御回路は、選択アドレスのＮ型電界効果型トランジスタにデータ１を書き込む場合には、選択アドレスのワード線にはＶ、非選択アドレスのワード線には（１／２）Ｖ、選択アドレスのビット線には０〔Ｖ〕、非選択アドレスのビット線には（１／２）Ｖ、の各電位を供給し、また、選択アドレスのＮ型電界効果型トランジスタにデータ０を書き込む場合には、選択アドレスのワード線には０〔Ｖ〕、非選択アドレスのワード線には（１／２）Ｖ、選択アドレスのビット線にはＶ、非選択アドレスのビット線には（１／２）Ｖ、の各電位を供給する構成とした。

第５の発明は、第２の発明において、前記電界効果型トランジスタはＮ型電界効果型トランジスタからなり、
前記選択制御回路から前記Ｎ型電界効果型トランジスタに供給される電圧が０〜Ｖの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧が（１／３）Ｖ〜（２／３）Ｖの間にあるものとし、さらに、前記選択制御回路は、選択アドレスのＮ型電界効果型トランジスタにデータ１を書き込む場合には、選択アドレスのワード線にはＶ、非選択アドレスのワード線には（１／３）Ｖ、選択アドレスのビット線には（１／３）Ｖ、非選択アドレスのビット線には（２／３）Ｖ、の各電位を供給し、また、選択アドレスのＮ型電界効果型トランジスタにデータ０を書き込む場合には、選択アドレスのワード線には０〔Ｖ〕、非選択アドレスのワード線には（２／３）Ｖ、選択アドレスのビット線には（２／３）Ｖ、非選択アドレスのビット線には（１／３）Ｖ、の各電位を供給する構成とした。

第６の発明は、第２の発明において、前記電界効果型トランジスタはＮ型電界効果型トランジスタからなり、前記選択制御回路から前記Ｎ型電界効果型トランジスタに供給される電圧が０〜Ｖの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧が（１／４）Ｖ〜（３／４）Ｖの間にあるものとし、さらに、前記選択制御回路は、選択アドレスのＮ型電界効果型トランジスタにデータ１を書き込む場合には、選択アドレスのワード線にはＶ、非選択アドレスのワード線には（２／４）Ｖ、選択アドレスのビット線には（１／４）Ｖ、非選択アドレスのビット線には（３／４）Ｖ、の各電位を供給し、また、選択アドレスのＮ型電界効果型トランジスタにデータ０を書き込む場合には、選択アドレスのワード線には０〔Ｖ〕、非選択アドレスのワード線には（２／４）Ｖ、選択アドレスのビット線には（３／４）Ｖ、非選択アドレスのビット線には（１／４）Ｖ、の各電位を供給する構成とした。

第７の発明は、第４の発明において、前記選択制御回路は、選択アドレスのＮ型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には（１／２）Ｖ、ビット線には０〔Ｖ〕、該ビット線と対となるビット線には（１／２）Ｖ、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線には０〔Ｖ〕の各電位を供給する構成とした。

第８の発明は、第５の発明において、前記選択制御回路は、選択アドレスのＮ型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には（１／３）Ｖ、ビット線には０〔Ｖ〕、該ビット線と対となるビット線には（１／３）Ｖ、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線には０〔Ｖ〕の各電位を供給する構成とした。

第９の発明は、第６の発明において、前記選択制御回路は、選択アドレスのＮ型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には（１／４）Ｖ、ビット線には０〔Ｖ〕、該ビット線と対となるビット線には（１／４）Ｖ、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線には０〔Ｖ〕の各電位を供給する構成とした。

第１０の発明は、第２の発明において、前記電界効果型トランジスタはＰ型電界効果型トランジスタからなり、前記選択制御回路から前記Ｐ型電界効果型トランジスタに供給される電圧が０〜Ｖの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧が（１／２）Ｖ〜Ｖの間にあるものとし、さらに、前記選択制御回路は、選択アドレスのＰ型電界効果型トランジスタにデータ１を書き込む場合には、選択アドレスのワード線には０〔Ｖ〕、非選択アドレスのワード線には（１／２）Ｖ、選択アドレスのビット線にはＶ、非選択アドレスのビット線には（１／２）Ｖ、の各電位を供給し、また、選択アドレスのＰ型電界効果型トランジスタにデータ０を書き込む場合には、選択アドレスのワード線にはＶ、非選択アドレスのワード線には（１／２）Ｖ、選択アドレスのビット線には０〔Ｖ〕、非選択アドレスのビット線には（１／２）Ｖ、の各電位を供給する構成とした。

第１１の発明は、第２の発明において、前記電界効果型トランジスタはＰ型電界効果型トランジスタからなり、前記選択制御回路から前記Ｐ型電界効果型トランジスタに供給される電圧が０〜Ｖの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧が（１／３）Ｖ〜（２／３）Ｖの間にあるものとし、さらに、前記選択制御回路は、選択アドレスのＰ型電界効果型トランジスタにデータ１を書き込む場合には、選択アドレスのワード線には０〔Ｖ〕、非選択アドレスのワード線には（２／３）Ｖ、選択アドレスのビット線には（２／３）Ｖ、非選択アドレスのビット線には（１／３）Ｖの各電位を供給し、また、選択アドレスのＰ型電界効果型トランジスタにデータ０を書き込む場合には、選択アドレスのワード線にはＶ、非選択アドレスのワード線には（１／３）Ｖ、選択アドレスのビット線には（１／３）Ｖ、非選択アドレスのビット線には（２／３）Ｖ、の各電位を供給する構成とした。

第１２の発明は、第２の発明において、前記電界効果型トランジスタはＰ型電界効果型トランジスタからなり、前記選択制御回路から前記Ｐ型電界効果型トランジスタに供給される電圧が０〜Ｖの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧を（１／４）Ｖ〜（３／４）Ｖの間にあるものとし、さらに、前記選択制御回路は、選択アドレスのＰ型電界効果型トランジスタにデータ１を書き込む場合には、選択アドレスのワード線には０〔Ｖ〕、非選択アドレスのワード線には（２／４）Ｖ、選択アドレスのビット線には（３／４）Ｖ、非選択アドレスのビット線には（１／４）Ｖの各電位を供給し、また、選択アドレスのＰ型電界効果型トランジスタにデータ０を書き込む場合には、選択アドレスのワード線にはＶ、非選択アドレスのワード線には（２／４）Ｖ、選択アドレスのビット線には（１／４）Ｖ、非選択アドレスのビット線には（３／４）Ｖ、の各電位を供給する構成とした。

第１３の発明は、第１０の発明において、前記選択制御回路は、選択アドレスのＰ型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には（１／２）Ｖ、ビット線にはＶ、該ビット線と対となるビット線には（１／２）Ｖ、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線にはＶの各電位を供給する構成とした。

第１４の発明は、第１１の発明において、前記選択制御回路は、選択アドレスのＰ型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には（２／３）Ｖ、ビット線にはＶ、該ビット線と対となるビット線には（２／３）Ｖ、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線にはＶの各電位を供給する構成とした。

第１５の発明は、第１２の発明において、前記選択制御回路は、選択アドレスのＰ型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には（３／４）Ｖ、ビット線にはＶ、該ビット線と対となるビット線には（３／４）Ｖの各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線にはＶの各電位を供給する構成とした。

第１６の発明は、第１から第１５のうちのいずれかの発明において、前記ゲート部に強誘電体薄膜を有する電界効果型トランジスタは、チャネルドープが行われている。
第１７の発明は、第１から第１６のうちのいずれかの発明において、前記強誘電体薄膜は、無機強誘電体からなる。
第１８の発明は、第１７の発明において、前記無機強誘電体からなる強誘電体薄膜は、ＰＺＴＮからなる。

第１９の発明は、第１から第１６のうちのいずれかの発明において、前記強誘電体薄膜は、有機強誘電体からなる。
第２０の発明は、第１９の発明において、前記有機強誘電体からなる強誘電体薄膜は、ＰＶＤＦ、Ｐ（ＶＤＦ／ＴｒＦＥ）、もしくはナイロン７、ナイロン１１等の奇数ナイロンからなる。

以上のように、上記の構成からなる本発明によれば、ＭＦＳＦＥＴのゲート部における強誘電体薄膜の残留分極によってＭＦＳＦＥＴのスレッショルド電圧が変わり、電流の相違として検出できるので、データを読み取りにあたって非破壊読み出しであり、高速の読み出しが可能であると同時に、デバイス素子としての寿命が非常に永くなるという効果がある。

また、本発明では、１個のＭＦＳＦＥＴに２ビットのデータを格納できること、およびメモリセル群を行列状に配置し、ワード線やビット線を共有化できて、面積効率のよいレイアウトが可能となるので、高集積でコンパクト、かつ低コストの不揮発性メモリが提供できるという効果がある。
また、本発明によれば、前述した高速、長寿命かつ低コストであるとともに、強誘電体メモリの本来の不揮発性、低電圧、低消費電力等の特性、特長を併せ持つことによって、不揮発性メモリやＳＲＡＭやＤＲＡＭ等のメモリ一般を単に代替えするのみならず、複数チップを用いていたものが１チップで済んでしまい、より一層の低コスト化、コンパクト化、低消費電力化が進むという効果がある。

さらに、本発明によれば、ＭＦＳＦＥＴのゲート部の強誘電体薄膜に、分極電荷−印加電圧のヒステリシス特性において角型特性の良い無機強誘電体のＰＺＴＮや、理想的なＭＦＳ構造を容易に形成する有機強誘電体であるＰＶＤＦ、Ｐ（ＶＤＦ／ＴｒＦＥ）、あるいはナイロン７、ナイロン１１等の奇数ナイロンを用いることにより、諸特性が改善され、製造が容易かつ安定性を増す効果がある。その結果、品質信頼性が高まるとともに、製造コストが低下するという効果がある。

以下、本発明の実施形態について、図面を参照して説明する。
（本発明に係るメモリセルの第１の構成例とその動作原理）
図１は、本発明の強誘電体メモリ装置の基本単位となる１個のメモリセル（記憶素子）の第１の構成例の回路図である。まず、この１個のメモリセルについて、その構造、動作原理、および制御方法を説明する。

このメモリセルは、図１に示すように、Ｎ型ＭＦＳＦＥＴ１００と、ワード線１０４と、第１ビット線１０５と、第２ビット線１０６とから構成される。
Ｎ型ＭＦＳＦＥＴ１００は、ゲート電極１０１と、Ｎ⁺拡散からなりソースもしくはドレインとなる第１電極１０２と、Ｎ⁺拡散からなりドレインもしくはソースとなる第２電極１０３を有している。また、Ｎ型ＭＦＳＦＥＴ１００は、ゲート電極１０１にワード線１０４が接続され、第１電極１０２に第１ビット線１０５が接続され、第２電極１０３に第２ビット線１０６が接続されている。図１におけるＮ型ＭＦＳＦＥＴ１００は、そのゲート電極１０１の直下に強誘電体薄膜が埋め込まれ、その様子を図２に示す。

図２は、図１に示すＮ型ＭＦＳＦＥＴのチャネル部をソース・ドレイン方向に切断した断面図である。
図２において、２０１は金属からなるゲート電極、２０２はＮ⁺拡散からなるソースもしくはドレインとなる第１電極、２０３はＮ⁺拡散からなるドレインもしくはソースとなる第２電極、２０９はシリコン基板である。ここで、図２のゲート電極２０１、第１電極２０２、および第２電極２０３は、図１のゲート電極１０１、第１電極１０２、第２電極１０３にそれぞれ対応する。

図２において、２００はＰＺＴＮからなる強誘電体薄膜である。結晶性の優れたＰＺＴＮから形成される強誘電体薄膜２００は、両端に電圧を印加すると内部に分極が起こるとともに、一度起きた分極は反転しにくい性質があり、図３に示すような角型性の良いヒステリシス特性を持っている。
なお、図５８は、強誘電体薄膜として従来から多く使用されているＰＺＴやＳＢＴの代表的な特性図である。図３と図５８を比較すると、最近、注目されているＰＺＴＮは従来の代表的な強誘電体よりも角型性の良いヒステリシス特性を持っていることがわかる。

なお、ＰＺＴとはＰｂ（Ｚｒ，Ｔｉ）Ｏ₃の総称であり、ＰＺＴＮとはＰＺＴのＴｉの一部をＮｂで置き換えたものの総称であり、ＳＢＴとはＳｒＢｉ₂Ｔａ₂Ｏ₉もしくはそれに近い組成の総称である。また、強誘電体薄膜２００を用いる場合、ゲート電極２０１は白金（Ｐｔ）が一般的に用いられる。
強誘電体薄膜は、図３に示すように、抗電界以上の正の電圧を加えると特性点３１１の状態となり、そこで印加電圧を除き、開放すると特性点３１２となり、かつ縦軸の交差点に相当する量が残留分極として保持される。さらに、抗電圧以上の負の電圧を加えると特性点３１３の状態に移る。そこで、印加電圧を除いて開放すると特性点３１４となり、かつ縦軸の交差点に相当する量が残留分極として保持される。

図１において、ワード線１０４と第１ビット線１０５に、図２の強誘電体薄膜２００の抗電界に相当する抗電圧以上の電圧を印加すると、これによりゲート電極２０１と第１電極２０２との間に電界が形成さ、その両者に挟まれた強誘電体薄膜２００はその内部に部分的に分極を起こす。
例えば、図２に示すゲート電極２０１が０電位で第１電極２０２が＋Ｖ電位である場合には、図４に示すように、強誘電体薄膜４００の第１電極４０２の近辺（近傍）においてゲート電極４０１側が正、第１電極４０２側が負の内部分極を起こす。一方、図２に示すゲート電極２０１が＋Ｖ電位で第１電極２０２が０電位である場合には、図５に示すように、強誘電体薄膜４００の第１電極４０２の近辺においてゲート電極４０１側が負、第１電極４０２側が正の内部分極を起こす。

また、図１において、ワード線１０４と第２ビット線１０３に、図２の強誘電体薄膜２００の抗電界に相当する抗電圧以上の電圧を印加すると、これによりゲート電極２０１と第２電極２０３との間には電界が形成され、その両者に挟まれた強誘電体薄膜２００はその内部に部分的に分極を起こす。
例えば、図２に示すゲート電極２０１が０電位で第２電極２０３が＋Ｖ電位である場合には、図６に示すように、強誘電体薄膜４００の第２電極４０３の近辺においてゲート電極４０１側が正、第２電極４０３側が負の内部分極を起こす。一方、図２に示すゲート電極２０１が＋Ｖ電位で第２電極２０３が０電位である場合には、図７に示すように、強誘電体薄膜４００の第２電極４０３の近辺においてゲート電極４０１側が負、第２電極４０３側が正の内部分極を起こす。

なお、図４、図５、図６、図７は、ゲート部に強誘電体薄膜４００を有するＮ型ＭＦＳＦＥＴのチャネル部のソース・ドレイン方向に切断した断面と、配線やＭＦＳＦＥＴ内部の状態を示す断面図である。そして、図４、図５、図６、図７において、４００は強誘電体薄膜、４０１はゲート電極、４０２はＮ⁺拡散からなりソースもしくはドレインとなる第１電極、４０３はＮ⁺拡散からなりドレインもしくはソースとなる第２電極、４０４はワード線、４０５は第１ビット線、４０６は第２ビット線である。図４、図５、図６、図７におけるワード線４０４、第１ビット線４０５、第２ビット線４０６は、図１におけるワード線１０４、第１ビット線１０５、第２ビット線１０６にそれぞれ対応している。

また、図４、図５において、第１電極４０２側に起きる強誘電体薄膜４００の分極は、電圧から開放しても残留分極として保存される。このデータの格納状態を、図１の破線１０７で示す第１データ格納箇所としている。さらに、図６、図７において、第２電極４０３側に起きる強誘電体薄膜４００の分極も同様に電圧から開放しても残留分極として保存される。このデータの格納状態を、図１の破線１０８で示す第２データ格納箇所としている。

以上の説明でわかるように、第１電極４０２側の残留分極と第２電極４０３側の残留分極は、強誘電体薄膜４００が絶縁物であり、かつ第１電極４０２と第２電極４０３がある程度離れていれば互いに独立して書き込め、かつ残留分極として保存される。
図８、図９、図１０、図１１は、ゲート部に強誘電体薄膜４００を有する１個のＭＦＳＦＥＴにおいて、その強誘電体薄膜４００内の２箇所に残留分極による記憶データを格納している様子を示す状態図である。

図８では、強誘電体薄膜４００の第１電極４０２側と第２電極４０３側とに残留分極が保存され、その各残留分極は共にゲート電極４０１側が正の分極状態で保存されている。また、図９では、強誘電体薄膜４００の第１電極４０２側と第２電極４０３側とに残留分極が保存され、その各残留分極はゲート電極４０１側がそれぞれ正および負の分極状態で保存されている。

図１０では、強誘電体薄膜４００の第１電極４０２側と第２電極４０３側とに残留分極が保存され、その各残留分極はゲート電極４０１側がそれぞれ負および正の分極状態で保存されている。図１１では、強誘電体薄膜４００の第１電極４０２側と第２電極４０３側とに残留分極が保存され、その各残留分極は共にゲート電極４０１側が負の分極状態で保存されている。

以上の説明でわかるように、１個のＭＦＳＦＥＴで４状態の残留分極の保存が可能であり、２ビットのデータの記憶ができる。
さて、ゲート部の強誘電体薄膜が分極を起こしていると、ＭＦＳＦＥＴのチャネル領域に電荷を誘起する影響を与える。図５、図７および図９、図１０、図１１に示すように、チャネル領域側に正の分極がある場合には、これによりチャネル領域に電子を誘起する。この様子をチャルネに点線の群として各図に示している。この誘起された電子はチャネルを形成するか、少なくともＭＦＳＦＥＴのスレッショルド電圧を低下させる働きをする。また、チャネル側に負の分極がある場合には、ＭＦＳＦＥＴのスレッショルド電圧を高くする働きをする。

以上述べたように、ＭＦＳＦＥＴの強誘電体薄膜では分極し、かつ残留分極の形態でデータ１、０を保存できる。
ここで、データ１とデータ０とは単なる定義上の取り決めにすぎないが、本明細書では以下のように定義する。
すなわち、データ１は、強誘電体の残留分極がＭＦＳＦＥＴにスレッショルド電圧に影響を与え、チャネル領域を形成しやすいようにスレッショルド電圧を下げる場合である。また、データ０は、逆にチャネル領域が形成しにくくなるようにスレッショルド電圧を高くする場合である。

この定義によれば、保存データは、図８の状態では（０，０）、図９の状態では（０，１）、図１０の状態では（１，０）、図１１の状態では（１，１）と表現できる。
（データの読み出し）
次に、ＭＦＳＦＥＴの強誘電体薄膜に残留電荷として蓄積されたデータを読み出す方法について述べる。

図１２は、ゲート部に強誘電体薄膜４００を有するＮ型ＭＦＳＦＥＴのチャネル部のソース・ドレイン方向に切断した断面図であって、チャネルの電荷の様子を示している。
図１２において、１２００は強誘電体薄膜、１２０１はゲート電極、１２０２はＮ⁺拡散からなるソースもしくはドレインとなる第１電極、１２０３はＮ⁺拡散からなるドレインもしくはソースとなる第２電極である。第１ビット線１２０５を通して第１電極１２０２に０電位を与える。また、ワード線１２０４と第２ビット線１２０６を通してゲート電極１２０１と第２電極１２０３とに、強誘電体薄膜１２００の抗電界に相当する抗電圧以下の正であるＶ１の電位をそれぞれ与える。このとき、第１電極１２０２はソースとなり、ゲート・ソース間の電位ＶGSは、次の（１）式のようになる。

ＶGS＝Ｖ１−０＝Ｖ１・・・（１）
また、ドレイン・ソース間の電位ＶDSは、次の（２）式のようになる。
ＶDS＝Ｖ１−０＝Ｖ１・・・（２）
したがって、強誘電体薄膜１２００が分極を起こしていない状態でのＮ型ＭＦＳＦＥＴのスレッショルド電圧をＶthとすると、Ｖthが正であればＭＦＳＦＥＴの不飽和か飽和かの動作領域を判定するには、絶縁ゲート電界効果型トランジスタであるＭＯＳＦＥＴの場合と同様であって、ＶDSと（ＶGS−Ｖth）の大小判定となる。

さて、ＶDS＝Ｖ１であり、ＶGS−Ｖth＝Ｖ１−Ｖthである。したがって、Ｖthが正である限り、ＶDS＞ＶGS−Ｖthとなり、Ｎ型ＭＦＳＦＥＴは飽和領域動作となる。
ソース・ドレイン間には電位差があるので、チャネルの表面の電位はソース側からドレインへ移動するにつれて電位が異なるが、この電位をＶＣとすると、（ＶＣ−Ｖth）＞０を満たす領域には誘起されたキャリアによるチャネルが形成される。このチャネルが、図１２に示す領域１２１１である。

なお、チャネルの電位ＶＣは、前述したように場所により値を変え、（ＶＣ−Ｖth）はソース側ほど大きい。したがって、ソース側ほど誘起される電荷量が大きいので、図１２のチャネル領域１２１１のように深さが異なり、チャネルに誘起される電荷量の違いを表現している。
さて、（ＶＣ−Ｖth）＝０となる点１２１２に達すると、チャネルを形成する電荷は誘起されなくなる。さらに、ドレイン側に近づくと、キャリアが誘起されない空乏層領域１２１３となる。

このＭＦＳＦＥＴのドレイン・ソース間に流れる電流ＩDSは、ＭＦＳＦＥＴのコンダクタンス定数をβとして、前述したように飽和領域動作となるので、次の（３）式で表される。
ＩDS＝（１／２）β（Ｖ１−Ｖth）²・・・（３）
この式によれば、飽和領域で流れる電流ＩDSは、ソース側の電荷を誘起しチャネルが形成される領域で事実上、決定され、ドレイン側の空乏層側の状態には殆ど影響されないことを示している。したがって、ソース側の強誘電体薄膜１２００の分極状態がスレッショルド電圧に影響を与え、流れる電流量を大きく支配する。分極状態が正方向と負方向でスレッショルド電圧が±ΔＥの変化があるとすればΔＥを電流Ｉの関数としてＩDS（ΔＥ）と表現すれば電流量の差ΔＩDSは、次の（４）式で表される。

ΔＩDS＝ＩDS（＋ΔＥ）−ＩDS（−ΔＥ）
＝２β・ΔＥ・（Ｖ１−Ｖth） ・・・（４）
さらに、Ｖ１は抗電圧以下であり、Ｖthも正であるので、−ΔＥの絶対値も大きいとすれば、強誘電体薄膜１２００の分極状態の差がＭＦＳＦＥＴのオン（ＯＮ）、オフ（ＯＦＦ）との違いに設定することも可能である。

ただし、以上の分極電荷量やスレッショルド電圧に影響を与える要因は様々であるので、そのままでは検出上の最適点とならないことがある。
この場合には、前述のＭＦＳＦＥＴにチャネルドープを行って強制的に分極状態の差異が、ＭＯＳＦＥＴの事実上のオン（ＯＮ）、オフ（ＯＦＦ）の動作点になるように設定する。このようにすると、データ検出が確実になり、検出回路の構成も簡単になって、コンパクト、低消費電力、かつ高速動作が可能となる。

すなわち、ＭＦＳＦＥＴにチャネルドープを行い、ＭＦＳＦＥＴのスレッショルド電圧を適切に調整すると、残留分極の方向の相違によってＭＦＳＦＥＴがオン、オフの差となって区別がはっきりする動作領域に持ち込み、データの検出が容易な構成にすることができる。
図１３は、第１データ格納箇所のデータを読み出すときのＮ型ＭＦＳＦＥＴのチャネル部のソース・ドレイン方向に切断した断面図であって、チャネルの電荷の様子を示している。

図１３において、図１２と同様に第１ビット線１２０５を通して第１電極１２０２に０電位を与える。また、ワード線１２０４と第２ビット線１２０６を通してゲート電極１２０１と第２電極１２０３とに、強誘電体薄膜１２００の抗電界に相当する抗電圧以下の正であるＶ１の電位をそれぞれ与える。このとき、第１電極１２０２がソース電極となって、ＭＦＳＦＥＴは飽和領域で動作する。

したがって、図１３の第１データ格納箇所１２０７の近辺の残留分極状態がソース近辺のスレッショルド電圧に影響を与え、流れる電流の差異に決定的な要因となる。このとき、第２データ格納箇所１２０８の残留分極状態は空乏層１２１３上にあるので流れる電流にはあまり影響を与えない。したがって、図１３の状態でＭＦＳＦＥＴの電流値を検出すれば、第１データ格納箇所１２０７の残留分極状態を検出できる。

図１４は、第２データ格納箇所のデータを読み出すときのＮ型ＭＦＳＦＥＴのチャネル部のソース・ドレイン方向に切断した断面図であって、チャネルの電荷の様子を示している。
図１４において、第２ビット線１２０６を通して第２電極１２０３に０電位を与える。また、ワード線１２０４と第１ビット線１２０５を通してゲート電極１２０１と第１電極１２０２とに、強誘電体薄膜１２００の抗電界に相当する抗電圧以下の正であるＶ１の電位をそれぞれ与える。

このとき、第２電極１２０３がソース電極となって、ＭＦＳＦＥＴは飽和領域で動作する。したがって、図１４の第２データ格納箇所１２０８近辺の残留分極状態がソース近辺のスレッショルド電圧に影響を与え、流れる電流の差異に決定的な要因となる。このとき、第１データ格納箇所１２０７の残留分極状態は空乏層１２１３上にあるので流れる電流にはあまり影響を与えない。したがって、図１４の状態でＭＦＳＦＥＴの電流値を検出すれば第２データ格納箇所１２０８の残留分極状態を検出できる。

以上の説明は、単体のメモリセルについての場合であるが、実際には複数個のメモリセルを行列状に配置し、集積効率を高めた構成をとる必要がある。以下に、全体の配置と各信号線の制御の仕方について説明する。
（メモリセル群とその周辺回路）
図１５は、複数個のメモリセルからなるメモリセル群とその周辺回路の構成を示す図である。

メモリセル群１５２０は、図１５の破線内に示すように、ゲート部に強誘電体薄膜を有するＮ型ＭＦＳＦＥＴ１５２１、１５２２、１５２３、１５２４、１５２５等からなり、この複数個のＮ型ＭＦＳＦＥＴが行列状に配置されている。
同じ行に配置されたＭＦＳＦＥＴ１５２１、１５２２、１５２３等は、各ゲート電極が共通のワード線１５４１に接続されている。また、同じ列状に配置されたＭＦＳＦＥＴ１５２１、１５２４、１５２５等は、各第１電極が共通の第１ビット線１５３１に接続され、各第２電極が共通の第２ビット線１５３２に接続されている。

周辺回路は、図１５に示すように、ビット線選択制御回路１５５１、１５５２、ワード線選択制御回路１５５３、書き込み回路１５５４、書き込み・読み出し回路１５５５、および読み出し回路１５５６などからなる。
ビット線選択制御回路１５５１、１５５２およびワード線選択制御回路１５５３は、メモリセル群１５２０と接続されるワード線とビット線をそれぞれ選択するものであり、この選択によりメモリセル群１５２０内の所望の１つのメモリセルが選択できるようになっている。

書き込み回路１５５４は、メモリセル群１５２０のうち、上記のように選択されたメモリセルへのデータの書き込み動作を行うものである。読み出し回路１５５６は、メモリセル群１５２０のうち、上記のように選択されたメモリセルからのデータの読み出し動作を行うものである。書き込み・読み出し回路１５５５は、書き込み回路１５５４がメモリセルへのデータの書き込み動作を行うときには、その書き込み回路１５５４と連係してその書き込み動作を行い、読み出し回路１５５６がメモリセルからのデータの読み出し動作を行うときには、読み出し回路１５５６と連係してその読み出し動作を行うものである。

ここで、書き込み回路１５５４などがデータの書き込み動作を行うときに、選択アドレスのメモリセルに係るワード線やビット線にデータ書き込みに必要な電位を単純に与えると、電位を与えたワード線やビット線の影響で非選択アドレスのメモリセルに抗電圧以上の電圧が加わることも起こり、非選択アドレスのメモリセルの残留分極を書き換えてしまうことが起こりうる。したがって、後述のように、選択アドレスのワード線やビット線を制御するのみならず、非選択アドレスに対応するワード線やビット線も適切、かつ総合的に制御する必要がある。

このために、ワード線選択制御回路１５５３やビット線選択制御回路１５５１、１５５２は、メモリセル全体のワード線やビット線を適切、かつ総合的に制御するようになっている。また、データの読み出し時にも抗電圧以上の電圧をすべてのメモリセルにかけない配慮も必要となり、このためにワード線選択制御回路１５５３やビット線選択制御回路１５５１、１５５２が使用される。

次に、以上に述べた選択アドレスのみならず非選択アドレスを配慮したワード線やビット線の制御方式の実施例を説明する。
（ワード線とビット線の制御方式の実施例１）
図１６、図１７、図１８、図１９、図２０、図２１は、電源の電位が０〔Ｖ〕〜Ｖ〔Ｖ〕の範囲にある場合に（図１６参照）、その中間電位（１／２）Ｖを設け、３種類の電位を制御に用いる方式のワード線とビット線の関係を示す図である。

図３のように、ヒステリシス特性が充分に角型に近づくと抗電圧が絶対値として（１／２）ＶとＶの間にあって、（１／２）Ｖ程度の電圧が強誘電体薄膜にかかっても残留分極が保存される場合に、図１６〜図２１に示す方式が可能となる。
図１６は、選択アドレスのメモリセルにデータ１を書き込む場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択ビット線ＢＡ、非選択ビット線ＢＩの関係を示すものである。図１６において、選択ワード線ＷＡはＶ電位、選択ビット線ＢＡは０電位、非選択ワード線ＷＩは（１／２）Ｖ、非選択ビット線ＢＩは（１／２）Ｖと設定する。このとき、メモリセルの強誘電体薄膜に電位Ｖがかかるとデータ１が書き込まれ、その強誘電体薄膜に±（１／２）Ｖ、もしくは０電圧がかかる場合では残留分極が保持される。

図１７は、実際にワード線群とビット線群が行列状に配置した状態で、選択アドレスのメモリセルのみにデータ１を書き込む場合の各ワード線と各ビット線の各電位を示している。図１７において、１７６０はデータ１を書き込みたいアドレスのメモリセルであり、１７６１は選択したアドレスのワード線であり、１７６２は選択したアドレスのビット線である。

いま、選択アドレスのワード線１７６１にはＶ電位、選択したビット線１７６２には０電位をそれぞれ供給し、また他の非選択アドレスのワード線およびビット線にはすべて（１／２）Ｖを供給する。このとき、選択アドレスのメモリセル１７６０の強誘電体薄膜のみに電圧Ｖがかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±（１／２）Ｖ、もしくは０電圧がかかる。

したがって、選択アドレスのメモリセル１７６０のみに抗電圧以上の電圧が加わり、データ１の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
図１８は、選択したアドレスのメモリセルにデータ０を書き込む場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択ビット線ＢＡ、非選択ビット線ＢＩの関係を示すものである。図１８において、選択ワード線ＷＡは０電位、選択ビット線ＢＡはＶ電位、非選択ワード線ＷＩは（１／２）Ｖ、非選択ビット線ＢＩは（１／２）Ｖと設定する。このとき、メモリセルの強誘電体薄膜に−Ｖの電位がかかるとデータ０が書き込まれ、その強誘電体薄膜に±（１／２）Ｖ、もしくは０電位がかかる場合では残留分極が保持される。

図１９は、実際にワード線群とビット線群が行列状に配置した状態で、選択アドレスのメモリセルのみにデータ０を書き込む場合の各ワード線と各ビット線の各電位を示している。図１９において、１７６０はデータ０を書き込みたいアドレスのメモリセルであり、１７６１は選択したアドレスのワード線であり、１７６２は選択したアドレスのビット線である。

いま、選択アドレスのワード線１７６１には０電位、選択したビット線１７６２にはＶの電位をそれぞれ供給し、また他の非選択アドレスのワード線およびビット線にはすべて（１／２）Ｖを供給する。このとき、選択アドレスのメモリセル１７６０の強誘電体薄膜のみに−Ｖがかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±（１／２）Ｖ、もしくは０電位がかかる。

したがって、選択アドレスのメモリセル１７６０にのみ抗電圧以上の電圧が加わり、データ０の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
図２０は、選択したＭＦＳＦＥＴの第１データ格納箇所の残留分極データを読み出す場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択第１ビット線Ｂ１、選択第２ビット線Ｂ２、非選択ビット線ＢＩの関係を示すものである。

図２０において、２０７０は選択したアドレスのＮ型ＭＦＳＦＥＴであり、２０７１はＭＦＳＦＥＴ２０７０のソースもしくはドレインとなる第１電極に接続された第１ビット線であり、２０７２はＭＦＳＦＥＴ２０７０のドレインもしくはソースとなる第２電極に接続された第２ビット線である。２０７４は、選択したアドレスのＭＦＳＦＥＴ２０７０のゲート電極に接続されたワード線である。また、２０７７はＭＦＳＦＥＴ２０７０の第１データ格納場所である。

いま、選択されたＭＦＳＦＥＴ２０７０の第１データ格納場所２０７７の残留分極データを読み出すには、選択したワード線２０７４に（１／２）Ｖの電位を、選択した第１ビット線２０７１に０電位、選択した第２ビット線２０７２に（１／２）Ｖの電位をそれぞれ与える。
すると、ＭＦＳＦＥＴ２０７０は、Ｎ型ＭＦＳＦＥＴであって、ゲート電極にはワード線２０７４から（１／２）Ｖの電位、ソース電極には第１ビット線２０７１から０電位、ドレイン電極には第２ビット線２０７２から（１／２）Ｖの電位がそれぞれ供給されるので、オン（ＯＮ）し、かつ飽和領域で動作する。

したがって、Ｎ型ＭＦＳＦＥＴのソース側に位置する第１データ格納箇所２０７７の残留分極の方向性がＭＦＳＦＥＴのスレッショルド電圧に影響を与えた電流が、第１ビット線２０７１と第２ビット線２０７２との間に流れる。そこで、その電流を図１５の読み出し回路１５５６で検出すれば、検出した電流の大小によって読み出したデータの１または０を判定できる。

このとき、他の非選択ワード線２０７５や非選択ビット線２０７３には、すべて０電位を与える。この結果、他の非選択アドレスのＭＦＳＦＥＴはオフ（ＯＦＦ）しているので、電流は流れない。また、すべてのＭＦＳＦＥＴの強誘電体薄膜には０もしくは（１／２）Ｖの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
図２１は、選択したＭＦＳＦＥＴの第２データ格納箇所の残留分極データを読み出す場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択第１ビット線Ｂ１、選択第２ビット線Ｂ２、非選択ビット線ＢＩの関係を示すものである。

図２１において、２０７０は選択したアドレスのＮ型ＭＦＳＦＥＴであり、２０７１はＭＦＳＦＥＴ２０７０のソースもしくはドレインとなる第１電極に接続された第１ビット線であり、２０７２はＭＦＳＦＥＴ２０７０のドレインもしくはソースとなる第２電極に接続された第２ビット線である。２０７４は、選択したアドレスのＭＦＳＦＥＴ２０７０のゲート電極に接続されたワード線である。また、２０７８はＭＦＳＦＥＴ２０７０の第２データ格納場所である。

いま、選択されたＭＦＳＦＥＴ２０７０の第２データ格納場所２０７８の残留分極データを読み出すには、選択したワード線２０７４に（１／２）Ｖの電位を、選択した第２ビット線２０７２に０電位、選択した第１ビット線２０７１に（１／２）Ｖの電位をそれぞれ与える。
すると、ＭＦＳＦＥＴ２０７０は、Ｎ型ＭＦＳＦＥＴであって、ゲート電極にはワード線２０７４から（１／２）Ｖの電位、ソース電極には第２ビット線２０７２から０電位、ドレイン電極には第１ビット線２０７１から（１／２）Ｖの電位がそれぞれ供給されるので、オン（ＯＮ）し、かつ飽和領域で動作する。

したがって、Ｎ型ＭＦＳＦＥＴのソース側に位置する第２データ格納箇所２０７８の残留分極の方向性がＭＦＳＦＥＴのスレッショルド電圧に影響を与えた電流が、第２ビット線２０７２と第１ビット線２０７１との間に流れる。そこで、その電流を図１５の読み出し回路１５５６で検出すれば、検出した電流の大小によって読み出したデータの１または０を判定できる。

このとき、他の非選択ワード線２０７５や非選択ビット線２０７３にはすべて０電位を与える。この結果、他の非選択アドレスのＭＦＳＦＥＴはオフ（ＯＦＦ）しているので、電流は流れない。また、すべてのＭＦＳＦＥＴの強誘電体薄膜には０もしくは（１／２）Ｖの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
以上の説明において、メモリセルからデータの読み出しの際に、強誘電体薄膜の残留分極は保存されていて、メモリセルのデータは破壊されていない。したがって、本発明では、従来の強誘電体メモリにおいて必要としていたデータの再書き込みと、それに要するサイクルが不要となる。
（ワード線とビット線の制御方式の実施例２）
図２２、図２３、図２４、図２５、図２６、図２７は、電源の電位が０〔Ｖ〕〜Ｖ〔Ｖ〕の範囲にある場合に（図２２参照）、２つの中間電位（１／３）Ｖ、（２／３）Ｖを設け、４種類の電位を制御に用いる方式のワード線とビット線の関係を示す図である。

図３にように、ヒステリシス特性が充分に角型に近づくと抗電圧が１／２ＶとＶの間にある場合には前述したワード線とビット線の制御方式の実施例１で述べた方式で良いが、ヒステリシスの角型特性が不充分である強誘電体材料や製造上のバラツキを考慮して抗電圧に対して残留分極を保持する余裕度と安全性を高める必要があり、１／３Ｖ程度の電圧が強誘電体薄膜にかかっても残留分極が保存される場合に適した方式として図２２〜図２７に示す方式が可能となる。

図２２は、選択したアドレスのメモリセルにデータ１を書き込む場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択ビット線ＢＡ、非選択ビット線ＢＩの関係を示すものである。図２２において、選択ワード線ＷＡはＶ電位、選択ビット線ＢＡは（１／３）Ｖ電位、非選択ワード線ＷＩは（１／３）Ｖ、非選択ビット線ＢＩは（２／３）Ｖと設定する。このとき、メモリセルの強誘電体薄膜に（２／３）Ｖがかかるとデータ１が書き込まれ、その強誘電体薄膜に±（１／３）Ｖ、もしくは０では残留分極が保持される。

図２３は、実際にワード線群とビット線群が行列状に配置した状態で選択アドレスのメモリセルのみにデータ１を書き込む場合の各ワード線と各ビット線の各電位を示している。図２３において、２３６０はデータ１を書き込みたいアドレスのメモリセルであり、２３６１は選択したアドレスのワード線であり、２３６２は選択したアドレスのビット線である。

いま、選択アドレスのワード線２３６１にはＶ電位、選択したビット線２３６２には（１／３）Ｖの電位をそれぞれ供給し、また他の非選択アドレスのワード線には（１／３）Ｖ、また他の非選択アドレスのビット線にはすべて（２／３）Ｖの電位を供給する。このとき、選択アドレスのメモリセル２３６０の強誘電体薄膜のみに（２／３）Ｖの電圧がかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±（１／３）Ｖ、もしくは０電圧がかかる。

したがって、選択アドレスのメモリセル２３６０のみに抗電圧以上の電圧が加わり、データ１の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
図２４は、選択したアドレスのメモリセルにデータ０を書き込む場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択ビット線ＢＡ、非選択ビット線ＢＩの関係を示すものである。図２４において、選択ワード線ＷＡは０電位、選択ビット線ＢＡは（２／３）Ｖ電位、非選択ワード線ＷＩは（２／３）Ｖ、非選択ビット線ＢＩは（１／３）Ｖの各電位に設定する。このとき、メモリセルの強誘電体薄膜に−（２／３）Ｖの電圧がかかるとデータ０が書き込まれ、強誘電体薄膜に±（１／３）Ｖ、もしくは０電圧では残留分極が保持される。

図２５は、実際にワード線群とビット線群が行列状に配置した状態で、選択アドレスのメモリセルのみにデータ０を書き込む場合の各ワード線と各ビット線の各電位を示している。図２５において、２３６０は０データを書き込みたいアドレスのメモリセルであり、２３６１は選択したアドレスのワード線であり、２３６２は選択したアドレスのビット線である。

いま、選択アドレスのワード線２３６１には０電位、選択したビット線２３６２には（２／３）Ｖの電位をそれぞれ供給し、また他の非選択アドレスのワード線には（２／３）Ｖ、また他の非選択アドレスのビット線にはすべて（１／３）Ｖの電位を供給する。このとき、選択アドレスのメモリセル２３６０の強誘電体薄膜のみに−（２／３）Ｖの電圧がかかり、他の非選択アドレスの強誘電体薄膜には±（１／３）Ｖ、もしくは０電圧がかかる。

したがって、選択アドレスのメモリセル２３６０にのみ抗電圧以上の電圧が加わり、データ０の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
図２６は、選択したＭＦＳＦＥＴの第１データ格納箇所の残留分極データを読み出す場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択第１ビット線Ｂ１、選択第２ビット線Ｂ２、非選択ビット線ＢＩの関係を示すものである。

図２６において、２６７０は選択したアドレスのＮ型ＭＦＳＦＥＴであり、２６７１はＭＦＳＦＥＴ２６７０のソースもしくはドレインとなる第１電極に接続された第１ビット線であり、２６７２はＭＦＳＦＥＴ２６７０のドレインもしくはソースとなる第２電極に接続された第２ビット線である。２６７４は、選択したアドレスのＭＦＳＦＥＴ２６７０のゲート電極に接続されたワード線である。また、２６７７は、ＭＦＳＦＥＴ２６７０の第１データ格納箇所である。

いま、選択されたＭＦＳＦＥＴ２６７０の第１データ格納箇所２６７７の残留分極データを読み出すには、選択したワード線２６７４に（１／３）Ｖの電位を、選択した第１ビット線２６７１に０電位、選択対の第２ビット線２６７２に（１／３）Ｖの電位をそれぞれ与える。
すると、ＭＦＳＦＥＴ２６７０は、Ｎ型ＭＦＳＦＥＴであって、ゲート電極にはワード線２６７４から（１／３）Ｖの電位、ソース電極には第１ビット線２６７１から０電位、ドレイン電極には第２ビット線２６７２から（１／３）Ｖの電位がそれぞれ供給されるので、オン（ＯＮ）し、かつ飽和領域で動作する。

したがって、Ｎ型ＭＦＳＦＥＴのソース側に位置する第１データ格納箇所２６７７の残留分極の方向性がＭＦＳＦＥＴのスレッショルド電圧に影響を与えた電流が、第１ビット線２６７１と第２ビット線２６７２との間に流れる。そこで、その電流を図１５の読み出し回路１５５６で検出すれば、検出した電流の大小によって読み出したデータの１または０を判定できる。

このとき、他の非選択ワード線２６７５や非選択ビット線２６７３には、すべて０電位を与える。この結果、他の非選択アドレスのＭＦＳＦＥＴはオフ（ＯＦＦ）しているので、電流は流れない。また、すべてのＭＦＳＦＥＴの強誘電体薄膜には、０もしくは（１／３）Ｖの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
図２７は、選択したＭＦＳＦＥＴの第２データ格納箇所の残留分極データを読み出す場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択第１ビット線Ｂ１、選択第２ビット線Ｂ２、非選択ビット線ＢＩの関係を示すものである。

図２７において、２６７０は選択したアドレスのＮ型ＭＦＳＦＥＴであり、２６７１はＭＦＳＦＥＴ２６７０のソースもしくはドレインとなる第１電極に接続された第１ビット線であり、２６７２はＭＦＳＦＥＴ２６７０のドレインもしくはソースとなる第２電極に接続された第２ビット線である。２６７４は、選択したアドレスのＭＦＳＦＥＴ２６７０のゲート電極に接続されたワード線である。また、２６７８は、ＭＦＳＦＥＴ２６７０の第２データ格納箇所である。

いま、選択されたＭＦＳＦＥＴ２６７０の第２データ格納箇所２６７８の残留分極データを読み出すには、選択したワード線２６７４に（１／３）Ｖの電位を、選択した第２ビット線２６７２に０電位、選択対の第１ビット線２６７１に（１／３）Ｖの電位をそれぞれ与える。
すると、ＭＦＳＦＥＴ２６７０は、Ｎ型ＭＦＳＦＥＴであって、ゲート電極にはワード線２６７４から（１／３）Ｖの電位、ソース電極には第２ビット線２６７２から０電位、ドレイン電極には第１ビット線２６７１から（１／３）Ｖの電位がそれぞれ供給されるので、オン（ＯＮ）し、かつ飽和領域で動作する。

したがって、Ｎ型ＭＦＳＦＥＴのソース側に位置する第２データ格納箇所２６７８の残留分極の方向性がＭＦＳＦＥＴのスレッショルド電圧に影響を与えた電流が、第２ビット線２６７２と第１ビット線２６７１との間に流れる。そこで、その電流を図１５の読み出し回路１５５６で検出すれば、検出した電流の大小によって読み出したデータの１または０を判定できる。

このとき、他の非選択ワード線２６７５や非選択ビット線２６７３にはすべて０電位を与える。この結果、他の非選択アドレスのＭＦＳＦＥＴはオフ（ＯＦＦ）しているので、電流は流れない。また、すべてのＭＦＳＦＥＴの強誘電体薄膜には０もしくは（１／３）Ｖの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
（ワード線とビット線の制御方式の実施例３）
図２８、図２９、図３０、図３１、図３２、図３３は、電源の電位が０〔Ｖ〕〜Ｖ〔Ｖ〕の範囲にある場合に（図２８参照）、３つの中間電位（１／４）Ｖ、（２／４）Ｖ、（３／４）Ｖを設けて５種類の電位を制御に用いる方式のワード線とビット線の関係を示す図である。

前述したワード線とビット線の制御方式としての実施例２の方式は、書き込みの際に多く存在する非選択ワード線を選択アドレスのデータが１か０かによって、非選択でありながら（１／３）Ｖか（２／３）Ｖかを変更せねばならず、多大の充放電電流による無駄な消費電流と書き込み時間の遅れをもたらす可能性のある方式であった。
そこで、書き込み電圧と残留分極を保持する抗電圧の関係では同じ余裕度であるが、書き込みの際において、非選択のワード線では（２／４）Ｖの同一電位で済み、より低消費電力に適した方式について、図２８〜図３３を参照して説明する。

図２８は、選択したアドレスのメモリセルにデータ１を書き込む場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択ビット線ＢＡ、非選択ビット線ＢＩの関係を示すものである。図２８において、選択ワード線ＷＡはＶ電位、選択ビット線ＢＡは（１／４）Ｖ電位、非選択ワード線ＷＩは（２／４）Ｖ、非選択ビット線ＢＩは（３／４）Ｖと設定する。このとき、メモリセルの強誘電体薄膜に絶対値で（３／４）Ｖの電圧がかかるとデータ１が書き込まれ、その強誘電体薄膜に±（１／４）Ｖの電位、もしくは０電位では残留分極が保持される。

図２９は、実際にワード線群とビット線群が行列状に配置した状態で選択アドレスのメモリセルのみにデータ１を書き込む場合の各ワード線と各ビット線の各電位を示している。図２９において、２９６０はデータ１を書き込みたいアドレスのメモリセルであり、２９６１は選択したアドレスのワード線であり、２９６２は選択したアドレスのビット線である。

いま、選択アドレスのワード線２９６１にはＶの電位、選択したビット線２９６２には（１／４）Ｖの電位をそれぞれ供給し、また他の非選択アドレスのワード線には（２／４）Ｖ、また他の非選択アドレスのビット線にはすべて（３／４）Ｖを供給する。このとき、選択アドレスのメモリセル２９６０の強誘電体薄膜のみに（３／４）Ｖの電圧がかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±（１／４）Ｖの電圧がかかる。

したがって、選択アドレスのメモリセル１７６０のみに抗電圧以上の電圧が加わり、データ１の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
図３０は、選択したアドレスのメモリセルにデータ０を書き込む場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択ビット線ＢＡ、非選択ビット線ＢＩの関係を示すものである。図３０において、選択ワード線ＷＡは０電位、選択ビット線ＢＡは（３／４）Ｖ電位、非選択ワード線ＷＩは（２／４）Ｖ、非選択ビット線ＢＩは（１／４）Ｖと設定する。このとき、メモリセルの強誘電体薄膜に−（３／４）Ｖがかかるとデータ０が書き込まれ、その強誘電体薄膜に±（１／４）Ｖの電位、もしくは０電位では残留分極が保持される。

図３１は、実際にワード線群とビット線群が行列状に配置した状態で選択アドレスのメモリセルのみにデータ０を書き込む場合の各ワード線と各ビット線の各電位を示している。図３１において、２９６０は０データを書き込みたいアドレスのメモリセルであり、２９６１は選択したアドレスのワード線であり、２９６２は選択したアドレスのビット線である。

いま、選択アドレスのワード線２９６１には０電位、選択したビット線２９６２には（３／４）Ｖの電位を供給し、また他の非選択アドレスのワード線には（２／４）Ｖ、また他の非選択アドレスのビット線にはすべて（１／４）Ｖの電位を供給する。このとき、選択アドレスのメモリセル２９６０の強誘電体薄膜のみに−（３／４）Ｖの電圧がかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±（１／４）Ｖの電圧がかかる。

したがって、選択アドレスのメモリセル２９６０のみ抗電圧以上の電圧が加わり、データ０の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので非選択アドレスには影響を与えない。
図３２は、選択したＭＦＳＦＥＴの第１データ格納箇所の残留分極データを読み出す場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択第１ビット線Ｂ１、選択第２ビット線Ｂ２、非選択ビット線ＢＩの関係を示すものである。

図３２において、３２７０は選択したアドレスのＮ型ＭＦＳＦＥＴであり、３２７１はＭＦＳＦＥＴ３２７０のソースもしくはドレインとなる第１電極に接続された第１ビット線であり、３２７２はＭＦＳＦＥＴ３２７０のドレインもしくはソースとなる第２電極に接続された第２ビット線である。３２７４は、選択したアドレスのＭＦＳＦＥＴ３２７０のゲート電極に接続されたワード線である。また、３２７７は、ＭＦＳＦＥＴ３２７０の第１データ格納箇所である。

いま、選択されたＭＦＳＦＥＴ３２７０の第１データ格納場所３２７７の残留分極データを読み出すには、選択したワード線３２７４に（１／４）Ｖの電位を、選択した第１ビット線３２７１に０電位、選択した第２ビット線３２７２に（１／４）Ｖの電位をそれぞれ与える。
すると、ＭＦＳＦＥＴ３２７０は、Ｎ型ＭＦＳＦＥＴであって、ゲート電極にはワード線３２７４から（１／４）Ｖの電位、ソース電極には第１ビット線３２７１から０電位、ドレイン電極には第２ビット線３２７２から（１／４）Ｖの電位がそれぞれ供給されるので、オン（ＯＮ）し、かつ飽和領域で動作する。

したがって、Ｎ型ＭＦＳＦＥＴのソース側に位置する第１データ格納箇所３２７７の残留分極の方向性がＭＦＳＦＥＴのスレッショルド電圧に影響を与えた電流が、第１ビット線３２７１と第２ビット線３２７２との間に流れる。そこで、その電流を図１５の読み出し回路１５５６で検出すれば、検出した電流の大小によって読み出したデータの１または０を判定できる。

このとき、他の非選択ワード線３２７５や非選択ビット線３２７３にはすべて０電位を与える。この結果、他の非選択アドレスのＭＦＳＦＥＴはオフ（ＯＦＦ）しているので、電流は流れない。また、すべてのＭＦＳＦＥＴの強誘電体薄膜には０もしくは（１／４）Ｖの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
図３３は、選択したＭＦＳＦＥＴの第２データ格納箇所の残留分極データを読み出す場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択第１ビット線Ｂ１、選択第２ビット線Ｂ２、非選択ビット線ＢＩの関係を示すものである。

図３３において、３２７０は選択したアドレスのＮ型ＭＦＳＦＥＴであり、３２７１はＭＦＳＦＥＴ３２７０のソースもしくはドレインとなる第１電極に接続された第１ビット線であり、３２７２はＭＦＳＦＥＴ３２７０のドレインもしくはソースとなる第２電極に接続された第２ビット線である。３２７４は、選択したアドレスのＭＦＳＦＥＴ３２７０のゲート電極に接続されたワード線である。また、３２７８は、ＭＦＳＦＥＴ３２７０の第２データ格納箇所である。

いま、選択されたＭＦＳＦＥＴ３２７０の第２データ格納箇所３２７８の残留分極データを読み出すには、選択したワード線３２７４に（１／４）Ｖの電位を、選択した第２ビット線３２７２に０電位、選択した第１ビット線３２７１に（１／４）Ｖの電位をそれぞれ与える。
すると、ＭＦＳＦＥＴ３２７０は、Ｎ型ＭＦＳＦＥＴであって、ゲート電極にはワード線３２７４から（１／４）Ｖの電位、ソース電極には第２ビット線３２７２から０電位、ドレイン電極には第１ビット線３２７１から（１／４）Ｖの電位がそれぞれ供給されるので、オン（ＯＮ）し、かつ飽和領域で動作する。

したがって、Ｎ型ＭＦＳＦＥＴのソース側に位置する第２データ格納箇所３２７８の残留分極の方向性がＭＦＳＦＥＴのスレッショルド電圧に影響を与えた電流が、第２ビット線３２７２と第１ビット線３２７１との間に流れる。そこで、その電流を図１５の読み出し回路１５５６で検出すれば、検出した電流の大小によって読み出したデータの１または０を判定できる。

このとき、他の非選択ワード線３２７５や非選択ビット線３２７３にはすべて０電位を与える。この結果、他の非選択アドレスのＭＦＳＦＥＴはオフ（ＯＦＦ）しているので、電流は流れない。また、すべてのＭＦＳＦＥＴの強誘電体薄膜には０もしくは（１／４）Ｖの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
（本発明に係るメモリセルの第２の構成例）
図３４は、本発明の強誘電体メモリ装置の基本単位となるメモリセルの第２例の構成例を示す回路図である。

このメモリセルは、図３４に示すように、Ｐ型ＭＦＳＦＥＴ３４００と、ワード線３４０４と、第１ビット線３４０５と、第２ビット線３４０６とから構成される。すなわち、このメモリセルは、図１に示すメモリセルのＮ型ＭＦＳＦＥＴ１００を、Ｐ型ＭＦＳＦＥＴ３４００に置き換えものである。
Ｐ型ＭＦＳＦＥＴ３４００は、ゲート電極３４０１と、Ｐ⁺拡散からなりソースもしくはドレインとなる第１電極３４０２と、Ｐ⁺拡散からなりドレインもしくはソースとなる第２電極３４０３を有している。また、Ｐ型ＭＦＳＦＥＴ３４００は、ゲート電極３４０１にワード線３４０４が接続され、第１電極３４０２には第１ビット線３４０５が接続され、第２電極３４０３には第２ビット線３４０６が接続されている。図３４におけるＰ型ＭＦＳＦＥＴ３４００は、そのゲート電極３４０１の直下に強誘電体薄膜が埋め込まれ、この点は図１に示すＮ型ＭＦＳＦＥＴ１００と同様である。

このように、図３４に示すメモリセルは、図１に示すメモリセルのＮ型ＭＦＳＦＥＴ１００をＰ型ＭＦＳＦＥＴ３４００に置き換えたものである。このため、図３４に示すメモリセルは、電源や制御する電圧の正負が逆になること以外は図１に示すメモリセルと基本的には同一の構成と機能を持ち、２ビットの残留分極によるデータ保持ができる。
図３５は、図３４に示す単位メモリセルを行列状に配置してメモリセル群３５２０を形成した回路例を示す。図３５に示すメモリ３５２０は、図１５に示すメモリセル群１５２０において、Ｎ型ＭＦＳＦＥＴをＰ型ＭＦＳＦＥＴに置き換えたものである。Ｐ型ＭＦＳＦＥＴに置き換えてもＭＦＳＦＥＴ、ワード線、第１ビット線、第２ビット線の構成は同一である。従って、メモリセル群３５２０の周辺回路は図示しないが、図１５に示す周辺回路と基本的に同じものが使用される。
（ワード線とビット線の制御方式の実施例４）
図３６、図３７、図３８、図３９、図４０、図４１は、前述したＰ型ＭＦＳＦＥＴにメモリセルのＭＦＳＦＥＴを置き換えた場合であって、電源の電位が０〔Ｖ〕〜Ｖ〔Ｖ〕の範囲にある場合に（図３６参照）、その中間電位（１／２）Ｖを設け、３種類の電位を制御に用いる方式のワード線とビット線の関係を示す図である。

図３６は、選択したアドレスのメモリセルにデータ１を書き込む場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択ビット線ＢＡ、非選択ビット線ＢＩの関係を示すものである。図３６において、選択ワード線ＷＡは０電位、選択ビット線ＢＡはＶ電位、非選択ワード線ＷＩは（１／２）Ｖ、非選択ビット線ＢＩは（１／２）Ｖの電位に設定する。このとき、メモリセルの強誘電体薄膜に−Ｖの電圧がかかるとデータ１が書き込まれ、その強誘電体薄膜に±（１／２）Ｖ、もしくは０電圧がかかる場合では残留分極が保持される。

図３７は、実際にワード線群とビット線群が行列状に配置した状態で、選択アドレスのメモリセルのみにデータ１を書き込む場合の各ワード線と各ビット線の各電位を示している。図３７において、３７６０はデータ１を書き込みたいアドレスのメモリセルであり、３７６１は選択したアドレスのワード線であり、３７６２は選択したアドレスのビット線である。

いま、選択アドレスのワード線３７６１には０電位、選択したビット線３７６２にはＶの電位をそれぞれ供給し、また他の非選択アドレスのワード線およびビット線にはすべて（１／２）Ｖを供給する。このとき、選択アドレスのメモリセル３７６０の強誘電体薄膜のみに−Ｖの電圧がかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±（１／２）Ｖ、もしくは０の電圧がかかる。

したがって、選択アドレスのメモリセル３７６０のみに抗電圧以上の電圧が加わり、データ１の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルのデータは変化しない。
図３８は、選択アドレスのメモリセルにデータ０を書き込む場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択ビット線ＢＡ、非選択ビット線ＢＩの関係を示すものである。図３８において、選択ワード線ＷＡはＶ電位、選択ビット線ＢＡは０電位、非選択ワード線ＷＩは（１／２）Ｖ、非選択ビット線ＢＩは（１／２）Ｖと設定する。このとき、メモリセルの強誘電体薄膜に電圧Ｖがかかるとデータ０が書き込まれ、その強誘電体薄膜に±（１／２）Ｖ、もしくは０電圧がかかる場合には残留分極が保持される。

図３９は、実際にワード線群とビット線群が行列状に配置した状態で、選択アドレスのメモリセルのみにデータ０を書き込む場合の各ワード線と各ビット線の各電位を示している。図３９において、３７６０はデータ０を書き込みたいアドレスのメモリセルであり、３７６１は選択したアドレスのワード線であり、３７６２は選択したアドレスのビット線である。

いま、選択アドレスのワード線３７６１にはＶ電位、選択したビット線３７６２には０の電位をそれぞれ供給し、また他の非選択アドレスのワード線およびビット線にはすべて（１／２）Ｖを供給する。このとき、選択アドレスのメモリセル３７６０の強誘電体薄膜のみにＶの電圧がかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±（１／２）Ｖ、もしくは０の電圧がかかる。

したがって、選択アドレスのメモリセルにのみ抗電圧以上の電圧が加わり、データ０の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
図４０は、選択したＭＦＳＦＥＴの第１データ格納箇所の残留分極データを読み出す場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択第１ビット線Ｂ１、選択第２ビット線Ｂ２、非選択ビット線ＢＩの関係を示すものである。

図４０において、４０７０は選択したアドレスのＰ型ＭＦＳＦＥＴであり、４０７１はＭＦＳＦＥＴ４０７０のソースもしくはドレインとなる第１電極に接続された第１ビット線であり、４０７２はＭＦＳＦＥＴ４０７０のドレインもしくはソースとなる第２電極に接続された第２ビット線である。４０７４は、選択したアドレスのＭＦＳＦＥＴ４０７０のゲート電極に接続されたワード線である。また、４０７７は、ＭＦＳＦＥＴ２０７０の第１データ格納箇所である。

いま、選択されたＭＦＳＦＥＴ４０７０の第１データ格納箇所４０７７の残留分極データを読み出すには、選択したワード線４０７４に（１／２）Ｖの電位を、選択した第１ビット線２０７１にＶの電位、選択した第２ビット線２０７２に（１／２）Ｖの電位をそれぞれ与える。
すると、ＭＦＳＦＥＴ４０７０は、Ｐ型ＭＦＳＦＥＴであって、ゲート電極にはワード線４０７４から（１／２）Ｖの電位、ソース電極には第１ビット線４０７１からＶの電位、ドレイン電極には第２ビット線２０７２から（１／２）Ｖの電位がそれぞれ供給されるので、オン（ＯＮ）し、かつ飽和領域で動作する。

したがって、Ｐ型ＭＦＳＦＥＴのソース側に位置する第１データ格納箇所４０７７の残留分極の方向性がＭＦＳＦＥＴのスレッショルド電圧に影響を与えた電流が、第１ビット線４０７１と第２ビット線４０７２との間に流れる。そこで、その電流を図１５に示すような読み出し回路で検出すれば、検出した電流の大小によって読み出したデータの１または０を判定できる。

このとき、他の非選択ワード線４０７５や非選択ビット線４０７３にはすべてＶ電位を与える。この結果、他の非選択アドレスのＭＦＳＦＥＴはオフ（ＯＦＦ）しているので、電流は流れない。また、すべてのＭＦＳＦＥＴの強誘電体薄膜には０もしくは（１／２）Ｖの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
図４１は、選択したＭＦＳＦＥＴの第２データ格納箇所の残留分極データを読み出す場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択第１ビット線Ｂ１、選択第２ビット線Ｂ２、非選択ビット線ＢＩの関係を示すものである。

図４１において、４０７０は選択したアドレスのＰ型ＭＦＳＦＥＴであり、４０７１はＭＦＳＦＥＴ４０７０のソースもしくはドレインとなる第１電極に接続された第１ビット線であり、４０７２はＭＦＳＦＥＴ４０７０のドレインもしくはソースとなる第２電極に接続された第２ビット線である。４０７４は選択したアドレスのＭＦＳＦＥＴ４０７０のゲート電極に接続されたワード線である。また、４０７８はＭＦＳＦＥＴ４０７０の第２データ格納箇所である。

いま、選択されたＭＦＳＦＥＴ４０７０の第２データ格納箇所４０７８の残留分極データを読み出すには、選択したワード線４０７４に（１／２）Ｖの電位を、選択した第２ビット線４０７２にＶの電位、選択した第１ビット線４０７１に（１／２）Ｖの電位をそれぞれ与える。
すると、ＭＦＳＦＥＴ４０７０は、Ｐ型ＭＦＳＦＥＴであって、ゲート電極にはワード線４０７４から（１／２）Ｖの電位、ソース電極には第２ビット線４０７２からＶの電位、ドレイン電極には第１ビット線４０７１から（１／２）Ｖの電位がそれぞれ供給されるので、オン（ＯＮ）し、かつ飽和領域で動作する。

したがって、Ｐ型ＭＦＳＦＥＴのソース側に位置する第２データ格納箇所４０７８の残留分極の方向性がＭＦＳＦＥＴのスレッショルド電圧に影響を与えた電流が、第２ビット線４０７２と第１ビット線４０７１との間に流れる。そこで、その電流を図１５で示すような読み出し回路で検出すれば、検出した電流の大小によって読み出したデータの１または０を判定できる。

このとき、他の非選択ワード線４０７５や非選択ビット線４０７３にはすべてＶ電位を与える。この結果、他の非選択アドレスのＭＦＳＦＥＴはオフ（ＯＦＦ）しているので、電流は流れない。また、すべてのＭＦＳＦＥＴの強誘電体薄膜には０もしくは（１／２）Ｖの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
（ワード線とビット線の制御方式の実施例５）
図４２、図４３、図４４、図４５、図４６、図４７は、前述したＰ型ＭＦＳＦＥＴにメモリセルのＭＦＳＦＥＴを置き換えた場合であって、電源の電位が０〔Ｖ〕〜Ｖ〔Ｖ〕の範囲にある場合に（図４２参照）、２つの中間電位（１／３）Ｖ、（２／３）Ｖを設けて４種類の電位を制御に用いる方式のワード線とビット線の関係を示す図である。

図４２は、選択したメモリセルのアドレスにデータ１を書き込む場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択ビット線ＢＡ、非選択ビット線ＢＩの関係を示すものである。図４２において、選択ワード線ＷＡは０電位、選択ビット線ＢＡは（２／３）Ｖ電位、非選択ワード線ＷＩは（２／３）Ｖ、非選択ビット線ＢＩは（１／３）Ｖと設定する。このとき、メモリセルの強誘電体薄膜に−（２／３）Ｖの電圧がかかるとデータ１が書き込まれ、その強誘電体薄膜に±（１／３）Ｖ、もしくは０電圧がかかる場合には残留分極が保持される。

図４３は、実際にワード線群とビット線群が行列状に配置した状態で、選択アドレスのメモリセルのみにデータ１を書き込む場合の各ワード線と各ビット線の各電位を示している。図４３において、４３６０はデータ１を書き込みたいアドレスのメモリセルであり、４３６１は選択したアドレスのワード線であり、４３６２は選択したアドレスのビット線である。

いま、選択アドレスのワード線４３６１には０電位、選択したビット線４３６２には（２／３）Ｖの電位をそれぞれ供給し、また他の非選択アドレスのワード線には（２／３）Ｖ、また他の非選択アドレスのビット線にはすべて（１／３）Ｖを供給する。このとき、選択アドレスのメモリセル４３６０の強誘電体薄膜のみに−（２／３）Ｖの電圧がかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±（１／３）Ｖ、もしくは０の電圧がかかる。

したがって、選択アドレスのメモリセルのみに抗電圧以上の電圧が加わり、データ１の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
図４４は、選択したアドレスのメモリセルにデータ０を書き込む場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択ビット線ＢＡ、非選択ビット線ＢＩの関係を示すものである。図４４において、選択ワード線ＷＡはＶ電位、選択ビット線ＢＡは（１／３）Ｖ電位、非選択ワード線ＷＩは（１／３）Ｖ、非選択ビット線ＢＩは（２／３）Ｖの電位に設定する。このとき、メモリセルの強誘電体薄膜に（２／３）Ｖの電圧がかかるとデータ０が書き込まれ、その強誘電体薄膜に±（１／３）Ｖ、もしくは０の電圧がかかる場合には残留分極が保持される。

図４５は、実際にワード線群とビット線群が行列状に配置した状態で、選択アドレスのメモリセルのみにデータ０を書き込む場合の各ワード線と各ビット線の各電位を示している。図４５において、４３６０はデータ１を書き込みたいアドレスのメモリセルであり、４３６１は選択したアドレスのワード線であり、４３６２は選択したアドレスのビット線である。

いま、選択アドレスのワード線４３６１にはＶ電位、選択したビット線４３６２には（１／３）Ｖの電位をそれぞれ供給し、また他の非選択アドレスのワード線には（１／３）Ｖ、また他の非選択アドレスのビット線にはすべて（２／３）Ｖの電位を供給する。このとき、選択アドレスのメモリセル４３６０の強誘電体薄膜のみに（２／３）Ｖの電圧がかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±（１／３）Ｖ、もしくは０の電圧がかかる。

したがって、選択アドレスのメモリセルにのみ抗電圧以上の電圧が加わり、データ０の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
図４６は、選択したＭＦＳＦＥＴの第１データ格納箇所の残留分極データを読み出す場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択第１ビット線Ｂ１、選択第２ビット線Ｂ２、非選択ビット線ＢＩの関係を示すものである。

図４６において、４６７０は選択したアドレスのＰ型ＭＦＳＦＥＴであり、４６７１はＭＦＳＦＥＴ４６７０のソースもしくはドレインとなる第１電極に接続された第１ビット線であり、４６７２はＭＦＳＦＥＴ４６７０のドレインもしくはソースとなる第２電極に接続された第２ビット線である。４６７４は選択したアドレスのＭＦＳＦＥＴ４６７０のゲート電極に接続されたワード線である。また、４６７７はＭＦＳＦＥＴ４６７０の第１データ格納箇所である。

いま、選択されたＭＦＳＦＥＴ４６７０の第１データ格納箇所４６７７の残留分極データを読み出すには、選択したワード線４６７４に（２／３）Ｖの電位を、選択した第１ビット線４６７１にＶの電位、選択した第２ビット線４６７２に（２／３）Ｖの電位をそれぞれ与える。
すると、ＭＦＳＦＥＴ４６７０は、Ｐ型ＭＦＳＦＥＴであって、ゲート電極にはワード線４６７４から（２／３）Ｖの電位、ソース電極には第１ビット線４６７１からＶの電位、ドレイン電極には第２ビット線４６７２から（２／３）Ｖの電位がそれぞれ供給されるので、オン（ＯＮ）し、かつ飽和領域で動作する。

したがって、Ｐ型ＭＦＳＦＥＴのソース側に位置した第１データ格納箇所４６７７の残留分極の方向性がＭＦＳＦＥＴのスレッショルド電圧に影響を与えた電流が、第１ビット線４６７１と第２ビット線４６７２との間に流れる。そこで、その電流を図１５で示すような読み出し回路で検出すれば、検出した電流の大小によって読み出したデータの１または０を判定できる。

このとき、他の非選択ワード線４６７５や非選択ビット線４６７３にはすべてＶ電位を与える。この結果、他の非選択アドレスのＭＦＳＦＥＴはオフ（ＯＦＦ）しているので、電流は流れない。また、すべてのＭＦＳＦＥＴの強誘電体薄膜には０もしくは（１／３）Ｖの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
図４７は、選択したＭＦＳＦＥＴの第２データ格納箇所の残留分極データを読み出す場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択第１ビット線Ｂ１、選択第２ビット線Ｂ２、非選択ビット線ＢＩの関係を示すものである。

図４７において、４６７０は選択したアドレスのＰ型ＭＦＳＦＥＴであり、４６７１はＭＦＳＦＥＴ４６７０のソースもしくはドレインとなる第１電極に接続された第１ビット線であり、４６７２はＭＦＳＦＥＴ４６７０のドレインもしくはソースとなる第２電極に接続された第２ビット線である。４６７４は選択したアドレスのＭＦＳＦＥＴ４６７０のゲート電極に接続されたワード線である。また、４６７８はＭＦＳＦＥＴ４６７０の第２データ格納箇所である。

いま、選択されたＭＦＳＦＥＴ４６７０の第２データ格納箇所４６７８の残留分極データを読み出すには、選択したワード線４６７４に（２／３）Ｖの電位を、選択した第２ビット線４６７２にＶ電位、選択した第１ビット線４６７１に（２／３）Ｖの電位をそれぞれ与える。
すると、ＭＦＳＦＥＴ４６７０は、Ｐ型ＭＦＳＦＥＴであって、ゲート電極にはワード線４６７４から（２／３）Ｖの電位、ソース電極には第２ビット線４６７２からＶの電位、ドレイン電極には第１ビット線４６７１から（２／３）Ｖの電位がそれぞれ供給されるので、オン（ＯＮ）し、かつ飽和領域で動作する。

したがって、Ｐ型ＭＦＳＦＥＴのソース側に位置した第２データ格納箇所４６７８の残留分極の方向性がＭＦＳＦＥＴのスレッショルド電圧に影響を与えた電流が、第２ビット線４６７２と第１ビット線４６７１との間に流れる。そこで、その電流を図１５に示すような読み出し回路で検出すれば、検出した電流の大小によって読み出したデータの１または０を判定できる。

このとき、他の非選択ワード線４６７５や非選択ビット線４６７３にはすべてＶ電位を与える。この結果、他の非選択アドレスのＭＦＳＦＥＴはオフ（ＯＦＦ）しているので、電流は流れない。また、すべてのＭＦＳＦＥＴの強誘電体薄膜には０もしくは（１／３）Ｖの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
（ワード線とビット線の制御方式の実施例６）
図４８、図４９、図５０、図５１、図５２、図５３は、前述したＰ型ＭＦＳＦＥＴにメモリセルのＭＦＳＦＥＴを置き換えた場合であって、電源の電位が０〔Ｖ〕〜Ｖ〔Ｖ〕の範囲にある場合に（図４８参照）、３つの中間電位（１／４）Ｖ、（２／４）Ｖ、（３／４）Ｖを設け、５種類の電位を制御に用いる方式のワード線とビット線の関係を示す図である。

図４８は、選択したアドレスのメモリセルにデータ１を書き込む場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択ビット線ＢＡ、非選択ビット線ＢＩの関係を示すものである。図４８において、選択ワード線ＷＡは０電位、選択ビット線ＢＡは（３／４）Ｖ電位、非選択ワード線ＷＩは（２／４）Ｖ、非選択ビット線ＢＩは（１／４）Ｖの電位に設定する。このとき、メモリセルの強誘電体薄膜に−（３／４）Ｖの電圧がかかるとデータ１が書き込まれ、その強誘電体薄膜に±（１／４）Ｖの電位、もしくは０電圧がかかる場合には残留分極が保持される。

図４９は、実際にワード線群とビット線群が行列状に配置した状態で、選択アドレスのメモリセルのみにデータ１を書き込む場合の各ワード線と各ビット線の各電位を示している。図４９において、４９６０はデータ１を書き込みたいアドレスのメモリセルであり、４９６１は選択したアドレスのワード線であり、４９６２は選択したアドレスのビット線である。

いま、選択アドレスのワード線４９６１には０電位、選択したビット線４９６２には（３／４）Ｖの電位をそれぞれ供給し、また他の非選択アドレスのワード線には（２／４）Ｖ、また他の非選択アドレスのビット線にはすべて（１／４）Ｖの電位をそれぞれ供給する。このとき、選択アドレス４９６０のメモリセルの強誘電体薄膜のみに−（３／４）Ｖの電圧がかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±（１／４）Ｖの電圧がかかる。

したがって、選択アドレスのメモリセル４９６０のみが抗電圧以上の電圧が加わり、データ１の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
図５０は、選択したアドレスのメモリセルにデータ０を書き込む場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択ビット線ＢＡ、非選択ビット線ＢＩの関係を示すものである。図５０において、選択ワード線ＷＡはＶ電位、選択ビット線ＢＡは（１／４）Ｖ電位、非選択ワード線ＷＩは（２／４）Ｖ、非選択ビット線ＢＩは（３／４）Ｖと設定する。このとき、メモリセルの強誘電体薄膜に（３／４）Ｖがかかるとデータ０が書き込まれ、強誘電体薄膜に±（１／４）Ｖの電位、もしくは０電位がかかる場合は残留分極が保持される。

図５１は、実際にワード線群とビット線群が行列状に配置した状態で、選択アドレスのメモリセルのみにデータ０を書き込む場合の各ワード線と各ビット線の各電位を示している。図５１において、４９６０はデータ０を書き込みたいアドレスのメモリセルであり、４９６１は選択したアドレスのワード線であり、４９６２は選択したアドレスのビット線である。

いま、選択アドレスのワード線４９６１にはＶの電位、選択したビット線４９６２には（１／４）Ｖの電位をそれぞれ供給し、また他の非選択アドレスのワード線には（２／４）Ｖの電位、また他の非選択アドレスのビット線にはすべて（３／４）Ｖの電位を供給する。このとき、選択アドレスのメモリセル４９６０の強誘電体薄膜のみに（３／４）Ｖの電圧がかかり、他の非選択アドレスのメモリセルの強誘電体薄膜には±（１／４）Ｖの電圧がかかる。

したがって、選択アドレスのメモリセル４９６０のみに抗電圧以上の電圧が加わり、データ０の書き込みが行われ、他の非選択アドレスのメモリセルは値は異なってもすべて抗電圧以下の電圧であるので、非選択アドレスのメモリセルには影響を与えない。
図５２は、選択したＭＦＳＦＥＴの第１データ格納箇所の残留分極データを読み出す場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択第１ビット線Ｂ１、選択対第２ビット線Ｂ２、非選択ビット線ＢＩの関係を示すものである。

図５２において、５２７０は選択したアドレスのＰ型ＭＦＳＦＥＴであり、５２７１はＭＦＳＦＥＴ５２７０のソースもしくはドレインとなる第１電極に接続された第１ビット線であり、５２７２はＭＦＳＦＥＴ５２７０のドレインもしくはソースとなる第２電極に接続された第２ビット線である。５２７４は選択したアドレスのＭＦＳＦＥＴ５２７０のゲート電極に接続されたワード線である。また、５２７７はＭＦＳＦＥＴ５２７０の第１データ格納箇所である。

いま、選択されたＭＦＳＦＥＴ５２７０の第１データ格納箇所５２７７の残留分極データを読み出すには、選択したワード線５２７４に（３／４）Ｖの電位を、選択した第１ビット線５２７１にＶの電位、選択した第２ビット線５２７２に（３／４）Ｖの電位をそれぞれ与える。
すると、ＭＦＳＦＥＴ５２７０は、Ｐ型ＭＦＳＦＥＴであって、ゲート電極にはワード線５２７４から（３／４）Ｖの電位、ソース電極には第１ビット線５２７１からＶの電位、ドレイン電極には第２ビット線５２７２から（３／４）Ｖの電位がそれぞれ供給されるので、オン（ＯＮ）し、かつ飽和領域で動作する。

したがって、Ｐ型ＭＦＳＦＥＴのソース側に位置した第１データ格納箇所５２７７の残留分極の方向性がＭＦＳＦＥＴのスレッショルド電圧に影響を与えた電流が、第１ビット線５２７１と第２ビット線５２７２との間に流れる。そこで、その電流を図１５で示すような読み出し回路で検出すれば、検出した電流の大小によって読み出したデータの１または０を判定できる。

このとき、他の非選択ワード線５２７５や非選択ビット線５２７３にはすべてＶ電位を与える。この結果、他の非選択アドレスのＭＦＳＦＥＴはオフ（ＯＦＦ）しているので、電流は流れない。また、すべてのＭＦＳＦＥＴの強誘電体薄膜には０もしくは（１／４）Ｖの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
図５３は、選択したＭＦＳＦＥＴの第２データ格納箇所の残留分極データを読み出す場合の選択ワード線ＷＡ、非選択ワード線ＷＩ、選択第１ビット線Ｂ１、選択対第２ビット線Ｂ２、非選択ビット線ＢＩの関係を示すものである。

図５３において、５２７０は選択したアドレスのＰ型ＭＦＳＦＥＴであり、５２７１はＭＦＳＦＥＴ５２７０のソースもしくはドレインとなる第１電極に接続された第１ビット線であり、５２７２はＭＦＳＦＥＴ５２７０のドレインもしくはソースとなる第２電極に接続された第２ビット線である。５２７４は選択したアドレスのＭＦＳＦＥＴ５２７０のゲート電極に接続されたワード線である。また、５２７８はＭＦＳＦＥＴ５２７０の第２データ格納箇所である。

いま、選択されたＭＦＳＦＥＴ５２７０の第２データ格納箇所５２７８の残留分極データを読み出すには、選択したワード線５２７４に（３／４）Ｖの電位を、選択した第２ビット線５２７２にＶの電位、選択対の第１ビット線５２７１に（３／４）Ｖの電位をそれぞれ与える。
すると、ＭＦＳＦＥＴ５２７０は、Ｐ型ＭＦＳＦＥＴであって、ゲート電極にはワード線５２７４から（３／４）Ｖの電位、ソース電極には第２ビット線５２７２からＶの電位、ドレイン電極には第１ビット線５２７１から（３／４）Ｖの電位がそれぞれ供給されるので、オン（ＯＮ）し、かつ飽和領域で動作する。

したがって、Ｐ型ＭＦＳＦＥＴのソース側に位置した第２データ格納箇所５２７８の残留分極の方向性がＭＦＳＦＥＴのスレッショルド電圧に影響を与えた電流が、第２ビット線５２７２と第１ビット線５２７１との間に流れる。そこで、その電流を図１５で示すような読み出し回路で検出すれば、検出した電流の大小によって読み出したデータの１または０を判定できる。

このとき、他の非選択ワード線５２７５や非選択ビット線５２７３にはすべてＶの電位を与える。この結果、他の非選択アドレスのＭＦＳＦＥＴはオフ（ＯＦＦ）しているので、電流は流れない。また、すべてのＭＦＳＦＥＴの強誘電体薄膜には０もしくは（１／４）Ｖの抗電圧以下の電圧しかかからないので、残留分極によるデータは保持される。
（強誘電体メモリ装置の構成）
次に、図１〜図５３により説明したメモリセルおよび制御回路を使用した、本発明の強誘電体メモリ装置の実施形態の全体構成の概略について、図５４を参照して説明する。

ここで、図１５はメモリセル群とその周辺のみの制御回路のブロック図であるが、実際のメモリ装置では他の機能を含む回路要素が必要であり、図５４はその部分を含む強誘電体メモリ装置の全体構成の概要を示すブロック図である。
本発明の強誘電体メモリ装置の実施形態は、図５４に示すように、メモリセル群５４２０と、ビット線選択制御回路５４５１と、ワード線選択制御回路５４５３と、書き込み制御回路５４５４と、読み出し制御回路５４５６と、入出力回路５４５７と、電源回路５４５８と、全体制御回路５４５９と、を備えている。

メモリセル群５４２０は、図１または図３４に示したメモリセルが、図１５のメモリセル群１５２０のメモリセルのようにアレイ状に配置されている。
ワード線選択制御回路５４５３とビット線選択制御回路５４５１は、メモリセル群１５２０に含まれる図１または図３４に示すようなワード線、第１ビット線、および第２ビット線を選択することにより、所望の１つのメモリセルを選択するものである。

書き込み制御回路５４５４は、入出力回路５４５７を経たデータが、ワード線選択制御回路５４５３とビット線選択制御回路５４５１により選択されたメモリセルに対し、全体制御回路５４５９の指令にしたがって書き込むためのものである。
読み出し制御回路５４５６は、ワード線選択制御回路５４５３とビット線選択制御回路５４５１に選択されたメモリセルに記憶されるデータを、全体制御回路５４２０の指令にしたがって読み出し、入出力回路５４５７に出力するためのものである。

電源回路５４５８は、書き込み制御回路５４５４が所望のメモリセルにデータの書き込みを行う際に必要な複数の異なる電位の信号を生成するとともに、読み出し制御回路５４５６が所望のメモリセルからデータを読み出す際に必要な複数の異なる電位の信号を生成するためのものである。
全体制御回路５４５９は、データの書き込みや読み出しの際に、その動作に応じて各部の制御を行うものである。

なお、ワード線選択制御回路５４５３、ビット線制御回路５４５１、書き込み制御回路５４５４、読み出し制御回路５４５６等は、データの書き込みまたは読み出しの際に、選択されたアドレスのメモリセルのワード線、第１ビット線、および第２ビット線の制御を行うとともに、非選択アドレスのメモリセルのワード線、第１ビット線、および第２ビット線の制御を行うようになっている。

ここで、図１５に示す書き込み回路１５５４と書き込み・読み出し回路１５５５の一部は、図５４では書き込み制御回路５４５４に含まれている。また、図１５に示す読み出し回路１５５６と書き込み・読み出し回路１５５５の一部は、図５４では読み出し制御回路５４５６に含まれている。
また、図１５、図５４において、メモリセル群の電界効果型トランジスタはゲート部に強誘電体を有するＭＦＳＦＥＴが用いられているが、周辺の各制御回路は絶縁ゲート電界効果型トランジスタ（ＭＯＳＦＥＴ）で原則的に構成される。
（強誘電体薄膜の他の材料例）
以上の説明では、メモリセルは、ゲート電極の直下に強誘電体薄膜が埋め込まれたＭＦＳＦＥＴとし、その断面構造は図２に示すようになっており、強誘電体薄膜の材料はＰＺＴＮやＰＺＴやＳＢＴの無機の強誘電体である。

しかし、図２に示すように、強誘電体薄膜２００は、シリコン基板２０９上に形成されている。したがって、これはシリコン（Ｓｉ）の上に強誘電体を結晶化させることになるが、一般的にシリコン結晶上に無機の強誘電体結晶を直接成長させることは困難であり、その境界において結晶欠陥を多く残すことになるため、理想的なＭＦＳ構造が形成されない。この結果、強誘電体薄膜２００とシリコン基板２０９は、その結晶欠陥のために強誘電体薄膜２００の残留分極が影響を受け、所望のデータが短期間に消滅してしまうという不具合が考えられる。

したがって、強誘電体薄膜２００の材料として、無機の強誘電体材料ではなく有機強誘電体を用いるのが好ましい。有機強誘電体は、無機強誘電体に比べ低温で形成されるため、シリコンとの界面に欠陥を多く含む層が形成されず、理想的なＭＦＳ構造が形成されるからである。
したがって、図２において、強誘電体薄膜２００が有機強誘電体であれば、良好な特性の強誘電体薄膜をゲート部に持つＭＦＳＦＥＴのメモリセルを実現できる。ここで、有機強誘電体の材料としては、ＰＶＤＦ（ｐｏｌｙ(ｖｉｎｙｌｉｄｅｎｅ ｆｌｕｏｒｉｄｅ) ）、Ｐ（ＶＤＦ／ＴｒＦＥ）（ｐｏｌｙ(ｖｉｎｙｌｉｄｅｎｅ ｆｌｕｏｒｉｄｅ−ｔｒｉｆｌｕｏｒｏｅｔｈｙｌｅｎｅ）、もしくはナイロン７、ナイロン１１等の奇数ナイロンが適している。
（強誘電体薄膜をゲート部に持つＭＦＳＦＥＴの他の構造例）
以上の説明では、メモリセルは、ゲート電極の直下に強誘電体薄膜が埋め込まれたＭＦＳＦＥＴとし、その断面構造は図２に示すものとしたが、以下のような構造にするようにしても良い。

図５５は、強誘電体薄膜をゲート部に持つＭＦＳＦＥＴの第２の構造例である。
図５５において、５５０１は金属からなるゲート電極、５５０２はＮ⁺拡散からなるソースもしくはドレインとなる第１電極、５５０３はＮ⁺拡散からなるドレインもしくはソースとなる第２電極である。５５００は強誘電体薄膜であり、５５０４は常誘電体薄膜からなる緩衝層である。

図２と図５５の相違は、図５５では常誘電体絶縁物からなる緩衝層５５０４を設けた点である。このように緩衝層５５０４を設けたのは、強誘電体薄膜５５００の結晶性等が不完全であると、図２の構造ではＭＦＳＦＥＴのシリコン基板２０９と強誘電体薄膜２００の間で電荷の漏洩が起こり、強誘電体薄膜２００の残留分極の保持特性が悪化することが起こりうる。

そこで、図５５に示すように、絶縁物であり、かつ強誘電体薄膜が結晶成長しやすい緩衝層５５０４を、シリコン基板５５０９と強誘電体薄膜５５００との間に設け、これにより前記特性の劣化を防ぐようにした。
図５６は、強誘電体薄膜をゲート部に持つＭＦＳＦＥＴの第３の構造例である。
図５６において、５６０１は金属からなるゲート電極、５６０２はＮ⁺拡散からなるソースもしくはドレインとなる第１電極、５６０３はＮ⁺拡散からなるドレインもしくはソースとなる第２電極である。５６００は強誘電体薄膜であり、５６０４は絶縁性を重視した常誘電体薄膜からなる第１の緩衝層であり、５６０５は強誘電体が結晶化しやすい材質の第２の緩衝層である。

図５５と図５６の相違は、図５６では第２の緩衝層５６０５を設けた点である。緩衝層の役目は、シリコン基板と強誘電体薄膜との間における絶縁性と強誘電体薄膜の結晶化とを容易にすることであるが、１つの材料でその２つの役目を実現するのが難しい場合がある。
そこで、図５６のように、第１緩衝層５６０４と第２緩衝層５６０５とを、シリコン基板５５０９と強誘電体薄膜５５００との間に設け、これによりその役目を分担して両立できるようにした。
（その他）
本発明は上記の実施形態に限定されるものではない。以下に、他の実施形態などについて説明する。

ワード線とビット線の制御方式の実施例１，２，３において、メモリセルからのデータを読み出す場合に、ゲート電極とソース電極の電位差をそれぞれ（１／２）Ｖ、（１／３）Ｖ、（１／４Ｖ）としたが、この電位に拘らずデータを読み出すことが可能であれば、更に低い電位を与えるようにしても良い。この場合には、長期的な信頼性やデバイスとしての寿命は高まる。

また、図２において、無機の強誘電体薄膜の材料としてＰＺＴＮを好ましい例に挙げたが、制御方式を強誘電体薄膜の特性にあった方式とすれば、その材料としてＰＺＴＮ以外のものを用いても良い。例えば、すでに強誘電体としてあげたＰＺＴやＳＢＴの他に、ＢＬＴ（Ｂｉ_4XＬａ_XＴｉ₃Ｏ₁₂）、（Ｂａ，Ｓｒ）ＴｉＯ₃、Ｂｉ₄Ｔｉ₃Ｏ₁₂、ＢａＢｉＮｂ₂Ｏ₉などでも良い。また、組成の割合が変われば無数にある。さらに、強誘電体薄膜の上層部と下層部で組成のことなる材料を積層させたものを用いるようにしても良い
また、金属膜、または金属膜の電極の材料として、前述した白金（Ｐｔ）以外に、Ｔａ、Ｔｉ、あるいはＰｔ／Ｔｉの合金を用いても良い。さらに、その材料として、ＲｕＯ₂、ＩｒＯ₂、ＳｒＲｕＯ₃、ＲｈＯ₂等の酸化物導電性膜を用いることも場合により可能である。その材料としてどのような材料を選択するのかは、電気的特性のみならず、品質の信頼性、製造上の容易さ、製造コスト等が総合的に検討される。

また、図２、図５５、図５６等において、ＭＦＳＦＥＴはバルク基板を持つ型で説明をしたが、埋め込み酸化膜層を有するシリコン・オン・インシュレータ基板（ＳＯＩ：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）を用いた集積回路においても同様に適用することができる。
また、強誘電体薄膜をゲート部に有し、１トランジスタに２ビットのデータを格納する本発明の基本的な回路構成は、シリコンを用いたＭＦＳＦＥＴやＭＯＳＦＥＴを含む集積回路に適用することができるのみならず、応答速度が低くともよい仕様の製品においては、有機強誘電体をゲート部に採用したＴＦＴや有機トランジスタの集積回路においても適用することができる。

本発明の強誘電体メモリ装置に用いるメモリセルの第１の構成例を示す回路図である。 そのメモリセルを構成するＮ型ＭＦＳＦＥＴの断面の構成例を示す断面図である。 Ｎ型ＭＦＳＦＥＴの強誘電体薄膜の分極電荷と印加電圧のヒステリシス特性の一例を示す特性図である。 Ｎ型ＭＦＳＦＥＴの強誘電体薄膜内の一方の分極状態の一例を示す図である。 Ｎ型ＭＦＳＦＥＴの強誘電体薄膜内の一方の分極状態の他の一例を示す図である。 Ｎ型ＭＦＳＦＥＴの強誘電体薄膜内の他方の分極状態の一例を示す図である。 Ｎ型ＭＦＳＦＥＴの強誘電体薄膜内の他方の分極状態の他の一例を示す図である。 Ｎ型ＭＦＳＦＥＴの強誘電体薄膜内にデータ（０、０）が格納された場合の分極状態を示す図である。 Ｎ型ＭＦＳＦＥＴの強誘電体薄膜内にデータ（０、１）が格納された場合の分極状態を示す図である。 Ｎ型ＭＦＳＦＥＴの強誘電体薄膜内にデータ（１、０）が格納された場合の分極状態を示す図である。 Ｎ型ＭＦＳＦＥＴの強誘電体薄膜内にデータ（１、１）が格納された場合の分極状態を示す図である。 Ｎ型ＭＦＳＦＥＴを飽和領域で動作させた際のＮ型ＭＦＳＦＥＴ内部の状態を示す断面図である。 Ｎ型ＭＦＳＦＥＴからデータを読み出すときの説明のための断面図である。 Ｎ型ＭＦＳＦＥＴからデータを読み出すときの他の説明のための断面図である。 本発明の強誘電体メモリ装置に用いるメモリセル群とその周辺回路の一例を示すブロック図である。 選択したアドレスのＮ型ＭＦＳＦＥＴに、３種類の電位を用いてデータ１を書き込む場合における各部の電位制御の説明図である。 アレイ状に配列されたＮ型ＭＦＳＦＥＴのうちの選択された１つに、３種類の電位を用いてデータ１を書き込む場合における各部の電位制御の説明図である。 選択したアドレスのＮ型ＭＦＳＦＥＴに、３種類の電位を用いてデータ０を書き込む場合における各部の電位制御の説明図である。 アレイ状に配列されたＮ型ＭＦＳＦＥＴのうちの選択された１つに、３種類の電位を用いてデータ０を書き込む場合における各部の電位制御の説明図である。 アレイ状に配列されたＮ型ＭＦＳＦＥＴのうちの選択された１つから、３種類の電位を用いて、一方のデータを読み出す場合における各部の電位制御の説明図である。 アレイ状に配列されたＮ型ＭＦＳＦＥＴのうちの選択された１つから、３種類の電位を用いて、他方のデータを読み出す場合における各部の電位制御の説明図である。 選択したアドレスのＮ型ＭＦＳＦＥＴに、４種類の電位を用いてデータ１を書き込む場合における各部の電位制御の説明図である。 アレイ状に配列されたＮ型ＭＦＳＦＥＴのうちの選択された１つに、４種類の電位を用いてデータ１を書き込む場合における各部の電位制御の説明図である。 選択したアドレスのＮ型ＭＦＳＦＥＴに、４種類の電位を用いてデータ０を書き込む場合における各部の電位制御の説明図である。 アレイ状に配列されたＮ型ＭＦＳＦＥＴのうちの選択された１つに、４種類の電位を用いてデータ０を書き込む場合における各部の電位制御の説明図である。 アレイ状に配列されたＮ型ＭＦＳＦＥＴのうちの選択された１つから、４種類の電位を用いて、一方のデータを読み出す場合における各部の電位制御の説明図である。 アレイ状に配列されたＮ型ＭＦＳＦＥＴのうちの選択された１つから、４種類の電位を用いて、他方のデータを読み出す場合における各部の電位制御の説明図である。 選択したアドレスのＮ型ＭＦＳＦＥＴに、５種類の電位を用いてデータ１を書き込む場合における各部の電位制御の説明図である。 アレイ状に配列されたＮ型ＭＦＳＦＥＴのうちの選択された１つに、５種類の電位を用いてデータ１を書き込む場合における各部の電位制御の説明図である。 選択したアドレスのＮ型ＭＦＳＦＥＴに、５種類の電位を用いてデータ０を書き込む場合における各部の電位制御の説明図である。 アレイ状に配列されたＮ型ＭＦＳＦＥＴのうちの選択された１つに、５種類の電位を用いてデータ０を書き込む場合における各部の電位制御の説明図である。 アレイ状に配列されたＮ型ＭＦＳＦＥＴのうちの選択された１つから、５種類の電位を用いて、一方のデータを読み出す場合における各部の電位制御の説明図である。 アレイ状に配列されたＮ型ＭＦＳＦＥＴのうちの選択された１つから、５種類の電位を用いて、他方のデータを読み出す場合における各部の電位制御の説明図である。 本発明の強誘電体メモリ装置に用いるメモリセルの第２の構成例を示す回路図である。 Ｐ型ＭＦＳＦＥＴからなるメモリセル群の構成例を示す回路図である。 選択したアドレスのＰ型ＭＦＳＦＥＴに、３種類の電位を用いてデータ１を書き込む場合における各部の電位制御の説明図である。 アレイ状に配列されたＰ型ＭＦＳＦＥＴのうちの選択された１つに、３種類の電位を用いてデータ１を書き込む場合における各部の電位制御の説明図である。 選択したアドレスのＰ型ＭＦＳＦＥＴに、３種類の電位を用いてデータ０を書き込む場合における各部の電位制御の説明図である。 アレイ状に配列されたＰ型ＭＦＳＦＥＴのうちの選択された１つに、３種類の電位を用いてデータ０を書き込む場合における各部の電位制御の説明図である。 アレイ状に配列されたＰ型ＭＦＳＦＥＴのうちの選択された１つから、３種類の電位を用いて、一方のデータを読み出す場合における各部の電位制御の説明図である。 アレイ状に配列されたＰ型ＭＦＳＦＥＴのうちの選択された１つから、３種類の電位を用いて、他方のデータを読み出す場合における各部の電位制御の説明図である。 選択したアドレスのＰ型ＭＦＳＦＥＴに、４種類の電位を用いてデータ１を書き込む場合における各部の電位制御の説明図である。 アレイ状に配列されたＰ型ＭＦＳＦＥＴのうちの選択された１つに、４種類の電位を用いてデータ１を書き込む場合における各部の電位制御の説明図である。 選択したアドレスのＰ型ＭＦＳＦＥＴに、４種類の電位を用いてデータ０を書き込む場合における各部の電位制御の説明図である。 アレイ状に配列されたＰ型ＭＦＳＦＥＴのうちの選択された１つに、４種類の電位を用いてデータ０を書き込む場合における各部の電位制御の説明図である。 アレイ状に配列されたＰ型ＭＦＳＦＥＴのうちの選択された１つから、４種類の電位を用いて、一方のデータを読み出す場合における各部の電位制御の説明図である。 アレイ状に配列されたＰ型ＭＦＳＦＥＴのうちの選択された１つから、４種類の電位を用いて、他方のデータを読み出す場合における各部の電位制御の説明図である。 選択したアドレスのＰ型ＭＦＳＦＥＴに、５種類の電位を用いてデータ１を書き込む場合における各部の電位制御の説明図である。 アレイ状に配列されたＰ型ＭＦＳＦＥＴのうちの選択された１つに、５種類の電位を用いてデータ１を書き込む場合における各部の電位制御の説明図である。 選択したアドレスのＰ型ＭＦＳＦＥＴに、５種類の電位を用いてデータ０を書き込む場合における各部の電位制御の説明図である。 アレイ状に配列されたＰ型ＭＦＳＦＥＴのうちの選択された１つに、５種類の電位を用いてデータ０を書き込む場合における各部の電位制御の説明図である。 アレイ状に配列されたＰ型ＭＦＳＦＥＴのうちの選択された１つから、５種類の電位を用いて、一方のデータを読み出す場合における各部の電位制御の説明図である。 アレイ状に配列されたＰ型ＭＦＳＦＥＴのうちの選択された１つから、５種類の電位を用いて、他方のデータを読み出す場合における各部の電位制御の説明図である。 本発明の強誘電体メモリ装置の全体の構成概要の一例を示すブロック図である。 本発明の強誘電体メモリ装置に用いる強誘電体薄膜を有するＭＦＳＦＥＴの構造の第２の構成例を示す断面図である。 本発明の強誘電体メモリ装置に用いる強誘電体薄膜を有するＭＦＳＦＥＴの構造の第３の構成例を示す断面図である。 従来の強誘電体メモリ装置に用いる強誘電体コンデンサの構造の一例を示す断面図である。 従来および本発明の強誘電体メモリ装置に用いる一般的に使用される材料の強誘電体薄膜の分極電荷と印加電圧の代表的なヒステリシス特性を示す特性図である。 従来の強誘電体メモリ装置に用いるメモリセルの構成を示す回路図である。 従来の非破壊読み出しの強誘電体メモリ装置に用いる強誘電体コンデンサの分極電荷と印加電圧の特性例を示す特性図である。 従来のＭＦＳＦＥＴの強誘電体薄膜内の分極状態を示す図である。 従来のＭＦＳＦＥＴの強誘電体薄膜内の他の分極状態を示す図である。

符号の説明

１００、３４００・・・ＭＦＳＦＥＴ（電界効果型トランジスタ）、１０１、２０１、４０１、１２０１、３４０１、５５０１、５６０１、６１０１・・・ゲート電極、１０２、２０２、４０２、１２０２、５５０２、５６０２、６１０２・・・ソースもしくはドレインとなる第１電極、１０３、２０３、４０３、１２０３、５５０３、５６０３、６１０３・・・ドレイン、もしくはソースとなる第２電極、１０４、４０４、１２０４、１５４１、３４０４、５９１３、６１０４・・・ワード線、１０５、４０５、１２０５、１５３１、３４０５、６１０５・・・第１ビット線、１０６、４０６、１２０６、１５３２、３４０６、６１０６・・・第２ビット線、１０７、１２０７、２０７７、２６７７、３２７７、３４０７、４０７７、４６７７、５２７７・・・第１データ格納箇所、１０８、１２０８、２０７８、２６７８、３２７８、３４０８、４０７８、４６７８、５２７８・・・第２データ格納箇所、２００、４００、１２００、５５００、５６００、５７４０、６１００・・・強誘電体薄膜、１５２０、５４２０・・・メモリセル群、１５２１、１５２２、１５２３、１５２４、１５２５・・・ＭＦＳＦＥＴ、１５５１、１５５２、５４５１・・・ビット線選択制御回路、１５５３、５４５３・・・ワード線選択制御回路、１５５４・・・書き込み回路、１５５５・・・書き込み・読み出し回路、１５５６・・・読み出し回路、５４５４・・・書き込み制御回路、５４５６・・・読み出し制御回路、５４５７・・・入出力回路、５４５８・・・電源回路、５４５９・・・全体制御回路、５５０４、５６０４、５６０５・・・緩衝層

Claims (20)

1. ゲート部に強誘電体薄膜を有する電界効果型トランジスタと、
   前記電界効果型トランジスタのゲート電極に接続されたワード線と、
   前記電界効果型トランジスタのソースまたはドレインとなる第１電極に接続された第１ビット線と、
   前記電界効果型トランジスタのドレインまたはソースとなる第２電極に接続された第２ビット線と、
   第１の書き込みタイミングで前記第１ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以上の電圧を加え、第２の書き込みタイミングで前記第２ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以上の電圧を加える書き込み回路と、
   第１の読み出しタイミングで前記第１ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以下の電圧を加え、前記第１ビット線と前記第２ビット線との間に流れる電流を検出し、第２の読み出しタイミングで前記第２ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以下の電圧を加え、前記第２ビット線と前記第１ビット線との間に流れる電流を検出する読み出し回路と、
   を少なくとも有することを特徴とする強誘電体メモリ装置。
2. 行列状に配置され、ゲート部に強誘電体薄膜を有する複数個の電界効果型トランジスタと、前記複数個の電界効果型トランジスタのうち同一行に配置された電界効果型トランジスタの各ゲート電極に共通接続されるワード線と、前記複数個の電界効果型トランジスタのうち同一列に配置された電界効果型トランジスタのソースまたはドレインとなる各第１電極に共通接続される第１ビット線と、前記複数個の電界効果型トランジスタのうち同一列に配置された複数個の電界効果型トランジスタのドレインまたはソースとなる第２電極に共通接続される第２ビット線と、を含むメモリセル群と、
   選択アドレスの電界効果型トランジスタにデータを書き込む際に、前記第１ビット線と前記ワード線との間、および前記第２ビット線とワード線との間に、異なる書き込みタイミングで前記強誘電体薄膜の抗電界以上の電圧をそれぞれ加える書き込み回路と、
   選択アドレスの電界効果型トランジスタからデータを読み出す際に、第１の読み出しタイミングで前記第１ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以下の電圧を加え、前記第１ビット線と前記第２ビット線との間に流れる電流を検出し、前記第１の読み出しタイミングとは異なる第２の読み出しタイミングで前記第２ビット線と前記ワード線との間に前記強誘電体薄膜の抗電界以下の電圧を加え、前記第２ビット線と前記第１ビット線間に流れる電流を検出する読み出し回路と、
   前記書き込み回路が書き込み動作の際には、所望のアドレスの電界効果型トランジスタを選択し、この選択された電界効果型トランジスタに係るワード線とビット線との間に前記強誘電体薄膜の抗電界以上の電圧が加わり、前記ワード線と前記ビット線以外の残りのワード線とビット線とには前記強誘電体薄膜の抗電界以下の電圧が加わるように電圧制御し、他方、前記読み出し回路の読み出し動作の際には、所望のアドレスの電界効果型トランジスタを選択するとともに、前記全ての電界効果型トランジスタに係る前記ワード線と前記ビット線とには前記強誘電体薄膜の抗電界以下の電圧が加わるように電圧制御する選択制御回路と、
   を少なくとも有することを特徴とする強誘電体メモリ装置。
3. 請求項１または請求項２において、
   前記電界効果型トランジスタからデータを読み出しする際には、その読み出しに係る電界効果型トランジスタが飽和領域で動作するように、前記ワード線、前記第１ビット線、および前記第２ビット線に所定の電圧をそれぞれ加えることを特徴とする強誘電体メモリ装置。
4. 請求項２において、
   前記電界効果型トランジスタはＮ型電界効果型トランジスタからなり、
   前記選択制御回路から前記Ｎ型電界効果型トランジスタに供給される電圧が０〜Ｖの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧が（１／２）Ｖ〜Ｖの間にあるものとし、
   さらに、前記選択制御回路は、選択アドレスのＮ型電界効果型トランジスタにデータ１を書き込む場合には、選択アドレスのワード線にはＶ、非選択アドレスのワード線には（１／２）Ｖ、選択アドレスのビット線には０〔Ｖ〕、非選択アドレスのビット線には（１／２）Ｖ、の各電位を供給し、また、選択アドレスのＮ型電界効果型トランジスタにデータ０を書き込む場合には、選択アドレスのワード線には０〔Ｖ〕、非選択アドレスのワード線には（１／２）Ｖ、選択アドレスのビット線にはＶ、非選択アドレスのビット線には（１／２）Ｖ、の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
5. 請求項２において、
   前記電界効果型トランジスタはＮ型電界効果型トランジスタからなり、
   前記選択制御回路から前記Ｎ型電界効果型トランジスタに供給される電圧が０〜Ｖの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧が（１／３）Ｖ〜（２／３）Ｖの間にあるものとし、
   さらに、前記選択制御回路は、選択アドレスのＮ型電界効果型トランジスタにデータ１を書き込む場合には、選択アドレスのワード線にはＶ、非選択アドレスのワード線には（１／３）Ｖ、選択アドレスのビット線には（１／３）Ｖ、非選択アドレスのビット線には（２／３）Ｖ、の各電位を供給し、また、選択アドレスのＮ型電界効果型トランジスタにデータ０を書き込む場合には、選択アドレスのワード線には０〔Ｖ〕、非選択アドレスのワード線には（２／３）Ｖ、選択アドレスのビット線には（２／３）Ｖ、非選択アドレスのビット線には（１／３）Ｖ、の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
6. 請求項２において、
   前記電界効果型トランジスタはＮ型電界効果型トランジスタからなり、
   前記選択制御回路から前記Ｎ型電界効果型トランジスタに供給される電圧が０〜Ｖの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧が（１／４）Ｖ〜（３／４）Ｖの間にあるものとし、
   さらに、前記選択制御回路は、選択アドレスのＮ型電界効果型トランジスタにデータ１を書き込む場合には、選択アドレスのワード線にはＶ、非選択アドレスのワード線には（２／４）Ｖ、選択アドレスのビット線には（１／４）Ｖ、非選択アドレスのビット線には（３／４）Ｖ、の各電位を供給し、また、選択アドレスのＮ型電界効果型トランジスタにデータ０を書き込む場合には、選択アドレスのワード線には０〔Ｖ〕、非選択アドレスのワード線には（２／４）Ｖ、選択アドレスのビット線には（３／４）Ｖ、非選択アドレスのビット線には（１／４）Ｖ、の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
7. 請求項４において、
   前記選択制御回路は、選択アドレスのＮ型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には（１／２）Ｖ、ビット線には０〔Ｖ〕、該ビット線と対となるビット線には（１／２）Ｖ、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線には０〔Ｖ〕の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
8. 請求項５において、
   前記選択制御回路は、選択アドレスのＮ型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には（１／３）Ｖ、ビット線には０〔Ｖ〕、該ビット線と対となるビット線には（１／３）Ｖ、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線には０〔Ｖ〕の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
9. 請求項６において、
   前記選択制御回路は、選択アドレスのＮ型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には（１／４）Ｖ、ビット線には０〔Ｖ〕、該ビット線と対となるビット線には（１／４）Ｖ、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線には０〔Ｖ〕の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
10. 請求項２において、
    前記電界効果型トランジスタはＰ型電界効果型トランジスタからなり、
    前記選択制御回路から前記Ｐ型電界効果型トランジスタに供給される電圧が０〜Ｖの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧が（１／２）Ｖ〜Ｖの間にあるものとし、
    さらに、前記選択制御回路は、選択アドレスのＰ型電界効果型トランジスタにデータ１を書き込む場合には、選択アドレスのワード線には０〔Ｖ〕、非選択アドレスのワード線には（１／２）Ｖ、選択アドレスのビット線にはＶ、非選択アドレスのビット線には（１／２）Ｖ、の各電位を供給し、また、選択アドレスのＰ型電界効果型トランジスタにデータ０を書き込む場合には、選択アドレスのワード線にはＶ、非選択アドレスのワード線には（１／２）Ｖ、選択アドレスのビット線には０〔Ｖ〕、非選択アドレスのビット線には（１／２）Ｖ、の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
11. 請求項２において、
    前記電界効果型トランジスタはＰ型電界効果型トランジスタからなり、
    前記選択制御回路から前記Ｐ型電界効果型トランジスタに供給される電圧が０〜Ｖの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧が（１／３）Ｖ〜（２／３）Ｖの間にあるものとし、
    さらに、前記選択制御回路は、選択アドレスのＰ型電界効果型トランジスタにデータ１を書き込む場合には、選択アドレスのワード線には０〔Ｖ〕、非選択アドレスのワード線には（２／３）Ｖ、選択アドレスのビット線には（２／３）Ｖ、非選択アドレスのビット線には（１／３）Ｖの各電位を供給し、また、選択アドレスのＰ型電界効果型トランジスタにデータ０を書き込む場合には、選択アドレスのワード線にはＶ、非選択アドレスのワード線には（１／３）Ｖ、選択アドレスのビット線には（１／３）Ｖ、非選択アドレスのビット線には（２／３）Ｖ、の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
12. 請求項２において、
    前記電界効果型トランジスタはＰ型電界効果型トランジスタからなり、
    前記選択制御回路から前記Ｐ型電界効果型トランジスタに供給される電圧が０〜Ｖの範囲にあり、かつ、前記強誘電体薄膜の抗電界に相当する抗電圧を（１／４）Ｖ〜（３／４）Ｖの間にあるものとし、
    さらに、前記選択制御回路は、選択アドレスのＰ型電界効果型トランジスタにデータ１を書き込む場合には、選択アドレスのワード線には０〔Ｖ〕、非選択アドレスのワード線には（２／４）Ｖ、選択アドレスのビット線には（３／４）Ｖ、非選択アドレスのビット線には（１／４）Ｖの各電位を供給し、また、選択アドレスのＰ型電界効果型トランジスタにデータ０を書き込む場合には、選択アドレスのワード線にはＶ、非選択アドレスのワード線には（２／４）Ｖ、選択アドレスのビット線には（１／４）Ｖ、非選択アドレスのビット線には（３／４）Ｖ、の各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
13. 請求項１０において、
    前記選択制御回路は、選択アドレスのＰ型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には（１／２）Ｖ、ビット線にはＶ、該ビット線と対となるビット線には（１／２）Ｖ、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線にはＶの各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
14. 請求項１１において、
    前記選択制御回路は、選択アドレスのＰ型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には（２／３）Ｖ、ビット線にはＶ、該ビット線と対となるビット線には（２／３）Ｖ、の各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線にはＶの各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
15. 請求項１２において、
    前記選択制御回路は、選択アドレスのＰ型電界効果型トランジスタからデータを読み出す場合には、選択アドレスのワード線には（３／４）Ｖ、ビット線にはＶ、該ビット線と対となるビット線には（３／４）Ｖの各電位を供給し、また、非選択アドレスのワード線と前記対のビット線以外の非選択ビット線にはＶの各電位を供給する構成としたことを特徴とする強誘電体メモリ装置。
16. 請求項１から請求項１５のうちのいずれか１の請求項において、
    前記ゲート部に強誘電体薄膜を有する電界効果型トランジスタは、チャネルドープが行われていることを特徴とする強誘電体メモリ装置。
17. 請求項１から請求項１６のうちのいずれか１の請求項において、
    前記強誘電体薄膜は、無機強誘電体からなることを特徴とする強誘電体メモリ装置。
18. 請求項１７において、
    前記無機強誘電体からなる強誘電体薄膜は、ＰＺＴＮからなることを特徴とする強誘電体メモリ装置。
19. 請求項１から請求項１６のうちのいずれか１の請求項において、
    前記強誘電体薄膜は、有機強誘電体からなることを特徴とする強誘電体メモリ装置。
20. 請求項１９において、
    前記有機強誘電体からなる強誘電体薄膜は、ＰＶＤＦ、Ｐ（ＶＤＦ／ＴｒＦＥ）、もしくはナイロン７、ナイロン１１等の奇数ナイロンからなることを特徴とする強誘電体メモリ装置。

Images