JP4198884B2

JP4198884B2 - 半導体メモリおよび半導体メモリのアクセス方法

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Publication number: JP4198884B2
Application number: JP2000521528A
Authority: JP
Inventors: 孝中村
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1997-11-14
Filing date: 1998-11-12
Publication date: 2008-12-17
Anticipated expiration: 2018-11-12
Also published as: KR100557883B1; KR20050088498A; CA2309748A1; CN1845251A; DE69833446D1; EP1031989B1; CN1280700A; DE69840486D1; EP1031989A1; KR100615120B1; EP1031989A4; CN1260733C; DE69833446T2; CN1845251B; US20020141225A1; KR20010031598A; EP1439544B1; EP1439544A2; TW446943B; US6473329B1

Description

関連出願の参照
日本国特許出願平成９年第３１３３５９号（平成９年１１月１４日出願）および日本国特許出願平成９年第３１３３６０号（平成９年１１月１４日出願）の明細書、請求の範囲、図面および要約を含む全開示内容は、これら全開示内容を参照することによって本出願に合体される。
技術分野
本発明は強誘電体キャパシタを用いた不揮発性の半導体メモリに関し、特に、ゲート電極と半導体層との間に少なくとも強誘電体層を有する強誘電体メモリＦＥＴを備えた半導体メモリおよび半導体メモリのアクセス方法に関する。
背景技術
強誘電体メモリＦＥＴは、たとえば図１４に示されるように、半導体基板５１に形成されたドレイン領域５２とソース領域５３との間の基板５１上に強誘電体層５４とゲート電極５５が設けられたＦＥＴ構造になっている。そして、ゲート電極５５と半導体基板５１との間に高い電圧を印加することにより、強誘電体層５４に分極電荷が生じ、その分極の方向に応じて“１”と“０”の書込みをし、ゲート電極に低い電圧を印加することにより、“１”か“０”かを読み出すことができ、電源のオフなどによってもデータを消滅させることがなく、非破壊読出しの不揮発性メモリとして利用できることが知られている。しかし、このメモリセルをマトリックス状に設けてメモリを構成する回路構成が実用段階に至っていない。すなわち、各セルごとに書込み用および読出し用の選択素子をそれぞれ１個づつ設けて、選択素子を用いてマトリックス状の各セルにアクセスする方法が知られているが、書込み、読出しそれぞれに選択素子を用いると、セル面積が大きくなり、集積度が非常に低下するという問題がある。
一方、たとえば書込み時に所望の選択セル以外のセルに電圧が印加されてデータを書き替えてしまわないようにするため、電源電圧Ｖｃｃを３等分して各ラインに電圧を印加するアクセス方法が、たとえば強誘電体キャパシタをマトリックス状に並べたメモリにおいて考えられている。この３等分電圧印加方法を強誘電体メモリＦＥＴをマトリックス状に並べたメモリに適用すると、つぎのようなアクセス方法が考えられる。
すなわち、図１３（ａ）に簡略化して示されるように、マトリックス状の複数個の強誘電体メモリＦＥＴからなるセルを配線し、選択セルＰに“１”の書込みを行う場合、選択セルＰのあるワード線ＷＬ１にＶｃｃ、選択セルＰのないワード線ＷＬ２に１／３・Ｖｃｃ、選択セルＰのあるビット線ＢＬ１に０、選択セルＰのないビット線ＢＬ２に２／３・Ｖｃｃをそれぞれ印加することにより書込みを行う。また、“０”を選択セルＰに書き込むときは、ワード線ＷＬ１に０、ワード線ＷＬ２に２／３・Ｖｃｃ、ビット線ＢＬ１にＶｃｃ、ビット線ＢＬ２に１／３・Ｖｃｃを、選択セルＰを読み出すときはワード線ＷＬ１にＶ１（Ｖｃｃより低い電圧で、読出し時の電圧）、ワード線ＷＬ２に０、ビット線ＢＬ１に０、データ線ＤＬ１にＶＳＡ（データ検出用電圧）をそれぞれ印加する。この“１”および“０”の書込みおよび読出し時のシーケンスを図１３（ｂ）に示す。なお、図１３（ｂ）において、空欄部分はオープンまたは０Ｖであることを意味する。その結果、書込み時には、選択セルＰにＶｃｃまたは−Ｖｃｃの高い電圧がゲート電極と半導体基板との間に印加されて“１”または“０”の書込みが行われる。この時、非選択セルにかかる電圧は１／３・Ｖｃｃまたは−１／３・Ｖｃｃとなり、書込みは行われない。また、読出し時には、選択セルＰにはゲート電極と半導体基板間にＶ１が印加されるが、非選択セルは０かオープンで、殆ど電圧は印加されず、読出しは行われない。
前述のように、書込みおよび読出しは選択セルのみを選択して行えるが、たとえば書込み時に非選択セルにも１／３・Ｖｃｃの電圧が印加される。この１／３・Ｖｃｃ電圧の印加により、強誘電体キャパシタの分極（記憶“１”か“０”に対応する分極）がディスターブされて、何回も繰り返されることにより、書込みが行われないセルの記憶内容が変化することが懸念される。そのため、強誘電体メモリセルを利用した小形の半導体メモリで、非選択メモリのデータをディスターブしないアクセス方法が確立しておらず、前述のように、強誘電体メモリＦＥＴを使用してマトリックス状にセルを形成した半導体メモリがまだ実用化していないという問題がある。
発明の開示
本発明は、このような問題を解決して、強誘電体メモリＦＥＴをマトリックス状に並べて半導体メモリを構成する場合に、各セルに選択素子を設けなくても非選択セルへ印加されるディスターブ電圧によりデータが破壊されないで、所望のメモリセルのみにデータの書込みおよび／または読出しをすることができる半導体メモリの書込み方法および読出し方法を提供することを目的とする。
本発明は、また、このような非選択時に低い電圧が印加される場合のデータのディスターブ（劣化）に対しても、そのデータを修復しメモリとして信頼性よく使用することができる構造の強誘電体メモリＦＥＴを用いた半導体メモリを提供することを目的とする。
本発明のさらに他の目的は、強誘電体メモリＦＥＴをマトリックス状に並べて半導体メモリを構成する場合に、電源電圧の３等分の電圧を印加するアクセス方法によっても記憶内容がディスターブされないような半導体メモリのアクセス方法を提供することにある。
すなわち、本発明は、記憶内容がディスターブされないような強誘電体メモリを用いた半導体メモリ等を提供することを目的とする。
本発明による半導体メモリの書込み方法は、強誘電体層をゲート電極と半導体層との間に有する強誘電体メモリＦＥＴからなるメモリセルを含む半導体メモリにおいて、前記メモリセルにデータを書き込む際に、該データの書込みの電圧と逆方向の電圧を印加した後に前記書込み用の電圧を印加することを特徴とする。
また、本発明の半導体メモリの読出し方法は、強誘電体層をゲート電極側に有する強誘電体メモリＦＥＴからなるメモリセルを含む半導体メモリにおいて、前記メモリセルのデータを読み出す際に、該データの読出しの電圧と逆方向の電圧を印加した後に前記読出し用の電圧を印加することを特徴とする。
ここに強誘電体層をゲート電極と半導体層との間に有する強誘電体メモリＦＥＴとは、ゲート電極（メタルＭ）−強誘電体（Ｆ）−半導体（Ｓ）構造（ＭＦＳ構造）、ＭＦＳ構造のメタルＭと半導体Ｓとの間に強誘電体Ｆ以外の層を少なくとも１層有する構造、ゲート電極（Ｍ）−強誘電体（Ｆ）−フローティングゲート（Ｍ）−絶縁膜（Ｉ）−半導体（Ｓ）構造（ＭＦＭＩＳ構造）など、ゲート電極と半導体層との間に少なくとも強誘電体層が設けられたＦＥＴ構造のメモリ素子を意味する。
このような方法にすることにより、たとえば電源電圧を３等分して各ラインに電圧を印加するアクセス方法において、非選択セルに１／３・Ｖｃｃのディスターブ電圧が印加されても、常にディスターブ電圧と逆方向の電圧が前後して印加されるため、ディスターブ電圧による電荷の減少は回復してデータが消滅することがない。
前述の書込み時の各メモリセルへの電圧の印加は、たとえば電源電圧を３等分して各ラインに印加する３等分法を使用することができ、選択セルに電源電圧を、非選択セルに電源電圧の±１／３・の電圧を印加することができる。
前述のメモリセルをマトリックス状に配列してメモリを構成するには、前記強誘電体メモリＦＥＴからなるセルをマトリックス状に複数個配列し、行または列方向に並ぶ各セルのゲートを連結してワード線を形成し、行または列方向に並ぶ各セルのソースを連結してソース線を形成し、列または行方向に並ぶ各セルのドレインを連結してデータ線を形成し、列または行方向に並ぶ各セルの半導体層を連結してビット線を形成し、前記ワード線とビット線との間に電圧を印加することにより書込みまたは読出しをすることができる。
本発明による強誘電体層を用いた半導体メモリは、また、強誘電体層をゲート電極と半導体層との間に有する強誘電体メモリＦＥＴからなるメモリセルと、該メモリセルのデータを転写し得るバッファセルと、前記メモリセルのデータを前記バッファセルに転写し、かつ、該転写されたデータを再度前記メモリセルに再書込みをするバッファ回路とからなっている。
この構造にすることにより、バッファセルを利用して定期的にメモリセルのデータをリフレッシュすることができるため、データを消滅させることなく長時間に亘ってデータを保持することができる。
前記メモリセルがマトリックス状に複数個設けられ、前記バッファセルが前記メモリセルの行または列の少なくとも１ラインのメモリセルのデータを転写し得るセル列からなり、前記バッファ回路が前記メモリセルの少なくとも１ラインのデータを一括して転写し、かつ、再書込みをし得る回路であることが、１ラインごとにデータの転写および再書込みをすることができるため、短時間でデータをリフレッシュすることができる。
前記バッファセルが、強誘電体層をゲート電極と半導体層との間に有する強誘電体メモリＦＥＴからなっておれば、メモリセルと同じ工程で同時にダミーの記憶セルを作製することができる。
前記バッファセルのゲート電極と前記メモリセルのデータラインとの間に接続され前記メモリセルの転写を制御する第１の選択素子と、前記バッファセルのゲート側に接続される前記バッファセルのデータの読出しを制御する第２の選択素子と、前記バッファセルの読出しデータの電圧を変換して前記メモリセルの基板を連結するビットラインに接続する変圧器とから前記バッファ回路が形成されることにより、選択素子の制御によりデータのリフレッシュを随時行うことができる。
本発明の強誘電体層を有する半導体メモリのアクセス方法は、強誘電体層をゲート電極と半導体層との間に有する強誘電体メモリＦＥＴからなるメモリセルと、該メモリセルのデータを転写し得るバッファセルとを有する半導体メモリにおいて、前記メモリセルのデータを一旦前記バッファセルに転写し、かつ、転写された前記データを再度前記メモリセルに再書込みをすることにより、前記メモリセルのデータをリフレッシュすることを特徴とする。
前記メモリセルのデータのリフレッシュは、該メモリセルに用いられる強誘電体層のデータの予め把握されたディスターブ特性に応じて一定の時間ごとに行ったり、該メモリセルへの書込みおよびまたは読出しの回数が一定回数に達したごとに行うことが好ましい。この場合、前記アクセスの回数を書込みおよび／または読出しの回数をカウンタによりカウントして、所定の回数に達したときにリフレッシュすることができる。
本発明の特徴は、上記のように広く示すことができるが、その構成や内容は、目的および特徴とともに、図面を考慮に入れた上で、以下の開示によりさらに明らかになるであろう。
発明を実施するための最良の形態
つぎに、図面を参照しながら本発明の一実施形態である強誘電体層を用いた半導体メモリの書込み方法および読出し方法について説明をする。
本発明の強誘電体層を用いた半導体メモリの書込み方法および読出し方法は、図１にその一実施形態の一部である４個のメモリセルＱ１〜Ｑ４部の回路説明図と共に、シーケンスが示されるように、強誘電体層をゲート電極と半導体層との間に有する強誘電体メモリＦＥＴからなるメモリセルＱ１〜Ｑ４が、たとえばマトリックス状に複数個設けられる半導体メモリにおいて、メモリセルを選択してデータを書き込む際、または読み出す際に、そのデータの書込みまたは読出しの電圧と逆方向の電圧を印加した後に、書込み用または読出し用の電圧を印加することを特徴としている。すなわち、本発明者が鋭意検討を重ねて、たとえば電源電圧の３等分法による書込みをする場合に、非選択セルに印加される１／３・Ｖｃｃのディスターブ電圧による非選択セルのデータへの影響を、強誘電体キャパシタの電荷量の変化により調べた結果、後述するように、低い電圧が印加される場合でも、強誘電体キャパシタの電荷量がディスターブされるが、そのディスターブの現象は逆方向のディスターブパルスが印加されることにより元の電荷量に修復することを見出した。その知見に基づき、書込みおよび／または読出しを行う際に、まず逆方向の電圧を印加してから書込みまたは読出しの電圧を印加することにより、ディスターブ電圧によるデータの劣化の防止をすることに本発明の特徴がある。
つぎに、図１を参照しながら具体例によりさらに詳細に説明をする。図１（ａ）には、４個の強誘電体メモリＦＥＴからなるメモリセルＱ１〜Ｑ４がマトリックス状に配列され、横方向に並ぶセルのゲート電極が連結されてワード線ＷＬ１、ＷＬ２がそれぞれ設けられ、横方向に並ぶセルのソースが連結されてソース線ＳＬ１、ＳＬ２がそれぞれ設けられ、縦方向に並ぶセルのドレインが連結されてデータ線ＤＬ１、ＤＬ２が、縦方向のセルの基板（半導体層）が連結されてビット線ＢＬ１、ＢＬ２がそれぞれ設けられてマトリックスが形成されている。
このマトリックスの選択セルＱ１に“１”を書き込む場合、まず選択セルＱ１のワード線ＷＬ１に０、ビット線ＢＬ１にＶｃｃを印加し、非選択セルとなるワード線ＷＬ２に２／３・Ｖｃｃ、ビットラインＢＬ２に１／３・Ｖｃｃを印加して“０”（“１”の逆の電圧を印加）を書き込む。ついで、ワード線ＷＬ１にＶｃｃ、ビット線ＢＬ１に０を印加し、非選択セルとなるワード線ＷＬ２に１／３・Ｖｃｃ、ビット線ＢＬ２に２／３・Ｖｃｃをそれぞれ印加することにより、メモリセルＱ１に“１”を書き込む。逆にメモリセルＱ１に“０”を書き込むときは、まず“１”を書き込むのと同様に、選択セルＱ１のワード線ＷＬ１にＶｃｃ、ビット線ＢＬ１に０を印加して、非選択セルとなるワード線ＷＬ２に１／３・Ｖｃｃ、ビット線ＢＬ２に２／３・Ｖｃｃを印加する。ついで、ワード線ＷＬ１に０、ビット線ＢＬ１にＶｃｃを印加して“１”を書き込み、非選択セルとなるワード線ＷＬ２に２／３・Ｖｃｃ、ビット線ＢＬ２に１／３・Ｖｃｃをそれぞれ印加する。
また、選択セルＱ１の読出しをするときは、まずワード線ＷＬ１に−Ｖ１（Ｖ１は、“１”または“０”に書き込まれたセルのＦＥＴをオンにするために必要な電圧で、ＦＥＴのスレッショルド電圧の差とＳｉ基板の不純物濃度などにより決まる値で、不純物注入量を調整することによりＦＥＴのスレッショルド電圧が変化し調整することができる）、ビット線ＢＬ１とワード線ＷＬ２を０にし、データ線ＤＬ１に−ＶＳＡ（データ検出用電圧）を印加してから、ワード線ＷＬ１にＶ１、ビット線ＢＬ１とワード線ＷＬ２に０を、データ線ＤＬ１にＶＳＡを印加することにより、選択セルＱ１のデータを読み出す。この一連の書込みおよび読出しのシーケンスを図１（ｂ）に示す。なお、図１（ｂ）において、空欄のところはオープンまたは０Ｖであることを意味する。
前述のメモリセルを配列する構造は、たとえば図２〜３に示される構造にすることができる。すなわち、図２はその一例の平面図で、図３はそのＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線、およびＤ−Ｄ線の断面説明図で、強誘電体メモリＦＥＴ（メモリセルＱ１〜Ｑ４）部分を示した図である。この例は、各セル列の分離を半導体基板に深い溝を掘ってその中に絶縁物を埋め込んで分離するディープトレンチアイソレーション１０により行う例である。
この構造は、たとえばｐ形またはｎ形の半導体基板１にｐ形ウェル１ａが設けられ、ｎ形のドレイン領域２、ソース領域３がウェル１ａ内にそれぞれ形成されて、その間のウェル１ａ上にたとえばＰＺＴ系からなる強誘電体層４を介して、たとえばポリシリコンからなるゲート電極５（ＷＬ１、ＷＬ２）が設けられている。６はＬＯＣＯＳ酸化膜、７、８、９はそれぞれ層間絶縁膜で、１０がウェル１ａを各列に分離するディープトレンチアイソレーションである。図２のＱ２で示される部分が１つのメモリセルで、図２で横方向に並ぶ各セルのゲート電極をそれぞれ連結してワード線ＷＬ１、ＷＬ２が設けられ、同様に横方向に並ぶ各セルのソース領域３を連結してソース線ＳＬ１、ＳＬ２が設けられ、縦方向に並ぶ各セルのドレイン領域２に電気的に接続された第１メタル層１１を連結してデータ線ＤＬ１、ＤＬ２がそれぞれ設けられることにより、図１に等価回路図で示されるようなマトリックス状にメモリセルが設けられている。なお、ビット線ＢＬ１、ＢＬ２はウェル１ａに接続して設けられている。
図４〜５は本発明の半導体メモリを構成する別の構造例の図２〜３と同様の図である。この例は、たとえば半導体基板１にｐ形のウェル１６を形成し、そのウェル１６内にｎ形のドレイン領域２、ソース領域３が形成され、各ウェル１６の間は素子分離用のたとえばＬＯＣＯＳ酸化膜１５により分離されている。そして、そのウェル１６がビット線になっている。その他の構造は、図２〜３に示される構造と同じであり、同じ符号を付してその説明を省略する。
これらの構造では、いずれも半導体層上に直接強誘電体層が設けられ、その上にゲート電極とするメタルが設けられたＭＦＳ構造のメモリセルであったが、強誘電体層と半導体層との間にＳｉＯ_２やＳｉ_３Ｎ_４などの他の絶縁膜が介在したＭＦＩＳ構造のものや、その間にさらにフローティングゲートのメタル層が設けられたＭＦＭＩＳ構造などでもよく、要は強誘電体層がＦＥＴのゲート電極と半導体層との間に設けられる強誘電体メモリＦＥＴを構成するものであればどの構造でもよい。
つぎに、前述の書込みまたは読出しの前に逆方向の電圧を印加してから通常の書込みまたは読出しをすることにより、データを破壊することなく保存をすることができる根拠となる、非選択セルに印加される１／３・Ｖｃｃの影響の検証について説明をする。この検証は、３００ｎｍの厚さのＰＺＴキャパシタを用い、強誘電体キャパシタに１／３・Ｖｃｃの電圧を印加してそのスイッチング電荷量（一定方向に電圧を印加したときに分極方向が反転する場合に発生する電荷量と分極方向が反転しない場合に発生する電荷量との差をいう）の変化を調べることにより行った。
まず、図６（ａ）に示されるような負方向に電源電圧Ｖｃｃを印加することにより、膜を負方向に分極した後に、図６（ｂ）に示されるような正方向（分極と反対方向）のみの同方向の１／３・Ｖｃｃパルスを所定回数（ｎ回）印加し、その後に図６（ｃ）に示されるダブルパルスを印加して、スイッチング電荷量の測定を行った。また、前述の図６（ｂ）に示される同方向のパルスに代えて図６（ｄ）に示されるような正負方向に交互に変化する±１／３・Ｖｃｃの双方向パルスを印加したときの電荷量の測定も行った。なお、ディスターブパルスのパルス幅はすべて２００ｎｓで行い、電源電圧Ｖｃｃは５Ｖと３．３Ｖ（印加する電圧はこの１／３になる）で行った。また、双方向パルスの場合も、正方向および負方向それぞれで１回のパルスの印加として１サイクルで２回のパルス印加としている。
図７は、１／３・Ｖｃｃ（または±１／３・Ｖｃｃ）のパルスを印加した回数ｎに対する測定したスイッチング電荷量の絶対値をプロットしたグラフである。図７において、Ａ１は３．３Ｖで同方向パルス、Ａ２は３．３Ｖで双方向パルス、Ｂ１は５Ｖで同方向パルス、Ｂ２は５Ｖで双方向パルスをそれぞれ印加した場合の結果である。図７から明らかなように、電源電圧Ｖｃｃが５Ｖの場合も３．３Ｖの場合も同様の結果が得られ、同方向パルス印加の場合は徐々にスイッチング電荷量は減少し、１０^３〜１０^４回程度のパルス印加でスイッチング電荷量は１／３以下となっている。これは、言い換えると、１つのメモリセルに同方向のディスターブパルスがかかるようなアクセスを繰り返すと、そのセルのデータが消されてしまう虞れがあることを示している。
一方、正負方向に交互にパルスを印加したもの（Ａ２、Ｂ２）は、１０^８回以上のパルス印加でもスイッチング電荷量は殆ど変化していないことが分る。この正負方向に交互にパルスを印加することにより、非常に多くのパルス印加に対してもデータが変化しないという結果に基づき本発明がなされている。
この双方向パルスを印加した場合の正負それぞれ１回ごとのパルスの印加に対してスイッチング電荷量がどのように変化するかを、電源電圧Ｖｃｃを５Ｖにして調べた結果が図８に示されている。図８から明らかなように、Ｖｃｃが５Ｖ（印加電圧は１．６７Ｖ）の場合、分極方向と逆方向のディスターブパルスを加えるとスイッチング電荷量は３０から１５ぐらいまで減少する。しかし、分極方向と同方向のパルスを加えることにより、ほぼ元の値まで回復していることが分る。すなわち、交互パルス（双方向パルス）が印加されることにより、ある一定の値まで蓄積電荷量は減少するが、それ以上の減少は起こらない。その減少した値がセルのデータを判別するのに十分な電荷量であればディスターブによりデータが失われることを防止することができる。
また、このスイッチング電荷量の変化をキャパシタに１／３・Ｖｃｃを印加したときの印加時間に対する電流密度（Ａ／ｃｍ^２）の変化で示すと図９のようになる。図９で、Ｄは分極方向を反転させて書込みを行う場合およびその後のディスターブパルスが偶数回（ｎ＝２ｋ）、すなわち双方向パルスが分極方向と同じ方向のパルスが印加されたときの電流値、Ｅは奇数回（ｎ＝２ｋ＋１）、すなわち分極方向と異なる方向のディスターブパルスが印加された後の電流値、Ｆは分極方向と同じ方向に電圧を印加して書込みをする場合の電流値を示している。前述のスイッチング電荷量は、このＤまたはＥの電流値とＦの電流値との差を示す電荷量である。
つぎに、１回のディスターブパルスによるスイッチング電荷量の減少を低く抑えるため、パルス幅の依存性と電源電圧Ｖｃｃの依存性を調べて最適値を検討した。その結果を図１０〜１１に示す。図１０は、電源電圧が３．３Ｖの場合（Ａ）と、５Ｖの場合（Ｂ）において、１回のディスターブパルス（分極方向と反対方向）を印加することによりどれだけ蓄積電荷量が減少するかを、パルス幅を変化させて測定したものである。その結果、パルス幅を長くすることにより、減少が大きくなっていることが分る。Ｖｃｃ＝３．３Ｖ、パルス幅１０^−７秒以下ではディスターブ（電荷量の減少）が非常に小さくなっていることが分る。実際の素子では、パルス幅は１０^−７秒以下になると予想されるため、単パルスによる大きなディスターブの心配はないといえる。
また、図１１に、５Ｖで正方向と負方向に分極させたキャパシタにそれぞれ分極方向と逆方向の電圧（ディスターブ電圧）を印加した後にスイッチング電荷量を測定したもので、ディスターブ電圧の値を変化させて測定している。書込みの分極方向と逆方向パルスによる測定がＡで同方向パルスによる測定がＢである。なお、パルス幅は５００ｎｓで行っている。２つのキャパシタのスイッチング電荷量の差がデータ検出のための電荷量となる。その結果、ディスターブ電圧が約１．５Ｖ付近で２つのキャパシタのスイッチング電荷量が逆転していてデータが検出できなくなっていることを示している。１／３・Ｖｃｃのディスターブパルスが印加されても充分に検出できるための電荷量を保持するためには、２つの線の交差する電圧の約２倍程度の電圧をＶｃｃとするのが最も適している。ただし、この特性は、強誘電体の飽和特性や膜厚などによって変化するため、膜に適したＶｃｃを定めるというよりは、Ｖｃｃに適した膜厚、材料を選択するとよいと考えられる。今回の検討膜では、電源電圧Ｖｃｃが３．３Ｖ、書込みパルス幅が１００ｎｓ以下が最も適していると考えられる。
このように、一定方向のディスターブ電圧の印加がある回数以上繰り返されると、非選択セルに書き込まれたデータが消去される虞れがあり、しかもこれはパルス幅やパルスの大きさにも大きく依存している。しかし、本発明によれば常に正方向と負方向の電圧が交互に印加されるため、データの減少は１回目のディスターブ電圧による減少のみで、その後の減少は進行しない。その結果、１回目のディスターブ電圧によるデータの減少が読出しに不都合のない程度に、電源電圧Ｖｃｃや書込み（読出し）速度、強誘電体材料やその膜厚を最適化することにより、読出しに何等の支障なく、１０^８回のディスターブパルスの印加に対しても常にデータが消去されずに維持される。その結果、強誘電体メモリＦＥＴを利用しながらマトリックス状に配列されたランダムアクセスメモリを構成することができる。
前述の例では、書込みおよび読出しの両方についてその書込みまたは読出しの電圧を印加する前に、逆方向の電圧を印加する例であったが、半導体メモリの種類によっては、書込みと読出しの比率が極端に偏る場合もあり、頻繁に行われる側（書込みまたは読出し）には選択素子を接続してその選択素子により選択セルと非選択セルとをスイッチングし、頻度の少ない側には選択素子を用いないで本発明の方法を用いることにより、選択素子の数を減らしてチップ面積を小さくしながら書換え、読出しのスピードを低下させることなくアクセスすることができる。
つぎに、図面を参照しながら本発明の他の実施形態である強誘電体層を用いた半導体メモリおよびそのアクセス方法について説明をする。
本発明の強誘電体層を用いた半導体メモリは、図１２にその一実施形態の一部の等価回路図が示されるように、強誘電体層をゲート電極と半導体層との間に有する強誘電体メモリＦＥＴからなり、たとえばマトリックス状に設けられる複数個（図１２では４個）のメモリセルＱ１〜Ｑ４と、そのメモリセルＱ１〜Ｑ４のデータを転写し得るバッファセル２０と、メモリセルＱ１〜Ｑ４のデータをバッファセル２０に転写し、かつ、転写されたデータを再度前記メモリセルＱ１〜Ｑ４に再書込みをするバッファ回路３０とからなっている。すなわち、本発明者が鋭意検討を重ねて、非選択セルに印加される１／３・Ｖｃｃのディスターブ電圧による非選択セルのデータへの影響を、強誘電体キャパシタの電荷量の変化により調べた結果、後述するように、低い電圧が印加される場合でも、メモリセルの書込みおよび読出しにより記憶されたデータがディスターブされるが、そのディスターブの現象は印加される電圧の大きさおよび時間により一定の割合で生じ、定期的にデータを再書込み（リフレッシュ）することにより、データを破壊することなくメモリとして使用することができることを見出した。その知見に基づき、定期的にそのデータをリフレッシュすることができるようにバッファセル２０およびその転写と再書き込みを制御することができるバッファ回路３０が設けられていることに本発明の特徴がある。
バッファセル２０は、図１２に示される例では、メモリセルの強誘電体メモリＦＥＴと同じ構造のもので、ＦＥＴのゲートと半導体層との間に強誘電体層が介在された構造のものを使用することができる。しかし、一定のデータを記憶することができれば、他の構造のものでもよい。このバッファセル２０は、マトリックス状に設けられたメモリセルの行または列と平行に少なくとも１ライン設けられることが、マトリックスの少なくとも１ラインごとにリフレッシュすることができるため好ましい。
バッファ回路３０は、メモリセルからバッファセル２０へのデータの転写および転写されたデータを再度メモリセルに書き込むための制御回路を構成している。図１２に示される例では、メモリセルのデータ線ＤＬとバッファセル２０のゲートとの間にＦＥＴからなる第１の選択素子３１が接続され、横方向に並ぶ（１ラインに形成された隣接するバッファセルにそれぞれ接続される）第１の選択素子３１のゲートを連結してＲＬ５が引き出されている。そして、バッファセル２０のゲートにＦＥＴからなる第２の選択素子３２のドレイン（ソース）が接続され、同じく横方向に並ぶ第２の選択素子のソース（ドレイン）が連結されてＲＬ３として、同様にゲートが連結されてＲＬ４として引き出され、バッファセル２０のソースが連結されてＲＬ１、バッファセル２０の基板が連結されてＲＬ２、バッファセル２０のドレインが変圧器３３を介してメモリセルのビット線ＢＬに接続されることにより構成されている。
これらのメモリセルを配列する構造は、たとえば前述の図２〜３に示される構造と同様の構造にすることができる。また、前述の場合と同様に、図４〜５のような構造にすることもできる。
前述の場合と同様に、これらのメモリセルの構造は、半導体層上に直接強誘電体層が設けられ、その上にゲート電極とするメタルが設けられたＭＦＳ構造とするほか、強誘電体層と半導体層との間にＳｉＯ_２やＳｉ_３Ｎ_４などの他の絶縁膜が介在したＭＦＩＳ構造のものや、その間にさらにフローティングゲートのメタル層が設けられたＭＦＭＩＳ構造などでもよく、要は強誘電体層がＦＥＴのゲート電極と半導体層との間に設けられる強誘電体メモリＦＥＴを構成するものであればどの構造でもよい。
バッファセルおよびバッファ回路を設けてデータをリフレッシュすることにより、データを破壊することなく保存をすることができる根拠となる、非選択セルに印加される１／３・Ｖｃｃの影響の検証については、前述の場合（図６、図７、図１０、図１１）と同様であるので、記載を省略する。
前述のように、一定方向のディスターブ電圧の印加がある回数以上繰り返されると、非選択セルに書き込まれたデータが消去される虞れがあり、しかもこれはパルス幅やパルスの大きさにも大きく依存しており、電源電圧Ｖｃｃや書込み（読出し）速度、強誘電体材料や膜厚を最適化することによりディスターブパルスによる電荷量の減少を低減することができることを見出した。この知見に基づき、前述のように、一定回数（たとえば１０００回程度）の書換えごとにリフレッシュすることにより常にデータが消去されずに維持され、強誘電体メモリＦＥＴを利用しながらマトリックス状に配列されたランダムアクセスメモリを構成することができる。
つぎに、図１２に示される本発明の半導体メモリの一実施形態の回路図を参照しながら、そのデータをリフレッシュするアクセス方法について説明をする。まず、バッファ回路３０内のバッファセル２０に“０”を書き込んでイニシャライズをする。シーケンスとしては、ＲＬ４にＶｃｃを加え、第２の選択素子３２をオンし、ＲＬ３を接地して、ＲＬ２にＶｃｃを印加する。この作業によりバッファ回路内の強誘電体メモリＦＥＴ（バッファセル２０）は全てデータ“０”が書き込まれる。つぎに、メモリセルのデータをバッファセル２０に転写する。シーケンスとしては、ＲＬ５にＶｃｃを印加してＲＬ４を接地することにより第１の選択素子３１をオンにして、バッファセル２０のゲートにつながるラインを選択する。転写を行うメモリセル列のワード線ＷＬ１にＶ１を印加してビット線ＢＬを接地する。Ｖ１はＷＬ１につながって“１”が書き込まれているメモリセルのＦＥＴをオンするために必要な電圧で、ＦＥＴのスレッショルド電圧の差とＳｉ基板の不純物濃度などにより決まる値で、不純物注入量を調整することによりＦＥＴのスレッショルド電圧が変化し調整することができる。ＳＬ１にＶｃｃを印加するとメモリＦＥＴがオンになったセルのＤＬのみ電位がＶｃｃとなり、バッファセル２０のゲートにＶｃｃが印加され、データ“１”が書き込まれる。
つぎに、バッファセル２０にストアされたデータをメモリセルに再書込みする。まず、メモリセルの初期化を行う。ＷＬ１にＶｃｃを印加してＢＬ１、ＢＬ２を接地することによりＷＬ１につながっているメモリセルに“１”を書き込む。つぎにバッファセルのデータをメモリセルに転写する。シーケンスとしては、ＲＬ４にＶｃｃを印加し、ＲＬ５を接地することにより第１の選択素子３１をオフ、第２の選択素子３３をオンにする。ＲＬ１にＶｃｃより小さな電圧Ｖｒｗを印加すると変圧器３３に０またはＶｒｗの電圧が印加される。変圧器３３の部分で０をＶｃｃに、Ｖｒｗを１／３・Ｖｃｃにそれぞれ変換する。ＷＬ１、ＷＬ２は図１０でのデータ“０”の書込みのときと同様に設定すると、メモリセルに元のデータが書き込まれる。このデータの転写および再書込みの一連のシーケンスを図１２（ｂ）に示す。
この再書込みシーケンスの間隔の設定は２通り考えられる。データが書き込まれたセルにその反対方向に１／３・Ｖｃｃのディスターブ電圧を印加したときにデータが消滅してしまう（検出不可能となる）時間をｔｅとする。１回の書込みの際にかかるディスターブパルスの幅をｔｗとすると、ｎ＝ｔｅ／ｔｗ回の書込みで、データが消滅する虞れが出てくる。ゆえに、データを消滅させないためには、カウンタにより書込み回数をカウントし、ｎ回の書込みが行われる前に再書込みシーケンスを実行する。この場合、読出し時にも僅かづつのデータの消滅が生じるため、読出し回数も書込みの回数に換算して（印加電圧が書込み時より低いため、その電圧に比例してディスターブが減少する）同様にカウントすることが好ましい。
データのリフレッシュのタイミングのもう一つの方法は、タイマーによりｔｅ以下の周期で一定時間ごとに再書込みシーケンスを実行すれば、データの消滅は生じない。すなわち、書込みおよび読出しの頻度が半導体メモリの使用時間に対してほぼ一定であれば、半導体メモリの使用時間をタイマーによりカウントすることにより、データが消去される時期を把握することができ、その時期の前にリフレッシュすることができる。
これらの方法のどちらを採用するかは、その半導体メモリの使用環境により決定され、または書込みと読出しの頻度の割合などにより決定される。また、書込みおよび読出しの一方のみの頻度が非常に多い使い方の場合には、その頻度の多い方の選択素子を１個設けて、全然ディスターブ電圧が印加されないようにすることもできる。そうすれば、殆どリフレッシュをしないでデータを保存することができる。
この再書込み用バッファ回路は１つの行または列に１つ設ければよいため、チップ面積が増大することはない。そのため、殆どチップ面積を大きくする必要がなく、小形のセルでデータを長期間に亘って保持することができる。しかも、常にリフレッシュする必要はなく、使用頻度に応じてリフレッシュをすればよいため、リフレッシュの時間処理速度が遅れるということも殆どない。さらに、使用しないで電源をオフにしているときは、強誘電体層のデータはそのまま保存されるため、使用しないときにはデータのリフレッシュの必要が全然ない。
本発明によれば、強誘電体メモリＦＥＴがマトリックス状に配列された半導体メモリにおいて、書込み時および／または読出し時に非選択セルへのディスターブ電圧によってもデータが消滅することがない。そのため、完全なディスターブを防止するためには書込みおよび読出しのための２つの選択素子が必要であったものが、選択素子をなくしたり、減らすことができ、セル面積を小さくした１ＦＥＴ／１セルの小形の強誘電体メモリＦＥＴを用いた不揮発性の半導体メモリが得られる。
本発明によれば、使用頻度に応じた一定の割合でデータをリフレッシュするだけで、選択素子がなくてもデータを破壊することなく書込みおよび読出しをすることができる。その結果、強誘電体メモリＦＥＴをマトリックス状に並べて１ＦＥＴ／１セルの半導体メモリを実用化することができ、電源がオフになってもデータを保持することができる不揮発性の半導体メモリを小形のチップで実現することができる。
また、リフレッシュのタイミングは、使用される強誘電体の性質（厚さや誘電特性など）、および使用条件（電源電圧、パルス幅など）により、予期することができ、カウンタまたはタイマーなどを設けることにより、そのリフレッシュのタイミングを確実に把握することができ、データを破壊することなく維持することができる。
上記においては、本発明を好ましい実施形態として説明したが、各用語は、限定のために用いたのではなく、説明のために用いたものであって、本発明の範囲および精神を逸脱することなく、添付のクレームの範囲において、変更することができるものである。
【図面の簡単な説明】
図１（ａ）は、本発明の半導体メモリの一実施形態の結線図である。
図１（ｂ）は、図１（ａ）の半導体メモリの動作のシーケンス図である。
図２は、図１のメモリセル部分の構造例を示す平面説明図である。
図３（ａ）〜（ｄ）は、図２の断面説明図である。
図４は、図１のメモリセル部分の他の構造例を示す平面説明図である。
図５（ａ）〜（ｄ）は、図４の断面説明図である。
図６（ａ）〜（ｄ）は、ディスターブ特性を調べる際の印加する波形の例を示す図である。
図７は、印加するパルスの回数に対するディスターブ特性の図である。
図８は、双方向パルスを印加したときの正負１回ごとの電荷の変化を示す図である。
図９は、強誘電体キャパシタに電圧を印加したときの印加時間に対する電流の変化を示す図である。
図１０は、印加するパルスのパルス幅に対するデイスターブ特性の図である。
図１１は、印加するパルスの大きさ（振幅）に対するディスターブ特性の図である。
図１２は、本発明の半導体メモリの他の実施形態の等価回路図である。
図１３（ａ）〜（ｂ）は、強誘電体メモリＦＥＴをマトリックス状に配設して３等分法によりアクセスする方法の説明図である。
図１４は、強誘電体メモリＦＥＴの一例の構造説明図である。

Claims

強誘電体層をゲート電極と半導体層との間に有する強誘電体メモリＦＥＴからなるメモリセルを含む半導体メモリにおいて、前記メモリセルにデータを書き込む際に選択セルおよび非選択セルそれぞれのゲート電極と半導体層との間に、選択セルには該データの書込みの際に印可される書込み用の電圧と逆方向の電圧を印加した後に前記書込み用の電圧を印加し、非選択セルには書込み電圧よりも低い逆方向の電圧を印加した後に元の電荷量を修復するように書込み電圧よりも低い電圧を印加することを特徴とする半導体メモリの書込み方法。
前記メモリセルへの書込み時の電圧の印加を電源電圧を３等分して各ラインに印加する３等分法を使用し、選択セルに電源電圧を、非選択セルに電源電圧の±１／３の電圧を印加する請求項１記載の書込み方法。
前記強誘電体メモリＦＥＴからなるセルをマトリックス状に複数個配列し、行または列方向に並ぶ各セルのゲートを連結してワード線を形成し、行または列方向に並ぶ各セルのソースを連結してソース線を形成し、列または行方向に並ぶ各セルのドレインを連結してデータ線を形成し、列または行方向に並ぶ各セルの半導体層を連結してビット線を形成することにより前記半導体メモリを構成し、前記ワード線とビット線との間に電圧を印加することにより書込みをする請求項１または２記載の半導体メモリの書込み方法。
強誘電体層をゲート電極と半導体層との間に有する強誘電体メモリＦＥＴからなるメモリセルを含む半導体メモリにおいて、前記メモリセルのデータを読み出す際に、該データの劣化を防止するために選択セルのゲート電極と半導体層との間に該データの読出しの電圧と逆方向の電圧を印加した後に前記読出し用の電圧を印加することを特徴とする半導体メモリの読出し方法。
強誘電体層をゲート電極と半導体層との間に有する強誘電体メモリＦＥＴからなるメモリセルと、該メモリセルのデータ線とバッファセルのゲートとが接続されることにより該メモリセルのデータを他の記憶素子を介在させることなく直接的に転写し得るバッファセルと、前記メモリセルのデータを前記バッファセルに転写し、かつ、該転写されたデータを再度前記メモリセルに再書込みをするバッファ回路とからなる強誘電体層を用いた半導体メモリ。
前記メモリセルがマトリックス状に複数個設けられ、前記バッファセルが前記メモリセルの行または列の少なくとも１ラインのメモリセルのデータを転写し得るセル列からなり、前記バッファ回路が前記メモリセルの少なくとも１ラインのデータを一括して転写し、かつ、再書込みをし得る回路である請求項５記載の半導体メモリ。
前記バッファセルが、強誘電体層をゲート電極と半導体層との間に有する強誘電体メモリＦＥＴからなる請求項５または６記載の半導体メモリ。
前記バッファセルのゲート電極と前記メモリセルのデータラインとの間に接続され前記メモリセルの転写を制御する第１の選択素子と、前記バッファセルのゲート側に接続される前記バッファセルのデータの読出しを制御する第２の選択素子と、前記バッファセルの読出しデータの電圧を変換して前記メモリセルの基板を連結するビットラインに接続する変圧器とから前記バッファ回路が形成されてなる請求項７記載の半導体メモリ。
強誘電体層をゲート電極と半導体層との間に有する強誘電体メモリＦＥＴからなるメモリセルと、該メモリセルのデータ線とバッファセルのゲートとが接続されることにより該メモリセルのデータを他の記憶素子を介在させることなく直接的に転写し得るバッファセルとを有する半導体メモリにおいて、前記メモリセルのデータを一旦前記バッファセルに転写し、かつ、転写された前記データを再度前記メモリセルに再書込みをすることにより、前記メモリセルのデータをリフレッシュする強誘電体層を有する半導体メモリのアクセス方法。
前記メモリセルのデータのリフレッシュを、該メモリセルに用いられる強誘電体層のデータの予め把握されたディスターブ特性に応じて一定のアクセス時間ごとに行う請求項９記載のアクセス方法。
前記メモリセルのデータのリフレッシュを、該メモリセルへの書込みおよび／または読出しの回数が一定回数になるごとに行う請求項９記載のアクセス方法。
前記書込みおよび／または読出しの回数をカウンタによりカウントする請求項１１記載のアクセス方法。