KR20010031598A

KR20010031598A - 반도체 메모리 및 반도체 메모리의 액세스 방법

Info

Publication number: KR20010031598A
Application number: KR1020007004649A
Authority: KR
Inventors: 나카무라다카시
Original assignee: 사토 게니치로; 로무 가부시키가이샤
Priority date: 1997-11-14
Filing date: 1998-11-12
Publication date: 2001-04-16
Also published as: EP1439544A2; CA2309748A1; TW446943B; DE69840486D1; US20020141225A1; CN1845251A; WO1999026252A1; EP1031989A1; EP1439544A3; KR100615120B1; EP1031989B1; KR100557883B1; US6473329B1; CN1845251B; CN1280700A; EP1031989A4; DE69833446T2; EP1439544B1; CN1260733C; JP4198884B2

Abstract

강유전체 메모리 FET를 매트릭스 형상으로 정렬시켜 반도체 메모리를 구성하는 경우에, 각 셀에 선택소자를 설치하지 않아도 비 선택셀로 인가되는 디스터브 전압에 의해 데이터가 파괴되지 않고, 소망하는 메모리 셀에만 데이터의 기입 및/또는 판독을 할 수 있는 반도체 메모리의 기입방법 및 판독방법을 제공한다.

강유전체 층을 게이트전극 측에 갖는 강유전체 메모리 FET로 이루어지는 메모리 셀(Q1)∼(Q4)이 매트릭스 형상으로 복수개 설치되는 반도체 메모리에 있어서, 메모리 셀(Q1)∼(Q4)에 데이터를 기입 또는 판독을 할 때에, 데이터의 기입 또는 판독의 전압과 역 방향의 전압을 인가한 후에, 기입 또는 판독용의 전압을 인가하는 것을 특징으로 한다.

Description

반도체 메모리 및 반도체 메모리의 액세스 방법{SEMICONDUCTOR MEMORY AND METHOD FOR ACCESSING SEMICONDUCTOR MEMORY}

강유전체 메모리 FET는, 예를 들면 도 14에 나타내는 바와 같이, 반도체기판(51)에 형성된 드레인 영역(52)과 소스 영역(53) 사이의 기판(51)위에 강유전체층(54)과 게이트전극(55)이 설치된 FET구조로 되어 있다.

그리고, 게이트전극(55)과 반도체기판(51) 사이에 높은 전압을 인가하는 것에 의해 강유전체층(54)에 분극전하가 발생하고, 그 분극의 방향에 따라 ″1″과 ″0″의 써넣기(기입)를 하며, 게이트전극에 낮은 전압을 인가하는 것에 의하여 ″1″인가 ″0″인가를 읽어낼(판독) 수가 있고, 전원의 OFF 등에 의해서도 데이터를 소멸시키는 일 없이 비 파괴판독의 불 휘발성 메모리로서 이용될 수 있는 것이 알려져 있다.

그러나, 이 메모리 셀을 매트릭스 형상으로 설치하여 메모리를 구성하는 회로구성이 실용단계에는 이르지 못하였다.

즉, 각 셀 마다 기입용 및 판독용의 선택소자를 각각 하나씩 설치하고, 선택소자를 사용하여 매트릭스 형상의 각 셀에 액세스하는 방법이 알려져 있으나, 기입, 판독 각각에 선택소자를 사용하게 되면, 셀의 면적이 크게 되고, 집적도가 크게 저하한다는 문제가 있다.

한편, 예를 들면 기입할 때에 소망하는 선택 셀 이외의 셀에 전압이 인가되어 데이터를 개서하지 않도록 하기 위해, 전원전압 Vcc를 3등분하여 각 라인에 전압을 인가하는 액세스 방법이, 예를 들면 강유전체 캐패시터를 매트릭스 형상으로 정렬시킨 메모리에 있어서 고려되고 있다.

이 3등분 전압 인가방법을 강유전체 메모리 FET를 매트릭스 형상으로 정렬시킨 메모리에 적용하게 되면, 다음과 같은 액세스 방법을 생각할 수 있다.

즉, 도 13(a)에 간략하게 나타내고 있는 바와 같이, 매트릭스형상의 복수개의 강유전체 메모리 FET로 이루어지는 셀을 배선하고, 선택 셀(P)에 ″1″의 기입을 행하는 경우, 선택 셀(P)이 있는 워드선(WL1)에 Vcc, 선택 셀(P)이 없는 워드선(WL2)에 1/3·Vcc, 선택 셀(P)이 있는 비트선(BL1)에 0, 선택 셀(P)이 없는 비트선(BL2)에 2/3·Vcc를 각각 인가하는 것에 의해 기입을 행한다.

또, ″0″을 선택 셀(P)에 기입할 때에는, 워드선(WL1)에 0, 워드선(WL2)에 2/3·Vcc, 비트선(BL1)에 Vcc, 비트선(BL2)에 1/3·Vcc를, 선택 셀(P)을 판독할 때에는 워드선(WL1)에 V1(Vcc 보다 낮은 전압으로, 판독시의 전압), 워드선(WL2)에 0, 비트선(BL1)에 0, 데이터선(DL1)에 V_SA(데이터 검출용 전압)를 각각 인가한다.

이 ″1″ 및 ″0″의 기입 및 판독시의 시퀀스를 도 13(b)에 도시한다.

또한 도 13(b)에 있어서, 공란부분은 오픈 또는 0 V인 것을 의미한다.

그 결과, 기입 시에는, 선택 셀(P)에 Vcc 또는 -Vcc의 높은 전압이 게이트전극과 반도체 기판 사이에 인가되어 ″1″ 또는 ″0″의 기입이 실행된다.

이때, 비 선택 셀에 걸리는 전압은 1/3·Vcc 또는 -1/3·Vcc로 되어, 기입은 실행되지 않는다.

또, 판독시에, 선택 셀(P)에는 게이트전극과 반도체 기판 사이에 V1이 인가되지만, 비 선택 셀은 0 이거나 오픈으로서, 거의 전압은 인가되지 않아 판독은 실행되지 않는다.

상기한 바와 같이, 기입 및 판독은 선택 셀 만을 선택하여 행하는 바, 예를 들면 기입 시에 비 선택 셀 에도 1/3·Vcc의 전압이 인가된다.

이 1/3·Vcc전압의 인가에 의하여, 강유전체 캐패시터의 분극(기억 ″1″이거나 ″0″에 대응하는 분극)이 디스터브 되고, 몇 번이고 반복되는 것에 의해 기입이 실행되지 않는 셀의 기억내용이 변화하는 것이 우려된다.

그 때문에, 강유전체 메모리 셀을 이용한 소형의 반도체 메모리로서, 비 선택 메모리의 데이터를 디스터브 하지 않는 액세스 방법이 확립되어 있지 않으며, 상기한 바와 같이, 강유전체 메모리 FET를 사용하여 매트릭스형상으로 셀을 형성한 반도체 메모리가 아직 실용화되지 않고 있다는 문제가 있다.

본 발명은, 강유전체 캐패시터를 사용한 불휘발성 메모리에 관한 것이며, 특히 게이트전극과 반도체층 사이에 적어도 강유전체층을 갖는 강유전체 메모리 FET를 구비한 반도체 메모리 및 반도체 메모리의 액세스 방법에 관한 것이다.

도 1(a)는, 본 발명의 반도체 메모리의 한 실시형태의 결선도.

도 1(b)는, 도 1(a)의 반도체 메모리의 동작의 시퀀스 도면.

도 2는, 도 1의 메모리 셀 부분의 구조예를 나타내는 평면 설명도.

도 3(a)∼(d)는, 도 2의 단면 설명도.

도 4는, 도 1의 메모리 셀 부분의 다른 구조예를 나타내는 평면 설명도.

도 5(a)∼(d)는, 도 4의 단면 설명도.

도 6(a)∼(d)는, 디스터브 특성을 조사할 때에 인가하는 파형의 예를 나타내는 도면.

도 7은, 인가하는 펄스의 회수에 대한 디스터브 특성의 도면.

도 8은, 양방향 펄스를 인가하였을 때의 정부(正負) 1회 마다의 전하의 변화를 나타내는 도면.

도 9는, 강유전체 캐패시터에 전압을 인가하였을 때의 인가시간에 대한 전류의 변화를 나타내는 도면.

도 10은, 인가하는 펄스의 펄스 폭에 대한 디스터브 특성의 도면.

도 11은, 인가하는 펄스의 크기(진폭)에 대한 디스터브 특성의 도면.

도 12는, 본 발명의 반도체 메모리의 다른 실시형태의 등가회로도.

도 13(a)∼(b)는, 강유전체 메모리 FET를 매트릭스 형상으로 배설하여 3등분 법에 의해 액세스하는 방법의 설명도.

도 14는, 강유전체 메모리 FET의 한 예의 구조 설명도.

본 발명은, 이와 같은 문제를 해결하여, 강유전체 메모리 FET를 매트릭스 형상으로 정렬시켜 반도체 메모리를 구성하는 경우에, 각 셀에 선택소자를 설치하지 않아도 비 선택 셀로 인가되는 디스터브 전압에 의해 데이터가 파괴되지 않고, 소망하는 메모리 셀에만 데이터의 기입 및/또는 판독을 할 수 있는 반도체 메모리의 기입방법 및 판독방법을 제공하는 것을 목적으로 한다.

본 발명은, 또, 이와 같은 비 선택시에 낮은 전압이 인가되는 경우의 데이터의 디스터브(劣化)에 대해서도, 그 데이터를 수복하여 메모리로서 신뢰성이 좋게 사용할 수 있는 구조의 강유전체 메모리 FET를 사용한 반도체 메모리를 제공하는 것을 목적으로 한다.

본 발명의 또 다른 목적은, 강유전체 메모리 FET를 매트릭스 형상으로 정렬시켜 반도체 메모리를 구성하는 경우에, 전원전압의 3등분의 전압을 인가하는 액세스 방법에 의해서도 기억내용이 디스터브 되지 않는 반도체 메모리의 액세스 방법을 제공하는데 있다.

즉, 본 발명은, 기억내용이 디스터브 되지 않는 강유전체 메모리를 사용한 반도체 메모리 등을 제공하는 것을 목적으로 한다.

본 발명에 의한 반도체 메모리의 기입방법은, 강유전체층을 게이트전극과 반도체층의 사이에 갖는 강유전체 메모리 FET로 이루어지는 메모리 셀을 포함하는 반도체 메모리에 있어서, 상기 메모리 셀에 데이터를 기입할 때에, 그 데이터를 기입하는 전압과 역 방향의 전압을 인가한 후에 상기 기입용의 전압을 인가하는 것을 특징으로 한다.

또, 본 발명의 반도체 메모리의 판독방법은, 강유전체층을 게이트전극 측에 갖는 강유전체 메모리 FET로 이루어지는 메모리 셀을 포함하는 반도체 메모리에 있어서, 상기 메모리 셀의 데이터를 판독할 때에, 그 데이터를 판독하는 전압과 역 방향의 전압을 인가한 후에 상기 판독용의 전압을 인가하는 것을 특징으로 한다.

여기서, 강유전체층을 게이트전극과 반도체층 사이에 갖는 강유전체 메모리 FET란, 게이트전극(메탈M) - 강유전체(F) - 반도체(S)구조(MFS구조), MFS구조의 메탈(M)과 반도체(S) 사이에 강유전체(F) 이외의 층을 적어도 1층 갖는 구조, 게이트전극(M) - 강유전체(F) - 플로팅게이트(M) - 절연막(I) - 반도체(S)구조(MFMIS 구조) 등, 게이트전극과 반도체층 사이에 적어도 강유전체층이 설치된 FET 구조의 메모리 소자를 의미한다.

이와 같은 방법에 의하여, 예를 들면 전원전압을 3등분하여 각 라인에 전압을 인가하는 액세스 방법에 있어서, 비 선택 셀에 1/3·Vcc의 디스터브 전압이 인가되어도, 항상 디스터브 전압과 역 방향의 전압이 전후하여 인가되기 때문에, 디스터브 전압에 의한 전하의 감소가 회복되어 데이터가 소멸되는 일이 없다.

상술한, 기입시의 각 메모리 셀 에로의 전압의 인가는, 예를 들면 전원전압을 3등분하여 각 라인에 인가하는 3등분 법을 사용할 수가 있으며, 선택 셀에 전원전압을, 비 선택 셀에 전원전압의 ±1/3·Vcc의 전압을 인가할 수가 있다.

상기한 메모리 셀을 매트릭스 형상으로 배열하여 메모리를 구성하는데는, 상기 강유전체 메모리 FET로 이루어지는 셀을 매트릭스 형상으로 복수개 배열하고, 행 또는 열 방향으로 정렬하는 각 셀의 게이트를 연결하여 워드선을 형성하며, 행 또는 열 방향으로 정렬하는 각 셀의 소스를 연결하여 소스선을 형성하고, 열 또는 행 방향으로 정렬하는 각 셀의 드레인을 연결하여 데이터선을 형성하며, 열 또는 행 방향으로 정렬하는 각 셀의 반도체층을 연결하여 비트선을 형성하고, 상기 워드선과 비트선 사이에 전압을 인가하는 것에 의해 기입 또는 판독을 할 수가 있다.

본 발명에 의한 강유전체층을 사용한 반도체 메모리는, 또, 강유전체층을 게이트전극과 반도체층 사이에 갖는 강유전체 메모리 FET로 이루어지는 메모리 셀과, 그 메모리 셀의 데이터를 전사(轉寫)할 수 있는 버퍼 셀과, 상기 메모리 셀의 데이터를 상기 버퍼 셀에 전사하며, 또한 그 전사된 데이터를 재차 상기 메모리 셀에 재 기입하는 버퍼회로로 이루어져 있다.

이 구조로 함으로서, 버퍼 셀을 이용하여 정기적으로 메모리 셀의 데이터를 리프레시 할 수가 있기 때문에, 데이터를 소멸시키지 않고 장시간에 걸쳐 데이터를 보유할 수가 있다.

상기 메모리 셀이 매트릭스 형상으로 복수개 설치되고, 상기 버퍼 셀이 상기 메모리 셀의 행 또는 열의 적어도 1라인의 메모리 셀의 데이터를 전사할 수 있는 셀 열로 이루어지며, 상기 버퍼회로가 상기 메모리 셀의 적어도 1라인의 데이터를 일괄하여 전사하고, 또한, 재 기입을 할 수 있는 회로인 것으로서, 1라인마다 데이터의 전사 및 재 기입을 할 수가 있기 때문에, 단시간에 데이터를 리프레시 할 수가 있다.

상기 버퍼 셀이, 강유전체층을 게이트전극과 반도체층 사이에 갖는 강유전체 메모리 FET로 이루어져 있으면, 메모리 셀과 동일한 공정에서 동시에 더미의 기억 셀을 제작할 수가 있다.

상기 버퍼 셀의 게이트전극과 상기 메모리 셀의 데이터라인 사이에 접속되어 상기 메모리 셀의 전사를 제어하는 제1의 선택소자와, 상기 버퍼 셀의 게이트 측에 접속되는 상기 버퍼 셀의 데이터의 판독을 제어하는 제2의 선택소자와, 상기 버퍼 셀의 판독 데이터의 전압을 변환시켜 상기 메모리 셀의 기판을 연결하는 비트 라인에 접속하는 변압기 등으로 상기 버퍼회로가 형성되는 것에 의해, 선택소자의 제어에 의해 데이터의 리프레시를 수시로 실행할 수가 있다.

본 발명의 강유전체층을 갖는 반도체 메모리의 액세스 방법은, 강유전체층을 게이트전극과 반도체층 사이에 갖는 강유전체 메모리 FET로 이루어지는 메모리 셀과, 그 메모리 셀의 데이터를 전사할 수 있는 버퍼 셀을 갖는 반도체 메모리에 있어서, 상기 메모리 셀의 데이터를 일단 상기 버퍼 셀에 전사하고, 또한, 전사된 상기 데이터를 재차 상기 메모리 셀에 재 기입하는 것에 의해, 상기 메모리 셀의 데이터를 리프레시 하는 것을 특징으로 한다.

상기 메모리 셀의 데이터의 리프레시는, 그 메모리 셀에 사용되는 강유전체층의 데이터의 미리 파악된 디스터브 특성에 따라 일정한 시간마다 실행하거나, 그 메모리 셀 에로의 기입 및/또는 판독의 회수가 일정한 회수에 이르렀을 때마다 행하는 것이 바람직하다.

이 경우, 상기 액세스의 회수를 기입 및/또는 판독의 회수를 카운터에 의해 카운트하여, 소정의 회수에 도달하였을 때에 리프레시 할 수가 있다.

본 발명의 특징은, 상기와 같이 광범하게 나타낼 수가 있으나, 그 구성이나 내용은, 목적 및 특징과 함께, 도면을 참고로 하는, 이하의 설명으로 더욱 명확해질 것이다.

다음에, 도면을 참조하면서, 본 발명의 일실시 형태인 강유전체층을 사용한 반도체 메모리의 기입방법 및 판독방법에 대하여 설명한다.

본 발명의 강유전체층을 사용한 반도체 메모리의 기입방법 및 판독방법은, 도 1에 그 실시형태의 일부인 4개의 메모리 셀(Q1)∼(Q4)부의 회로설명도와 함께, 시퀀스가 나타나는 바와 같이, 강유전체층을 게이트전극과 반도체층 사이에 갖는 강유전체 메모리 FET로 이루어지는 메모리 셀(Q1)∼(Q4)이, 예를 들면 매트릭스 형상으로 복수개 설치되는 반도체 메모리에 있어서, 메모리 셀을 선택하여 데이터를 기입 또는 판독할 때에, 그 데이터의 기입 또는 판독의 전압과 역 방향의 전압을 인가한 후에, 기입용 또는 판독용 전압을 인가하는 것을 특징으로 하고 있다.

즉, 본 발명자가 예의 검토를 거듭하여, 예를 들면 전원전압의 3등분법에 의한 기입을 하는 경우에, 비 선택 셀에 인가되는 1/3·Vcc의 디스터브 전압에 의한 비 선택 셀의 데이터에의 영향을 강유전체 캐패시터의 전하량의 변화에 의해 조사한 결과, 후술하는 바와 같이, 낮은 전압이 인가되는 경우에도, 강유전체 캐패시터의 전하량이 디스터브 되지만, 그 디스터브의 현상은 역 방향의 디스터브 펄스가 인가됨으로서, 원래의 전하량으로 수복된다는 것을 발견하였다.

그 지견에 기초하여, 기입 및/또는 판독을 실행할 때에, 먼저 역 방향의 전압을 인가하고 나서 기입 또는 판독의 전압을 인가함으로서, 디스터브 전압에 의한 데이터의 열화를 방지하는 것에 본 발명의 특징이 있다.

다음에, 도 1을 참조하면서 구체적인 예에 의해 더 상세히 설명한다.

도 1(a)에는, 4개의 강유전체 메모리 FET로 이루어지는 메모리 셀(Q1)∼(Q4)이 매트릭스 형상으로 배열되며, 가로방향으로 정렬하는 셀의 게이트전극이 연결되어 워드선(WL1),(WL2)이 각각 설치되고, 가로방향으로 정렬하는 셀의 소스가 연결되어 소스선(SL1),(SL2)이 각각 설치되며, 세로방향으로 정렬하는 셀의 드레인이 연결되어 데이터선(DL1),(DL2)이, 또한 세로방향의 셀의 기판(반도체층)이 연결되어 비트선(BL1),(BL2)이 각각 설치되어 매트릭스가 형성되어 있다.

이 매트릭스의 선택 셀(Q1)에 ″1″을 기입하는 경우, 먼저 선택 셀(Q1)의 워드선(WL1)에 0, 비트선(BL1)에 Vcc를 인가하고, 비 선택 셀이 되는 워드선(WL2)에 2/3·Vcc, 비트라인(BL2)에 1/3·Vcc를 인가하여 ″0″(″1″의 역의 전압을 인가)을 기입한다.

이어서, 워드선(WL1)에 Vcc, 비트선(BL1)에 0을 인가하고, 비 선택 셀이 되는 워드선(WL2)에 1/3·Vcc, 비트선(BL2)에 2/3·Vcc를 각각 인가하는 것에 의하여, 메모리 셀(Q1)에 ″1″을 기입한다.

역으로 메모리 셀(Q1)에 ″0″을 기입할 때에는, 먼저 ″1'을 기입할 때와 마찬가지로, 선택 셀(Q1)의 워드선(WL1)에 Vcc, 비트선(BL1)에 0을 인가하고, 비 선택 셀이 되는 워드선(WL2)에 1/3·Vcc, 비트라인(BL2)에 2/3·Vcc를 인가한다.

이어서, 워드선(WL1)에 0, 비트선(BL1)에 Vcc를 인가하여 ″1'을 기입하고, 비 선택 셀이 되는 워드선(WL2)에 2/3·Vcc, 비트선(BL2)에 1/3·Vcc를 각각 인가한다.

또, 선택 셀(Q1)의 판독을 할 때에는, 먼저 워드선(WL1)에 -V1(V1은, ″1″ 또는 ″0″에 기입된 셀의 FET를 ON 시키는데 필요한 전압으로서, FET의 임계전압의 차와 Si 기판의 불순물 농도 등에 의해 결정되는 값으로서, 불순물 주입량을 조정하는 것에 의하여 FET의 임계전압이 변화하여 조정할 수가 있다), 비트선(BL1)과, 워드선(BL2)을 0으로 하고, 데이터선(DL1)에 -V_SA(데이터 검출용 전압)를 인가하고 나서, 워드선(WL1)에 V1, 비트선(BL1)과 워드선(WL2)에 0을, 데이터선(DL1)에 V_SA를 인가함으로서, 선택 셀(Q1)의 데이터를 판독한다.

이 일련의 기입 및 판독의 시퀀스를 도 1(b)에 나타낸다.

또한, 도 1(b)에 있어서, 공란으로 되어 있는 곳은 오픈 또는 0V인 것을 의미한다.

상술한 메모리 셀을 배열하는 구조는, 예를 들면 도 2∼3에 나타내는 구조로 할 수가 있다.

즉, 도 2는 그 한 예의 평면도이며, 도 3은 그 A-A선, B-B선, C-C선, 및 D-D선의 단면 설명도로서, 강유전체 메모리 FET(메모리 셀Q1∼Q4)부분을 나타낸 도면이다.

이 예는, 각 셀 열의 분리를 반도체기판에 깊은 홈을 파서 그 속에 절연물을 매입하여 분리하는 심홈 절연(10)에 의해 행하는 예이다.

이 구조는, 예를 들면 p형 또는 n형의 반도체기판(1)에 p형 웰(1a)이 설치되며, n형의 드레인영역(2), 소스영역(3)이 웰(1a)내에 각각 형성되어, 그 사이의 웰(1a)위에 예를 들면 PZT계로 이루어지는 강유전체층(4)을 통해서, 예를 들면 폴리실리콘으로 이루어지는 게이트전극(5)(WL1, WL2)이 설치되어 있다.

6은 LOCOS 산화막, 7, 8, 9는 각각 층간 절연막이며, 10이 웰(1a)을 각 열로 분리시키는 심홈 절연이다.

도 2의 (Q2)로 나타내는 부분이 하나의 메모리 셀이며, 도 2에서 가로방향으로 정렬하는 각 셀의 게이트전극을 각각 연결하여 워드선(WL1, WL2)이 설치되고, 동일하게 가로방향으로 정렬하는 각 셀의 소스영역(3)을 연결하여 소스선(SL1, SL2)이 설치되며, 세로방향으로 정렬하는 각 셀의 드레인영역(2)에 전기적으로 접속된 제1메탈층(11)을 연결하여 데이터선(DL1, DL2)이 각각 설치되는 것에 의하여, 도 1에 등가회로도로 나타내고 있는 바와 같은 매트릭스 형상으로 메모리 셀이 설치되어 있다.

또한, 비트선(BL1, BL2)은 웰(1a)에 접속하여 설치되어 있다.

도 4∼5는 본 발명의 반도체 메모리를 구성하는 다른 구조예의 도 2∼3과 동일한 도면이다.

이 예는, 예를 들면 반도체기판(1)에 p형의 웰(16)을 형성하고, 그 웰(16)내에 n형의 드레인 영역(2), 소스 영역(3)이 형성되며, 각 웰(16)의 사이는 소자분리용의 예를 들면 LOCOS 산화막(15)에 의해 분리되어 있다.

그리고, 그 웰(16)이 비트 선으로 되어 있다.

그 밖의 구조는, 도 2∼3에 나타내는 구조와 같으며, 동일한 부호를 붙이고 그 설명은 생략한다.

이들 구조에서는, 모두 반도체층 위에 직접 강유전체층이 설치되며, 그 위에 게이트전극으로 하는 메탈이 설치된 MFS구조의 메모리 셀이였으나, 강유전체층과 반도체층 사이에 SiO₂나 Si₃N₄등의 다른 절연막이 개재된 MFIS 구조의 것이나, 그 사이에 다시 플로팅게이트의 메탈층이 설치된 MFMIS 구조 등도 좋고, 요는 강유전체층이 FET의 게이트전극과 반도체층 사이에 설치되는 강유전체 메모리 FET를 구성하는 것이면 어느 구조라도 좋다.

다음에, 상술한 기입 또는 판독에 앞서서 역 방향의 전압을 인가하고 나서 통상의 기입 또는 판독을 함으로서, 데이터를 파괴시키지 않고 보존할 수가 있는 근거가 되는, 비 선택 셀에 인가되는 1/3·Vcc의 영향의 검증에 대하여 설명한다.

이 검증은, 300nm 두께의 PZT 캐패시터를 사용하고, 강유전체 캐패시터에 1/3·Vcc의 전압을 인가하여 그 스위칭 전하량(일정방향으로 전압을 인가하였을 때에 분극방향이 반전하는 경우에 발생하는 전하량과 분극방향이 반전하지 않는 경우에 발생하는 전하량과의 차를 말한다)의 변화를 조사하는 것으로 행하였다.

먼저, 도 6(a)에 나타내는 바와 같은 부(負)방향으로 전원전압 Vcc를 인가하는 것에 의하여, 막을 부 방향으로 분극 시킨 후에, 도 6(b)에 나타내는 바와 같은 정(正)방향(분극과 반대방향)만의 동일방향의 1/3·Vcc 펄스를 소정의 회수(n회) 인가하고, 그 후에 도 6(c)에 나타내는 더블펄스를 인가하여 스위칭 전하량의 측정을 행하였다.

또, 상기한 도 6(b)에 나타내는 동일 방향의 펄스 대신에 도 6(d)에 나타내는 바와 같은 정부(正負)방향으로 교대로 변화하는 ±1/3·Vcc의 양방향 펄스를 인가하였을 때의 전하량의 측정도 행하였다.

또한, 디스터브 펄스의 펄스 폭은 모두 200ns로 행하고, 전원전압 Vcc는 5V와 3.3V(인가하는 전압은 이 1/3이 된다)로 행하였다.

또, 양방향 펄스의 경우도, 정 방향 및 부 방향 각각에서 1회의 펄스 인가로 하여 1사이클에서 2회의 펄스 인가로 하고 있다.

도 7은, 1/3·Vcc(또는 ±1/3·Vcc)의 펄스를 인가한 회수(n)에 대해 측정한 스위칭 전하량의 절대치를 플로트 한 그래프이다.

도 7에 있어서, A1은 3.3V로 동일방향 펄스, A2는 3.3V로 양방향 펄스, B1은 5V로 동일방향 펄스, B2는 5V로 양방향 펄스를 각각 인가한 경우의 결과이다.

도 7에서 명백한 바와 같이, 전원전압 Vcc가 5V의 경우도 3.3V의 경우도 동일한 결과가 얻어지며, 동일방향의 펄스인가의 경우는 서서히 스위칭 전하량은 감소하고, 10³∼10⁴회 정도의 펄스인가로 스위칭 전하량은 1/3 이하로 되어 있다.

이것은 바꾸어 말하면, 하나의 메모리 셀에 동일방향의 디스터브 펄스가 걸리는 것과 같은 액세스를 반복하면, 그 셀의 데이터가 지워져버릴 우려가 있다는 것을 나타내고 있다.

한편, 정부(正負)방향으로 교대로 펄스를 인가한 것(A2, B2)은, 10⁸이상의 펄스 인가에 있어서도 스위칭 전하량은 거의 변화하고 있지 않는다는 것을 알 수 있다.

이 정부방향으로 교대로 펄스를 인가함으로서, 대단히 많은 펄스인가에 대해서도 데이터가 변화하지 않는다는 결과에 기초하여 본 발명은 성립되고 있다.

이 양방향 펄스를 인가한 경우의 정부 각각 1회마다의 펄스의 인가에 대하여 스위칭 전하량이 어떻게 변화하는가를, 전원전압 Vcc를 5V로 하여 조사한 결과가 도 8에 도시되어 있다.

도 8에서 명확한 바와 같이, Vcc가 5V(인가전압은 1.67V)인 경우, 분극방향과 역 방향의 디스터브 펄스를 가하면, 스위칭 전하량은 30에서 15정도까지 감소한다.

그러나, 분극방향과 동일방향의 펄스를 가하게 되면, 거의 원래의 값으로 회복하고 있는 것을 알 수 있다.

즉, 교대펄스(양방향 펄스)가 인가되는 것에 의해, 어느 일정한 값까지 축적 전하량은 감소하지만, 그 이상의 감소는 일어나지 않는다.

그 감소한 값이 셀의 데이터를 판별하는데 충분한 전하량이면 디스터브에 의해 데이터를 잃는 것을 방지할 수가 있다.

또, 이 스위칭 전하량의 변화를 캐패시터에 1/3·Vcc를 인가하였을 때의 인가시간에 대한 전류밀도(A/cm²)의 변화로 나타내면, 도 9와 같이 된다.

도 9에서, D는 분극방향을 반전시켜서 기입을 행하는 경우 및 그 후의 디스터브 펄스가 짝수회(n=2k), 즉 양방향 펄스가 분극방향과 동일방향의 펄스가 인가되었을 때의 전류치, E는 홀수회(n=2k+1), 즉 분극방향과 다른 방향의 디스터브 펄스가 인가된 후의 전류치, F는 분극방향과 동일방향으로 전압을 인가하여 기입을 하는 경우의 전류치를 나타내고 있다.

상기한 스위칭 전하량은, 이 D 또는 E의 전류치와 F의 전류치의 차를 나타내는 전하량이다.

다음에, 1회의 디스터브 펄스에 의한 스위칭 전하량의 감소를 낮게 억제하기 위하여, 펄스 폭의 의존성과 전원전압 Vcc의 의존성을 조사하여 최적치를 검토하였다.

그 결과를 도 10과 11에 도시한다.

도 10은, 전원전압이 3.3V의 경우 A와, 5V의 경우 B에 있어서, 1회의 디스터브 펄스(분극방향과 반대방향)를 인가하는 것에 의해 얼마만큼 축적전하량이 감소하는가를, 펄스 폭을 변화시켜서 측정한 것이다.

그 결과, 펄스 폭을 길게 함으로서, 감소가 커지고 있는 것을 알 수 있다.

Vcc=3.3V, 펄스 폭 10^-7초 이하에서는 디스터브(전하량의 감소)가 대단히 작아지고 있는 것을 알 수 있다.

실제의 소자에서는, 펄스 폭은 10^-7초 이하로 된다고 예상되기 때문에, 단(單) 펄스에 의한 큰 디스터브의 걱정은 없다고 말할 수 있다.

또, 도 11에, 5V로 정 방향과 부 방향으로 분극시킨 캐패시터에 각각 분극방향과 역 방향의 전압(디스터브 전압)을 인가한 후에 스위칭 전하량을 측정한 것으로서, 디스터브 전압의 값을 변화시켜서 측정하고 있다.

기입의 분극방향과 역 방향 펄스에 의한 측정이 A이며, 동일방향 펄스에 의한 측정이 B이다.

또한, 펄스 폭은 500ns로 행하고 있다.

두 개의 캐패시터 스위칭 전하량의 차가 데이터 검출을 위한 전하량이 된다.

그 결과, 디스터브 전압이 약 1.5V 부근에서 두 개의 캐패시터의 스위칭 전하량이 역전(逆轉)하고 있어, 데이터가 검출될 수 없게 되어 있는 것을 나타내고 있다.

1/3·Vcc 의 디스터브 펄스가 인가되어도 충분히 검출할 수 있는 전하량을 보유하기 위해서는, 두 개의 선이 교차하는 전압의 약 2배 정도의 전압을 Vcc하는 것이 가장 적합하다.

단, 이 특성은, 강유전체의 포화특성이나 막의 두께 등에 의해 변화하기 때문에, 막에 적합한 Vcc를 정하는 것보다는, Vcc에 적합한 막 두께와 재료를 선택하는 것이 좋다고 생각된다.

이번 검토에 있어서의 막은, 전원전압 Vcc가 3.3V, 기입펄스 폭이 100ns 이하가 가장 적합하다고 생각된다.

이와 같이, 일정방향의 디스터브 전압의 인가가 어느 회수 이상 반복되면, 비 선택 셀에 기입된 데이터가 소거될 우려가 있으며, 게다가 이것은 펄스 폭이나 펄스의 크기에도 크게 의존하고 있다.

그러나, 본 발명에 의하면, 항상 정 방향과 부 방향의 전압이 교대로 인가되기 때문에, 데이터의 감소는 1회째의 디스터브 전압에 의한 감소만으로서, 그 후의 감소는 진행하지 않는다.

그 결과, 1회째의 디스터브 전압에 의한 데이터의 감소가 판독에 지장이 없을 정도로, 전원전압 Vcc나 기입(판독)속도, 강유전체 재료나 그 막 두께를 최적으로 함으로서, 판독에 아무런 지장이 없고, 10⁸회의 디스터브 펄스의 인가에 대해서도 항상 데이터가 소거되지 않고 유지된다.

그 결과, 강유전체 메모리 FET를 이용하면서 매트릭스 형상으로 배열된 랜덤 액세스 메모리(RAM)를 구성할 수가 있다.

상기의 예에서는, 기입 및 판독의 양방에 대해 그 기입 또는 판독의 전압을 인가하기 전에, 역 방향의 전압을 인가하는 예였으나, 반도체 메모리의 종류에 따라서는, 기입과 판독의 비율이 극단적으로 치우칠 경우도 있으며, 빈번하게 행해지는 측(기입 또는 판독)에는 선택소자를 접속시켜 그 선택소자에 의해 선택 셀과 비 선택 셀을 스위칭 하여, 빈도가 적은 측에는 선택소자를 사용하지 않고 본 발명의 방법을 사용함으로서, 선택소자의 수를 감소시켜 칩의 면적을 작게 하면서 기입, 판독의 속도를 저하시키지 않고 액세스 할 수가 있다.

다음에, 도면을 참조하면서 본 발명의 다른 실시형태인 강유전체층을 사용한 반도체 메모리 및 그 액세스 방법에 대하여 설명한다,

본 발명의 강유전체층을 사용한 반도체 메모리는, 도 12에 그 한 실시형태의 일부의 등가회로가 나타내고 있는 바와 같이, 강유전체층을 게이트전극과 반도체층 사이에 갖는 강유전체 메모리 FET로 이루어지며, 예를 들면 매트릭스 형상으로 설치되는 복수개(도 12에서는 4개)의 메모리 셀(Q1)∼(Q4)과, 그 메모리 셀(Q1)∼(Q4)의 데이터를 전사할 수 있는 버퍼 셀(20)과, 메모리 셀(Q1)∼(Q4)의 데이터를 버퍼 셀(20)에 전사하고, 또한, 전사된 데이터를 재차 상기 메모리 셀(Q1)∼(Q4)에 재 기입하는 버퍼회로(30)로 이루어져 있다.

즉, 본 발명자가 예의 검토를 거듭하여, 비 선택 셀에 인가되는 1/3·Vcc의 디스터브 전압에 의한 비 선택 셀의 데이터에로의 영향을, 강유전체 캐패시터의 전하량의 변화에 의해 조사한 결과, 후술하는 바와 같이, 낮은 전압이 인가되는 경우에도, 메모리 셀의 기입 및 판독에 의해 기억된 데이터가 디스터브 되지만, 그 디스터브의 현상은 인가되는 전압의 크기 및 시간에 의해 일정한 비율로 발생하며, 정기적으로 데이터를 재 기입(리프레시)함으로서, 데이터를 파괴하는 일 없이 메모리로서 사용할 수가 있다는 것을 발견하였다.

그 지견을 기초로 하여, 정기적으로 그 데이터를 리프레시 할 수 있도록 버퍼 셀(20) 및 그 전사와 재 기입을 제어할 수가 있는 버퍼회로(30)가 설치되어 있는 것에 본 발명의 특징이 있다.

버퍼 셀(20)은, 도 12에 도시하는 예에서는, 메모리 셀의 강유전체 메모리 FET와 동일한 구조의 것으로서, FET의 게이트와 반도체층 사이에 강유전체층이 개재된 구조의 것을 사용할 수가 있다.

그러나, 일정한 데이터를 기억할 수가 있다면, 다른 구조의 것이라도 좋다.

이 버퍼 셀(20)은, 매트릭스 형상으로 설치된 메모리 셀의 행 또는 열과 평행으로 적어도 1라인이 설치되는 것이, 매트릭스의 적어도 1라인마다 리프레시 할 수가 있기 때문에 바람직하다.

버퍼회로(30)는, 메모리 셀로부터 버퍼 셀(20)에로의 데이터의 전사 및 전사된 데이터를 재차 메모리 셀에 기입하기 위한 제어회로를 구성하고 있다.

도 12에 나타내는 예에서는, 메모리 셀의 데이터선(DL)과 버퍼 셀(20)의 게이트 사이에 FET로 이루어지는 제1의 선택소자(31)가 접속되며, 가로 방향으로 정렬하는(1라인에 형성된 인접하는 버퍼 셀에 각각 접속되는) 제1의 선택소자(31)의 게이트를 연결하여 RL5가 인출되어 있다.

그리고, 버퍼 셀(20)의 게이트에 FET로 이루어지는 제2의 선택소자(32)의 드레인(소스)이 접속되며, 동일하게 가로 방향으로 정렬하는 제2의 선택소자의 소스(드레인)가 연결되어 RL3으로서, 동일하게 게이트가 연결되어 RL4로서 인출되며, 버퍼 셀(20)의 소스가 연결되어 RL1, 버퍼 셀(20)의 기판이 연결되어 RL2, 버퍼 셀(20)의 드레인이 변압기(33)를 통해 메모리 셀의 비트선(BL)에 접속되는 것에 의해 구성되어 있다.

이들의 메모리 셀을 배열하는 구조는, 예를 들면, 상기한 도 2∼3에 나타내는 구조와 동일한 구조로 할 수가 있다.

또, 상기한 경우와 마찬가지로, 도 4∼5와 같은 구조로 할 수도 있다.

상기와 같은 경우와 마찬가지로, 이들 메모리 셀의 구조는, 반도체층 위에 직접 강유전체층이 설치되며, 그 위에 게이트전극으로 하는 메탈이 설치된 MFS구조로 하는 외에, 강유전체층과 반도체층 사이에 SiO₂나 Si₃N₄등의 다른 절연막이 개재한 MFS구조의 것이나, 그 사이에 다시 플로팅게이트의 메탈층이 설치된 MFMIS구조 등이라도 좋고, 요는 강유전체층이 FET의 게이트전극과 반도체층 사이에 설치되는 강유전체 메모리 FET를 구성하는 것이라면 어느 구조의 것이라도 좋다.

버퍼 셀 및 버퍼회로를 설치하여 데이터를 리프레시 함으로서, 데이터를 파괴하는 일 없이 보존을 할 수가 있는 근거가 된다.

비 선택 셀에 인가되는 1/3·Vcc의 영향의 검증에 대해서는, 상기의 경우(도 6, 7, 10, 11)와 동일하므로, 기재를 생략한다.

상기한 바와 같이, 일정한 방향의 디스터브 전압의 인가가 어느 회수 이상 반복되면, 비 선택 셀에 기입된 데이터가 소거될 우려가 있으며, 게다가 이것은 펄스 폭이나 펄스의 크기에도 크게 의존하고 있고, 전원전압 Vcc나 기입(판독)속도, 강유전체 재료나 막 두께를 최적화 하는 것에 의하여 디스터브 펄스에 의한 전하량의 감소를 저감시킬 수가 있다는 것을 발견하였다.

이 지견을 기초로 하여, 상기한 바와 같이 일정한 회수(예를 들면 1000회 정도)의 기입마다 리프레시 하는 것에 의하여 항상 데이터가 소거되지 않고 유지되며, 강유전체 메모리 FET를 이용하면서 매트릭스 형상으로 배열된 랜덤 액세스 메모리를 구성할 수가 있다.

다음에, 도 12에 나타내는 본 발명의 반도체 메모리의 한 실시형태의 회로도를 참조하면서, 그 데이터를 리프레시 하는 액세스 방법에 대하여 설명한다.

먼저, 버퍼회로(30)내의 버퍼 셀(20)에 ″0″을 기입하여 이니셜라이징을 한다.

시퀀스로서는, RL4에 Vcc를 가하여, 제2의 선택소자(32)를 ON하고, RL3을 접지시켜 RL2에 Vcc를 인가한다.

이 작업에 의해 버퍼회로내의 강유전체 메모리 FET[버퍼셀(20)]는 모두 데이터 ″0″이 기입된다.

그 다음에, 메모리 셀의 데이터를 버퍼 셀(20)에 전사한다.

시퀀스로서는, RL5에 Vcc를 인가하여 RL4를 접지 하는 것에 의하여 제1의 선택소자(31)를 ON으로 하여, 버퍼 셀(20)의 게이트에 연결되는 라인을 선택한다.

전사를 행하는 메모리 셀 열의 워드선(WL1)에 V1을 인가하여 비트선(BL)을 접지한다.

V1은 WL1에 연결되어 ″1″이 기입되어 있는 메모리 셀의 FET를 ON하는데 필요한 전압으로서, FET의 임계전압의 차와 Si 기판의 불순물 농도 등에 의해 결정되는 값으로서, 불순물의 주입량을 조정하는 것에 의하여 FET의 임계전압을 변화시켜 조정할 수가 있다.

SL1에 Vcc를 인가하면 메모리 FET가 ON으로 된 셀의 DL만이 전위가 Vcc로 되며, 버퍼 셀(20)의 게이트에 Vcc가 인가되어, 데이터 ″1″이 기입된다.

다음에, 버퍼 셀(20)에 기억된 데이터를 메모리 셀에 재 기입한다.

먼저, 메모리 셀의 초기화를 행한다.

WL1에 Vcc를 인가하여 BL1, BL2를 접지시킴으로서 WL1에 연결되어 있는 메모리 셀에 ″1″을 기입한다.

그 다음에 버퍼 셀의 데이터를 메모리 셀에 전사한다.

시퀀스로서는, RL4에 Vcc를 인가하여, RL5를 접지하는 것에 의하여 제1의 선택소자(31)를 OFF로 하고, 제2의 선택소자(33)를 ON으로 한다.

RL1에 Vcc보다 작은 전압 Vrw를 인가하면, 변압기(33)에 0 또는 Vrw의 전압이 인가된다.

변압기(33)의 부분에서 0을 Vcc로, Vrw를 1/3·Vcc로 각각 변환시킨다.

WL1, WL2는 도 10에서의 데이터 ″0″을 기입할 때와 동일하게 설정하면, 메모리 셀에 원래의 데이터가 기입된다.

이 데이터의 전사 및 재 기입의 일련의 시퀀스를 도 12(b)에 나타낸다.

이 재 기입 시퀀스의 간격의 설정은 두 가지로 생각된다.

데이터가 기입된 셀에 그 반대방향으로 1/3·Vcc의 디스터브 전압을 인가하였을 때에 데이터가 소멸해 버리는(검출 불가능으로 되는) 시간을 te로 한다.

1회의 기입에 걸리는 디스터브 펄스의 폭을 tw로 하면, n=te/tw 회의 기입으로, 데이터가 소멸할 우려가 나타난다.

그러기 때문에, 데이터를 소멸시키지 않으려면, 카운터에 의해 기입회수를 카운트하여, n 회의 기입이 실행되기 전에 재 기입 시퀀스를 실행한다.

이 경우, 판독시에도 약간씩의 데이터의 소멸이 발생하기 때문에, 판독회수도 기입회수로 환산하여(인가전압이 기입 때 보다 낮기 때문에, 그 전압에 비례하여 디스터브가 감소한다) 동일하게 카운트하는 것이 바람직하다.

데이터의 리프레시 타이밍의 또 하나의 방법은, 타이머에 의해 te 이하의 주기로 일정시간 마다 재 기입 시퀀스를 실행하면, 데이터의 소멸은 발생하지 않는다.

즉, 기입 및 판독의 빈도가 반도체 메모리의 사용시간에 대하여 거의 일정하다면, 반도체 메모리의 사용시간을 타이머에 의하여 카운트하는 것에 의하여, 데이터가 소거되는 시기를 파악할 수가 있으므로, 그 시기의 이전에 리프레시 할 수가 있다.

이와 같은 방법 가운데 어느 쪽을 채용할 것인가는, 그 반도체 메모리의 사용환경에 의하여 결정되며, 또는 기입과 판독의 빈도비율 등에 의해서 결정된다.

또, 기입 및 판독의 한 쪽만의 빈도가 특히 많이 사용되는 경우에는, 그 빈도가 많은 쪽의 선택소자를 1개 설치하여, 디스터브 전압이 전연 인가되지 않도록 할 수도 있다.

그렇게 되면, 리프레시를 거의 하지 않고 데이터를 보존할 수가 있다.

이 재 기입용 버퍼회로는 하나의 행 또는 열에 하나를 설치하면 되기 때문에, 칩 면적이 증대하는 일은 없다.

그러므로, 거의 칩 면적을 크게 할 필요가 없으며. 소형의 셀로 데이터를 장기간에 걸쳐서 보유할 수가 있다.

게다가, 항상 리프레시를 할 필요가 없고, 사용빈도에 따라서 리프레시 하면 되기 때문에, 리프레시의 시간처리 속도가 지연되는 일도 거의 없다.

또, 사용하지 않고 전원을 OFF로 해놓고 있을 때에는, 강유전체층의 데이터는 그대로 보존되기 때문에, 사용하지 않을 때에는 데이터의 리프레시의 필요가 전혀 없다.

본 발명에 의하면, 강유전체 메모리 FET가 매트릭스 형상으로 배열된 반도체 메모리에 있어서, 기입시 및 또는 판독시에 비 선택 셀에로의 디스터브 전압에 의해서도 데이터가 소멸되는 일이 없다.

그렇기 때문에, 완전한 디스터브 방지를 위해서는 기입 및 판독을 위한 두 개의 선택소자를 필요로 하였으나, 선택소자를 없애거나 감소시킬 수가 있어, 셀 면적을 작게 한 1FET/1셀의 소형의 강유전체 메모리 FET를 사용한 불 휘발성 반도체 메모리를 얻을 수 있다.

본 발명에 의하면, 사용빈도에 따른 일정한 비율로 데이터를 리프레시 하는 것만으로, 선택소자가 없어도 데이터를 파괴하는 일 없이 기입 및 판독을 할 수가 있다.

그 결과, 강유전체 메모리 FET를 매트릭스 형상으로 정렬시켜 1FET/1셀의 반도체 메모리를 실용화 할 수가 있어서, 전원이 OFF 되어도 데이터를 보유할 수가 있는 불 휘발성 반도체 메모리를 소형의 칩으로 실현시킬 수가 있다.

또, 리프레시의 타이밍은, 사용되는 강유전체의 성질(두께, 유전특성등) 및 사용조건(전원전압, 펄스폭 등)에 의해 예기할 수가 있어, 카운터 또는 타이머 등을 설치함으로서, 그 리프레시의 타이밍을 확실하게 파악할 수가 있으므로 데이터를 파괴하는 일 없이 유지할 수가 있다.

상기에서는, 본 발명의 적합한 실시형태로서 설명하였으나, 그 용어는 한정을 위해 사용된 것이 아니며, 설명을 위한 것으로서, 본 발명의 범위 및 정신을 일탈하지 않고, 첨부하는 청구의 범위에 있어서, 변경할 수가 있는 것이다.

Claims

강유전체층을 게이트전극과 반도체층 사이에 갖는 강유전체 메모리 FET로 이루어지는 메모리 셀을 포함하는 반도체 메모리에 있어서,

상기 메모리 셀에 데이터를 기입할 때에, 그 데이터의 기입전압과 역 방향의 전압을 인가한 후에, 상기 기입용의 전압을 인가하는 것을 특징으로 하는 반도체 메모리의 기입방법.
제1항에 있어서,

상기 메모리 셀로의 기입시의 전압의 인가를 전원전압을 3등분하여 각 라인에 인가하는 3등분 법을 사용하며, 선택 셀에 전원전압을, 비 선택 셀에 전원전압의 ±1/3의 전압을 인가하는 것을 특징으로 하는 반도체 메모리의 기입방법.
제1항 또는 제2항에 있어서,

상기 강유전체 메모리 FET로 이루어지는 셀을 매트릭스 형상으로 복수개 배열하며, 행 또는 열 방향으로 정렬하는 각 셀의 게이트를 연결하여 워드 선을 형성하고, 행 또는 열 방향으로 정렬하는 각 셀의 소스를 연결하여 소스 선을 형성하며, 열 또는 행 방향으로 정렬하는 각 셀의 드레인을 연결하여 데이터 선을 형성하고, 열 또는 행 방향으로 정렬하는 각 셀의 반도체층을 연결하여 비트 선을 형성하는 것에 의해 상기 반도체 메모리를 구성하고, 상기 워드 선과 비트 선 사이에 전압을 인가하는 것에 의해 기입하는 것을 특징으로 하는 반도체 메모리의 기입방법.
강유전체층을 게이트전극과 반도체층 사이에 갖는 강유전체 메모리 FET로 이루어지는 메모리 셀을 포함하는 반도체 메모리에 있어서,

상기 메모리 셀의 데이터를 판독할 때에, 그 데이터의 판독전압과 역 방향의 전압을 인가한 후에 상기 판독용의 전압을 인가하는 것을 특징으로 하는 반도체 메모리의 판독방법.
강유전체층을 게이트전극과 반도체층 사이에 갖는 강유전체 메모리 FET로 이루어지는 메모리 셀과, 그 메모리 셀의 데이터를 전사할 수 있는 버퍼 셀과, 상기 메모리 셀의 데이터를 상기 버퍼 셀에 전사하고, 또한, 그 전사된 데이터를 재차 상기 메모리 셀에 재 기입하는 버퍼회로로 이루어지는 강유전체층을 사용한 것을 특징으로 하는 반도체 메모리.
제5항에 있어서,

상기 메모리 셀이 매트릭스 형상으로 복수개 설치되며, 상기 버퍼 셀이 상기 메모리 셀의 행 또는 열의 적어도 1라인의 메모리 셀의 데이터를 전사할 수 있는 셀 열로 이루어지며, 상기 버퍼회로가 상기 메모리 셀의 적어도 1라인의 데이터를 일괄하여 전사하고, 또한, 재 기입을 할 수 있는 회로인 것을 특징으로 하는 반도체 메모리.
제5항 또는 제6항에 있어서,

상기 버퍼 셀이, 강유전체층을 게이트전극과 반도체층 사이에 갖는 강유전체 메모리 FET로 이루어지는 것을 특징으로 하는 반도체 메모리.
제7항에 있어서,

상기 버퍼 셀의 게이트전극과 상기 메모리 셀의 데이터라인 사이에 접속되어 상기 메모리 셀의 전사를 제어하는 제1의 선택소자와, 상기 버퍼 셀의 게이트 측에 접속되는 상기 버퍼 셀의 데이터의 판독을 제어하는 제2의 선택소자와, 상기 버퍼 셀의 판독 데이터의 전압을 변환시켜 상기 메모리 셀의 기판을 연결하는 비트 라인에 접속하는 변압기로 상기 버퍼회로가 형성되어 이루어지는 것을 특징으로 하는 반도체 메모리.
강유전체층을 게이트전극과 반도체층 사이에 갖는 강유전체 메모리 FET로 이루어지는 메모리 셀과, 그 메모리 셀의 데이터를 전사할 수 있는 버퍼 셀을 갖는 반도체 메모리에 있어서,

상기 메모리 셀의 데이터를 일단 상기 버퍼 셀에 전사하며, 또한, 전사된 상기 데이터를 재차 상기 메모리 셀에 재 기입하는 것에 의해, 상기 메모리 셀의 데이터를 리프레시 하는 강유전체층을 갖는 것을 특징으로 하는 반도체 메모리의 액세스 방법.
제9항에 있어서,

상기 메모리 셀의 데이터의 리프레시를, 그 메모리 셀에 사용되는 강유전체층의 데이터의 미리 파악된 디스터브 특성에 따라 일정한 액세스 시간마다 실행하는 것을 특징으로 하는 반도체 메모리의 액세스 방법.
제9항에 있어서,

상기 메모리 셀의 데이터의 리프레시를, 그 메모리 셀로의 기입 및/또는 판독의 회수가 일정한 회수로 될 때마다 실행하는 것을 특징으로 하는 반도체 메모리의 액세스 방법.
제11항에 있어서,

상기 기입 및/또는 판독의 회수를 카운터에 의해 카운트하는 것을 특징으로 하는 반도체 메모리의 액세스 방법.