KR19990000636A - 반도체장치의 강유전체 메모리 셀 및 어레이 - Google Patents

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Abstract

집적도를 향상시키고 저전압에서 동작이 가능하도록 구성된 반도체 장치의 강유전체 메모리 셀 및 어레이(array)에 관하여 개시한다. 이를 위하여 본 발명은 제1 전극과 제2 전극을 구비한 모스 트랜지스터 및 모스 트랜지스터의 게이트에 연결된 강유전체 커패시터를 포함하는 강유전체 메모리 셀을 제공한다. 여기서, 제1 전극은 드레인이고 제2 전극은 소오스이며, 제2 전극은 비트라인에 연결되고, 제1 전극은 선택라인에 연결되고, 강유전체 커패시터를 포함하는 게이트는 플레이트 라인에 연결되고, 모스 트랜지스터의 벌크는 워드라인에 연결된다. 이러한 강유전체 메모리 셀을 X축과 Y축으로 구성한 어레이에서, 워드라인을 트랜지스터의 벌크(bulk), 즉 웰영역에 Y축을 따라 형성하고, 선택라인이 X축에 있는 두 개의 강유전체 메모리 셀에서 서로 연결되는 공통타입으로 형성하여 집적도를 향상시키고, 데이터를 저장시에 플레이트 라인과 워드라인간의 전압차를 이용함으로써 저전압에서 동작이 가능하다.

Description

반도체 장치의 강유전체 메모리 셀 및 어레이
본 발명은 반도체 소자의 불휘발성 메모리에 관한 것으로, 더욱 상세하게는 강유전체(ferroelectric)를 포함하는 반도체 장치의 강유전체 메모리 셀 및 어레이에 관한 것이다.
다이나믹 랜덤 억세스 메모리(dynamic random access memory; DRAM)는 높은 집적도와 빠른 동작속도라는 장점을 가지는 반면, 셀의 커패시터에 축적된 정보전하가 누설전류에 의해 시간이 지나면서 감소한다. 따라서 이를 방지하기 위해 리프레쉬(refresh)라고 불리는 정보 재생동작이 요구된다는 단점을 갖는다. 한편, 스태틱 랜덤 억세스 메모리(static random access memory; SRAM), EEPROM(electrically erasable programmable read only memory), 플래쉬 메모리(flesh memory) 등은 데이터의 저장면에서는 장점을 가지나, 동작전압이 높거나 고집적화가 어렵고 동작속도가 느리다는 단점을 갖는다. 이에 대하여 강유전체 메모리(FRAM)는 강유전성이라는 물질의 물리적 특성을 이용하여 소자를 형성하게 되므로, 상기한 양쪽의 장점을 모두 살릴 수 있는 이점을 갖는다. 강유전성이란, 어떤 물질에 전압을 가하면 물질내의 전기쌍극자(electric dipole)들이 전계방향으로 배열(polarization)되며 이러한 배열은 전압을 제거하여도 감소하기만 할 뿐 어느 정도의 잔류분극(remnant polarization)을 보유하게 되는 성질을 말한다. 이러한 잔류분극을 데이터의 저장으로 이용하면, 외부의 전압이 없어도 데이터의 저장이 가능해진다.
강유전체 불활성 메모리는 크게 두가지 방식으로 구분된다. 하나는 강유전체 커패시터의 축적된 전하량의 변화를 검출하는 방식이다. 다른 하나는 강유전체의 자발분극에 의한 반도체의 저항변화를 검출하는 방식이 그것이다. 강유전체 커패시터의 축적 전하량을 검출하는 방식에는 하나의 커패시터와 하나의 트랜지스터로 단위셀을 형성하는 구조가 대표적으로 DRAM에 널리 응용되고 있다. 이 방식은 강유전체의 전극을 구성하는 재료가 그 하부에 위치하는 CMOS에 미치는 영향을 적게 할 수 있다는 장점을 갖지만, 데이터의 독출시 데이터가 없어져 버리는 문제점 (destructive read out)을 갖고 있다. 두 번째 방식인 강유전체의 자발분극에 의한 반도체의 저항변화를 검출하는 방식으로는 MFMIS(Metal ferroelectric Metal Insulator Semiconductor) 구조가 대표적이다. 이 방식은 하나의 트랜지스터로 단위셀을 형성하는 구조이므로, 1-트랜지스터/1-커패시터의 구조인 DRAM에 비해 셀 면적을 작게 할 수 있다. 또한, 불활성 소자이면서도 플래쉬 메모리와 같이 긴 쓰기(write) 시간이 소요되지 않으며, 데이터의 독출 후에도 데이터가 유지되는 비파괴적 독출(nondestructive read out)이 가능하다. 이러한 1-트랜지스터 구조의 강유전체 불활성 메모리장치를 동작시키기 위해서는 스위칭 트랜지스터가 필요하게 되므로, 결국 강유전체 메모리 셀 트랜지스터와 스위칭 트랜지스터로 단위셀을 형성한다.
이에 대한 선행기술이 일본 롬사(Rohm Corp.)에 의해 미합중국 특허 제5,412,596호로 등록이 되어 있다.
도 1은 미합중국 특허공보 제5,412,596호에 개시되어 있는 1-트랜지스터 구조의 강유전체 메모리장치의 셀을 나타내는 단면도이다.
도 1을 참조하면, p형 반도체기판(3) 상에 강유전체막(4), 소오스 영역(16), 드레인 영역(2), 및 제1 게이트전극으로 이루어진 강유전체 트랜지스터(FT)를 형성한 후, 그 위에 상기 강유전체 트랜지스터(FT)의 제1 게이트전극과 후속 공정에서 형성될 스위칭 트랜지스터의 제2 게이트전극을 절연시키기 위한 층간절연막(13)을 형성한다. 이어서, 스위칭 트랜지스터의 게이트절연막(15)을 형성한 후, 그 위에 제2 게이트전극을 형성하여 스위칭 트랜지스터(ST)를 형성한다. 여기서, 상기 드레인 영역(2)과 소오스 영역(16) 사이에 정의된 채널 영역은 상기 강유전체막(4)에 의해 부분적으로 덮여 있으며, 그 나머지 부분은 상기 게이트절연막(15)을 개재한 제2 게이트전극에 의해 덮여있다. 상기 제1 및 제2 게이트전극은 각각 제2 워드라인(WL2a) 및 제1 워드라인(WL1a)에 연결된다. 또한, 강유전체 트랜지스터(FT) 또는 스위칭 트랜지스터(ST)의 드레인 영역(2)은 비트라인(BL)과 연결되며, 그 소오스 영역(16)은 소오스 라인(SL)에 연결되어 접지된다. 여기서, 미설명부호 14는 층간절연막을 의미한다.
상술한 종래 기술에 있어서의 문제점은 강유전체 메모리 셀을 2개의 강유전체 트랜지스터와 스위칭 트랜지스터로 구성하기 때문에 제작공정이 복잡하며 집적도를 향상시키는데 한계를 갖는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 스위칭 트랜지스터를 사용하지 않고, 집적도를 향상시키고, 저전압에서 동작이 가능한 강유전체 메모리 셀을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 강유전체 메모리 셀을 이용하여 집적도를 향상시키고, 램덤 억세스가 가능한 강유전체 메모리 어레이를 제공하는데 있다.
도 1은 종래 기술에 의한 반도체 장치의 강유전체 메모리 셀을 나타내는 단면도이다.
도 2는 본 발명에 따른 반도체 장치의 강유전체 메모리 셀을 반도체 기판에 형성하였을 때의 단면도이다.
도 3은 상기 도2에 도시된 강유전체 메모리 셀을 Y축 방향으로 겹쳐서 구성하였을 때에 등가회로도이다.
도면의 주요부분에 대한 부호의 간단한 설명
200: 플레이트 라인(PL), 202: 비트 라인(BL),
204: 선택라인(SL), 208: 워드라인(WL),
210: 강유전체 커패시터,212: 모스 트랜지스터의 게이트
214: 모스 트랜지스터의 소오스(제2 전극),
216: 모스 트랜지스터의 드레인(제1 전극)
218: 모스 트랜지스터의 벌크(WL),220: 제1 강유전체 메모리 셀,
222: 제2 강유전체 메모리 셀,224: 제3 강유전체 메모리 셀,
226: 제4 강유전체 메모리 셀
상기의 기술적 과제를 달성하기 위하여 본 발명은, 제1 도전형 불순물을 갖는 반도체 기판과, 상기 반도체 기판 내에 형성된 제2 도전형 불순물 웰(well)과, 상기 웰 내에 서로 이격되게 형성된 한 쌍의 제1 도전형 불순물 영역과, 상기 서로 이격된 영역에 형성된 게이트 절연막을 포함하는 강유전체 커패시터와, 상기 강유전체 커패시터와 연결된 플레이트 라인과, 상기 한쌍의 제1 도전형 불순물 영역 중에 한 개의 불순물 영역에 연결된 비트라인과, 상기 한쌍의 제1 도전형 불순물 영역중에 나머지 한 개의 불순물 영역에 연결된 선택라인을 포함하여 구성되는 특징을 갖는 반도체 기판에 구성된 강유전체 메모리 셀을 제공한다.
상기 플레이트 라인은 강유전체 커패시터로 전압을 인가하는 역할을 수행하고, 상기 비트라인은 데이터를 읽어내는 기능을 수행하고, 상기 선택라인은 어드레스(address)를 선택하는 역할을 수행한다.
본 발명의 바람직한 실시예에 의하면, 상기 제1 도전형 불순물은 P형 불순물이고, 제1 도전형 불순물은 N형 불순물인 것이 적합하다. 상기 강유전체 커패시터는 하부전극으로 부유게이트 전극을 사용하고, PZT, BST, PbTiO3, Y1계열 중에서 하나의 물질로 구성된 강유전체막을 갖는 것이 바람직하다. 상기 제2 도전형 불순물 웰은 강유전체 메모리 셀의 워드라인이고, 상기 비트라인, 플레이트 라인 및 선택라인은 층간 절연막에 의하여 서로 분리된 것이 적합하다.
또한 상기 강유전체 메모리 셀은 복수개로 구성된 어레이(array)일 수도 있다. 이때에는 단위 강유전체 메모리 셀은 필드산화막에 의하여 서로 분리되고, 상기 선택라인은 두 개의 인접한 강유전체 메모리 셀에서 서로 연결된 공통타입인 것이 바람직하다.
상기 기술적 과제를 달성하기 위하여 본 발명은 제1 전극과 제2 전극을 구비한 모스 트랜지스터 및 상기 모스 트랜지스터의 게이트에 연결된 강유전체 커패시터를 포함하는 강유전체 메모리 셀 회로를 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 제1 전극은 드레인이고 제2 전극은 소오스인 것이 적합하고, 상기 제2 전극은 비트라인에 연결되고, 상기 제1 전극은 선택라인에 연결되고, 상기 강유전체 커패시터는 플레이트 라인에 연결되고, 상기 모스 트랜지스터의 벌크는 워드라인에 연결된 것이 적합하다.
본 발명에 따른 반도체 장치의 강유전체 메모리 셀의 동작은 상기 플레이트 라인에 강유전체 커패시터의 잔류분극을 형성하기 위한 임계치 이상 소정의 전압을 인가하고, 상기 워드라인을 통하여 상기 모스 트랜지스터의 벌크(bulk)에 강유전체 커패시터로 인가되는 전압보다 작은 절대값을 갖는 소정의 전압을 인가하여 상기 강유전체 커패시터에 데이터를 저장한다. 또한, 상기 선택라인을 통하여 상기 제1 전극에 소정의 양전압을 인가함으로써 상기 제2 전극과 연결된 비트라인을 통하여 상기 데이터를 독출한다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은 (a)제1, 제2 플레이트 라인과, (b)상기 제1 제2 플레이트 라인과 직교하는 제1, 제2 비트라인과, (c)상기 제1 플레이트 라인에 제1 강유전체 커패시터를 포함하는 모스 트랜지스터의 게이트가 연결되고 상기 제1 비트라인에 소오스가 연결되고 드레인을 포함하는 제1 강유전체 메모리 셀과, (d)상기 제1 플레이트 라인에 제2 강유전체 커패시터를 포함하는 모스 트랜지스터의 게이트가 연결되고, 상기 제 2 비트라인에 소오스가 연결되고, 제1 강유전체 셀의 드레인과 서로 연결된 드레인을 포함하는 제2 강유전체 메모리 셀과, (e)상기 제2 플레이트 라인에 제3 강유전체 커패시터를 포함하는 모스 트랜지스터의 게이트가 연결되고, 상기 제1 비트라인에 소오스가 연결되고 드레인을 포함하는 제3 강유전체 메모리 셀과, (f)상기 제2 플레이트 라인에 제4 강유전체 커패시터를 포함하는 모스 트랜지스터의 게이트가 연결되고, 상기 제 2 비트라인에 소오스가 연결되고, 제3 강유전체 셀의 드레인과 서로 연결된 드레인을 포함하는 제2 강유전체 메모리 셀과, (g)상기 제1, 제2 강유전체 메모리 셀의 드레인들에 연결된 제1 선택라인 및 상기 제3, 제4 강유전체 메모리 셀의 드레인들에 연결된 제2 선택라인과, (h)상기 제1, 제3 강유전체 메모리 셀의 벌크에 연결된 제1 워드라인 및 제2, 제4 강유전체 메모리 셀의 벌크에 연결된 제2 워드라인을 포함하는 것을 특징으로 하는 강유전체 메모리 셀 어레이 회로를 제공한다.
본 발명의 바람직한 실시예에 의하면, 상기 제1, 제2, 제3, 제4 강유전체 메모리 셀에서 벌크는 트랜지스터가 형성되는 웰(well) 영역인 것이 적합하다.
본 발명에 따르면, 워드라인을 트랜지스터의 벌크(bulk), 즉 웰영역에 형성하고, 선택라인이 두 개의 강유전체 메모리 셀에서 서로 연결되는 공통타입으로 형성하여 집적도를 향상시킨다. 또한, 데이터를 저장시에 플레이트 라인과 워드라인간의 전압차를 이용함으로써 저전압에서 동작이 가능하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2 및 도 3은 본 발명의 실시예에 의한 강유전체 메모리 셀 및 어레이를 설명하기 위하여 도시한 도면들이다.
도 2는 본 발명에 따른 반도체 장치의 강유전체 메모리 셀을 반도체 기판에 형성하였을 때의 단면도이다.
도 2를 참조하면, 필드산화막(102)이 구성된 N형 불순물을 갖는 반도체 기판(100)에 P형 불순물을 이온주입하여 P형 불순물 웰(well, 104)을 형성한다. 여기서, 제1 도전형 불순물은 N형 불순물을 가르치고, 제2 도전형 불순물은 P형 불순물을 가리킨다. 상기 P형 불순물 웰(104)내에는 서로 이격되도록 구성된 한쌍의 N형 불순물 영역인, 소오스(106)와 드레인영역(108)이 있다. 또한, 상기 N형 불순물 영역이 서로 이격된 영역 내에는 부유게이트(floating gate) 전극(112)을 커패시터의 하부전극(storage node)으로 사용한 강유전체 커패시터가 있다. 여기서 부유게이트 전극(112)은 게이트 절연막(110)에 의하여 기판과 절연되어 있다. 상기 부유게이트 전극(112) 위에는 PZT, BST, PbTiO3,Y1 계열 중에서 선택된 하나의 물질로 구성된 강유전체막(114)이 있고, 그 상부에는 강유전체 커패시터의 상부전극(plate node, 116)이 구성되어 있다.
상기 부유게이트 전극(112), 강유전체막(114) 및 상부전극(116)으로 이루어진 강유전체 커패시터는 데이터 저장시(write operation) 전압을 인가하는 플레이트 라인(plate Line, 118)과 연결되어 있다. 또한 한쌍의 N형 불순물 영역중에서 한 개의 전극인 소오스 영역(106)은 데이터를 전송하는 비트라인(120)과 연결되고, 드레인 영역(108)은 데이터가 있는 어드레스를 선택하는 선택라인(122)과 연결된다. 여기서, 상기 비트라인(120)과 선택라인(122) 및 플레이트 라인(118)은 층간절연막(124)에 의하여 각각 분리되도록 구성된다.
상기 도 2에서는 X축으로 수평된 2개의 강유전체 메모리 셀을 일 예로 설명하였지만 이를 X, Y축으로 복수개로 구성된 강유전체 메모리 어레이를 구성할 수 있다. 이때, X축으로 각 단위 셀들은 필드산화막(102)에 의하여 분리된다. 또한, X축으로 인접한 2개의 강유전체 메모리 셀에서, 드레인 영역(108)은 서로 연결되어 선택라인(122)으로 연결되도록 구성되며, Y축을 따라 형성된 단위 강유전체 메모리 셀은 웰영역(104)인 워드라인을 통하여 서로 연결됨으로써 본 발명에서 추구하는 집적도 향상을 달성할 수 있다. 즉, 종래와 같이 별개의 스위칭 트랜지스터(switching transistor)를 사용하지 않고도 강유전체 메모리 셀의 동작을 가능케 하는 본 발명의 특징부라 할 수 있다. 또한, 데이터의 읽기 동작에서 선택라인(122)은 데이터가 위치한 어드레스를 선택하는 기능만을 수행하도록 하고, 비트라인(120)은 상기 데이터를 전송하는 역할만을 하도록 역할을 분리한 것도 본 발명의 또 하나의 특징부라고 할 수 있다.
도 3은 상기 도2에 도시된 강유전체 메모리 셀을 Y축 방향으로 겹쳐서 구성하였을 때에 등가회로도이다.
도 3을 참조하여 본 발명에 따른 강유전체 메모리 셀 및 어레이의 회로 특징을 설명하기로 한다. 먼저, 단위 셀 회로(220)를 참조하여 본 발명에 따른 강유전체 메모리 셀의 구성에 대하여 설명하면, 제1 전극(216a)과 제2 전극(214a)을 구비한 N형 모스(MOS) 트랜지스터 및 상기 모스 트랜지스터의 게이트(212a)에 연결된 강유전체 커패시터(210a)를 포함한다. 여기서, 상기 모스 트랜지스터의 드레인인 제1 전극(216a)은 데이터가 있는 어드레스를 선택하는 선택라인(204a)에 연결되고, 상기 소오스인 제2 전극은 데이터를 전송하는 역할을 수행하는 비트라인(202a)에 연결된다. 또한 강유전체 커패시터(210a)는 데이터 저장시(write operation) 전압을 인가하는 플레이트 라인(200a)에 연결되고, 모스 트랜지스터의 벌크(218a)는 데이터 저장시 전압이 인가되는 워드라인(208a)에 연결된다.
상술한 본 발명에 따른 강유전체 메모리 셀의 동작원리를 데이터 저장(write operation) 및 데이터의 읽기(read operation) 동작으로 나누어서 설명한다. 먼저 데이터의 저장은 플레이트 라인(200a)을 통하여 강유전체 커패시터(210a)로 잔류분극을 형성하기 위한 임계치 이상 소정의 전압을 인가하고 상기 모스 트랜지스터의 벌크(212a)로 상기 임계치 이상 소정의 전압보다 절대값이 낮은 전압을 인가함으로써 강유전체 커패시터(210a)에서 강유전체막이 갖는 잔류분극(ramnent polarization) 현상을 이용하여 강유전체 메모리 셀로 데이터를 저장한다. 여기서, 플레이트 라인(200a)에 양의 전압이 인가되면 '1'이 저장되고, 음의 전압이 인가되면 '0'이 셀에 저장된다. 또한 데이터의 읽기(read operation) 동작은 선택라인(204a)을 통하여 제1 전극인 드레인(216a)에 양의 전압을 인가하고 제2 전극인 소오스(214a)를 통하여 비트라인(202a)으로 데이터를 독출할 수 있다.
이어서, 도 3의 단위 셀로 이루어진 메트릭스를 참조하여 본 발명에 따른 강유전체 메모리 어레이의 구성에 대하여 설명한다.
도 3의 단위 셀로 이루어진 메트릭스(matrix)를 참조하면, 제1, 제2 플레이트 라인(200a, 200b)과 상기 제1, 제2 플레이트 라인과 직교하도록 구성된 제1, 제2 비트라인(202a, 202b)이 있다. 또한 상기 제1 플레이트 라인(200a)에는 제1 강유전체 커패시터(210a)를 포함하는 제1 모스 트랜지스터의 게이트(212a)가 연결되고 소오스(214a)는 비트라인(202a)과 연결되고 드레인(216a)을 포함하는 제1 강유전체 메모리 셀(220)이 있다. 상기 제1 강유전체 메모리 셀(220)과 수평한 제1 플레이트 라인(200a)에는 제2 강유전체 커패시터(210b)를 포함하는 제2 모스 트랜지스터의 게이트(212b)가 연결되고, 상기 제2 비트라인(202b)에 소오스(214b)가 연결되고, 제1 강유전체 셀의 드레인(216a)과 서로 연결된 드레인(216b)을 포함하는 제2 강유전체 셀(222)이 있다. 상기 제2 플레이트 라인(200b)에는 제3 강유전체 커패시터(210c)를 포함하는 제3 모스 트랜지스터의 게이트(212c)가 연결되고, 상기 제1 비트라인(202a)에 소오스(214c)가 연결되고 드레인(216c)을 포함하는 제3 강유전체 메모리 셀(224)이 있다. 그리고, 상기 제3 강유전체 메모리 셀(224)과 평행한 제2 플레이트 라인(200b)에는 제4 강유전체 커패시터(210d)를 포함하는 제4 모스 트랜지스터의 게이트(210d)가 연결되고, 상기 제 2 비트라인(202b)에 소오스(214d)가 연결되고, 제3 강유전체 셀의 드레인(216c)과 서로 연결된 드레인(216d)을 포함하는 제4 강유전체 메모리 셀이 있다. 또한, 상기 제1, 제2 강유전체 메모리 셀의 드레인(216a, 216b)들에 연결된 제1 선택라인(204a) 및 상기 제3, 제4 강유전체 메모리 셀의 드레인들(216c, 216d)에 연결된 제2 선택라인(204b)이 있고, 최종적으로 상기 제1, 제3 강유전체 메모리 셀의 벌크(218a, 218b)에 연결된 제1 워드라인(208a)과, 제2, 제4 강유전체 메모리 셀의 벌크(218c, 218d)에 연결된 제2 워드라인(208b)이 구성되어 있다.
여기서, 상기 모스 트랜지스터의 벌크인 웰(218a와 218c, 218b와 218d)들은 Y축을 따라서 서로 연결되어 워드라인(208a)으로 사용되며, 두 개의 강유전체 메모리 셀(220, 222)에서 드레인을 서로 연결하여 선택라인(204a)으로 사용된다. 이러한 구조는 본 발명이 추구하는 강유전체 메모리 장치의 집적도를 향상시키는 주요한 수단이 된다. 따라서, 종래 기술에서와 같이 또 다른 별개의 트랜지스터를 구성하지 않고도 강유전체 메모리 셀을 작동시킬 수 있다.
[표1]
이어서, 상기 표1을 참조하여 본 발명에 따른 강유전체 메모리 어레이의 데이터 저장 및 데이터 읽기 동작에 대하여 설명한다. 참고로, 상기 표1은 도 3에 도시된 4개의 강유전체 메모리 셀 중에서 제1 강유전체 메모리 셀(220)에 대한 데이터의 저장 및 읽기 동작을 기준으로 작성되었다.
먼저 제1 강유전체 메모리 셀에 대한 데이터 읽기 동작(read operation)에 대하여 설명하면, 제2 비트라인(202b)에 3V를 인가하고 제1 비트라인(202a)에 0V를 인가한다. 동시에 제1 선택라인(204a)에 3V를 인가하면, 제2 강유전체 메모리 셀(222)의 소오스(214b)와 드레인(216b)은 전압 레벨이 같아져서 오프 상태(Off state)가 되고, 제1 강유전체 메모리 셀(220)에서만 드레인(216a)에서 소오스(214a)로 전류의 흐름이 생겨서 제1 강유전체 커패시터에 저장된 데이터를 내용을 제1 비트라인(202a)을 통하여 독출할 수 있게 된다. 반대로 표1에는 나타나지 않았지만, 제2 강유전체 메모리 셀의 데이터를 독출하는 방식은 제1 플레이트 라인(200a)에 3V가 인가된 상태에서 제1 비트라인(202a)에는 3V를 인가하고, 제2 비트라인(202b)에 0V를 인가하면 제2 비트라인(202b)을 통하여 제2 강유전체 메모리 셀(222)의 데이터를 독출할 수 있다. 따라서, 본 발명에 의한 강유전체 메모리 어레이는 특정 셀의 데이터를 랜덤 억세스(random access)할 수 있는 장점이 있다.
이어서, 데이터의 저장(write operation) 동작중 '0'의 데이터를 저장하는 동작에 대하여 설명한다. 상기 제1 워드라인(218a)과 제1 플레이트 라인(200a)에만 -2V와 -5V를 인가하고 나머지 모든 라인에는 특정 전압을 인가하지 않는다. 상기 표1에서 대문자 V는 3V ±10%의 전압이고, 소문자 v는 -2V ±10%의 전압을 각각 가리킨다. 그러면 두 라인간의 전압차는 -3V가 되어 NMOS 트랜지스터를 오프시키는 방향으로 잔류분극(ramnent polarization)이 발생된다. 이때, 상기 전압차 -3V는 강유전체 메모리 셀의 강유전체막에서 잔류분극(Ramnent polarization)을 일으키는 임계치 이상의 전압이다.
반대로 데이터의 저장(write operation) 동작중 '1'의 데이터를 저장하는 동작에 대하여 설명하면, 제1 워드라인(218a)에 2V를 인가하고, 제1 플레이트 라인(200a)에 5V를 인가한다. 나머지 라인에는 특정전압이 인가되지 않는다. 이때, 두 라인간의 전압차는 3V가 되어 NMOS 트랜지스터를 온(On) 시키는 방향으로 잔류분극(ramnent polarization)이 발생된다. 이때, 상기 전압차 3V는 강유전체 메모리 셀의 강유전체막에서 잔류분극(Ramnent polarization)을 일으키는 임계치 이상의 전압이다. 즉 본 발명에 따른 강유전체 메모리 어레이는 플레이트 라인(200)과 워드라인(208)간의 전압차를 이용하여 셀에 데이터를 저장함으로써 저전압으로 동작이 가능한 장점을 보유하고 있다.
당 명세서에서 말하는 잔류분극을 발생하는 임계치 이상의 전압은 가장 넓은 의미로 사용되고 있으며 -3V나 3V로만 한정하는 것이 아니다. 본 발명은 그 정신 및 필수의 특징사항으로부터 이탈하지 않고 다른 방식으로 실시할 수 있다. 예를 들면, 도시한 바람직한 실시예에 있어서는 강유전체막의 잔류분극을 형성하는 임계치 이상 전압이 ±3V이지만, 이것은 사용하는 강유전체의 특성에 따라서 치환할 수 있는 것이다. 따라서, 본 명세서에 기재한 바람직한 실시예는 예시적인 것이며 한정적인 것이 아니다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.
따라서, 상술한 본 발명에 따르면, 첫째로 강유전체 메모리 셀 및 어레이의 구성에 있어서 집적도를 향상시키는 것이 가능하고, 둘째로 저전압에서 동작 가능한 강유전체 메모리 셀을 구현할 수 있으며, 단위 강유전체 메모리 셀을 랜덤 억세스(random access)할 수 있다.

Claims (19)

  1. 제1 도전형 불순물을 갖는 반도체 기판;
    상기 반도체 기판에 형성된 제2 도전형 불순물 웰(well);
    상기 웰(well)내에 서로 이격되게 형성된 한쌍의 제1 도전형 불순물 영역;
    상기 한쌍의 제1 도전형 불순물 영역의 이격된 영역에 형성된 게이트절연막을 포함하는 강유전체 커패시터;
    상기 강유전체 커패시터에 연결되어 강유전체 커패시터에 전압을 인가하는 플레이트 라인(plate line);
    상기 한쌍의 제1 도전형 불순물 영역중 한 개의 제1 도전형 불순물 영역에 연결되어 데이터를 전송하는 비트라인(bit line); 및
    상기 한쌍의 제1 도전형 불순물 영역중 나머지 한 개의 제1 도전형 불순물 영역에 연결되어 어드레스를 선택하는 선택라인(Select line)을 포함하는 것을 특징으로 하는 강유전체 메모리 셀.
  2. 제1항에 있어서, 상기 제1 도전형 불순물은 N형 불순물인 것을 특징으로 하는 강유전체 메모리 셀.
  3. 제1항에 있어서, 상기 제2 도전형 불순물은 P형 불순물인 것을 특징으로 하는 강유전체 메모리 셀.
  4. 제1항에 있어서, 상기 강유전체 커패시터는 커패시터의 하부전극(storage node)이 부유게이트 전극인 것을 특징으로 하는 강유전체 메모리 셀.
  5. 제4항에 있어서, 상기 강유전체막은 PZT, BST, PbTiO3,Y1 계열로 이루어진 강유전체 군에서 선택된 하나의 물질로 구성된 것을 특징으로 하는 강유전체 메모리 셀.
  6. 제1항에 있어서, 상기 제2 도전형 불순물 웰은 강유전체 메모리 셀의 워드라인(Word Line)인 것을 특징으로 하는 강유전체 메모리 셀.
  7. 제1항에 있어서, 상기 비트라인, 선택라인 및 상기 플레이트 라인은 층간절연막에 의하여 서로 분리되어 있는 것을 특징으로 하는 강유전체 메모리 셀.
  8. 제1항에 있어서, 상기 셀은 복수개로 구성된 어레이인 것을 특징으로 하는 강유전체 메모리 셀.
  9. 제8항에 있어서, 상기 어레이에서 단위 셀들은 필드산화막에 의하여 서로 분리되어 있는 것을 특징으로 하는 강유전체 메모리 셀.
  10. 제1항 또는 제9항에 있어서, 상기 선택라인은 2개의 메모리 셀에서 서로 연결된 공통타입(Common type)인 것을 특징으로 하는 강유전체 메모리 셀.
  11. 제1 전극과 제2 전극을 구비한 모스(MOS) 트랜지스터; 및
    상기 모스 트랜지스터의 게이트에 연결된 강유전체 커패시터를 구비하며,
    상기 강유전체 커패시터에 잔류분극을 형성하기 위한 임계치 이상 소정의 전압을 인가하고,
    상기 모스 트랜지스터의 벌크(bulk)에 상기 강유전체 커패시터에 인가되는 전압보다 작은 절대값을 갖는 소정의 전압을 인가하여,
    상기 강유전체 커패시터에 데이터를 저장하고,
    상기 제1 전극에 소정의 양전압을 인가함으로써 상기 제2전극을 통해서 상기 데이터를 독출하는 것을 특징으로 하는 강유전체 메모리 셀.
  12. 제11항에 있어서, 상기 모스 트랜지스터는 N채널 트랜지스터인 것을 특징으로 하는 강유전체 메모리 셀.
  13. 제11항에 있어서, 상기 제1 전극은 드레인이고, 상기 제2 전극은 소오스인 것을 특징으로 하는 강유전체 메모리 셀.
  14. 제11항에 있어서, 상기 제2 전극에는 데이터를 전송하는 비트라인이 추가로 연결된 것을 특징으로 하는 강유전체 메모리 셀.
  15. 제11항에 있어서, 상기 제1 전극에는 어드레스 신호를 전송하는 선택라인이 추가로 연결된 것을 특징으로 하는 강유전체 메모리 셀.
  16. 제11항에 있어서, 상기 강유전체 커패시터에는 데이터의 저장시, 상기 강유전체 커패시터로 전압을 전송하는 플레이트 라인이 추가로 연결된 것을 특징으로 하는 강유전체 메모리 셀.
  17. 제11항에 있어서, 상기 모스 트랜지스터의 벌크는 데이터의 저장시, 상기 모스 트랜지스터의 벌크로 전압을 전송하는 워드라인이 추가로 연결된 것을 특징으로 하는 강유전체 메모리 셀.
  18. (a)제1, 제2 플레이트 라인;
    (b)상기 제1 제2 플레이트 라인과 직교하는 제1, 제2 비트라인;
    (c)상기 제1 플레이트 라인에 제1 강유전체 커패시터를 포함하는 모스 트랜지스터의 게이트가 연결되고, 상기 제1 비트라인에 소오스가 연결되고 드레인을 포함하는 제1 강유전체 메모리 셀;
    (d)상기 제1 플레이트 라인에 제2 강유전체 커패시터를 포함하는 모스 트랜지스터의 게이트가 연결되고, 상기 제 2 비트라인에 소오스가 연결되고, 제1 강유전체 셀의 드레인과 서로 연결된 드레인을 포함하는 제2 강유전체 메모리 셀;
    (e)상기 제2 플레이트 라인에 제3 강유전체 커패시터를 포함하는 모스 트랜지스터의 게이트가 연결되고, 상기 제1 비트라인에 소오스가 연결되고 드레인을 포함하는 제3 강유전체 메모리 셀;
    (f)상기 제2 플레이트 라인에 제4 강유전체 커패시터를 포함하는 모스트랜지스터의 게이트가 연결되고, 상기 제 2 비트라인에 소오스가 연결되고, 제3 강유전체 셀의 드레인과 서로 연결된 드레인을 포함하는 제2 강유전체 메모리 셀;
    (g)상기 제1, 제2 강유전체 메모리 셀의 드레인들에 연결된 제1 선택라인 및 상기 제3, 제4 강유전체 메모리 셀의 드레인들에 연결된 제2 선택라인; 및
    (h)상기 제1, 제3 강유전체 메모리 셀의 벌크에 연결된 제1 워드라인 및 제2, 제4 강유전체 메모리 셀의 벌크에 연결된 제2 워드라인을 포함하는 것을 특징으로 하는 강유전체 메모리 셀 어레이.
  19. 제18항에 있어서, 상기 제1, 제2, 제3, 제4 강유전체 메모리셀에서 벌크는 트랜지스터가 형성되는 웰(well) 영역인 것을 특징으로 하는 강유전체 메모리 셀 어레이.
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