JP3214715B2 - 半導体記憶素子 - Google Patents
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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Description
【０００１】
【産業上の利用分野】本発明は強誘電体膜のキャパシタ
を利用した不揮発性の半導体記憶素子に関する。さらに
詳しくは、強誘電体膜と電界効果トランジスタ（以下、
FET という）を利用するメモリセルをマトリックス状に
配列して形成したメモリアレイを有する半導体記憶素子
に関する。
を利用した不揮発性の半導体記憶素子に関する。さらに
詳しくは、強誘電体膜と電界効果トランジスタ（以下、
FET という）を利用するメモリセルをマトリックス状に
配列して形成したメモリアレイを有する半導体記憶素子
に関する。
【０００２】
【従来の技術】従来の強誘電体膜キャパシタを使用した
メモリセルをマトリックス状に形成してメモリアレイを
構成したものには、図６〜７に示すようなものがある。
メモリセルをマトリックス状に形成してメモリアレイを
構成したものには、図６〜７に示すようなものがある。
【０００３】すなわち、図６の構造は米国特許第487366
4 号公報に記載されている構造で、スイッチングトラン
ジスタSTのソース電極に強誘電体膜で形成したキャパシ
タＣが接続されて一つのメモリセルを構成している。
4 号公報に記載されている構造で、スイッチングトラン
ジスタSTのソース電極に強誘電体膜で形成したキャパシ
タＣが接続されて一つのメモリセルを構成している。
【０００４】また、図７の構造は特開平2-64993 号公報
に記載されている構造で、強誘電体膜をゲート絶縁膜と
したFET である金属−強誘電体−半導体構造トランジス
タ（以下、強誘電体トランジスタFTという）の前後に、
スイッチングトランジスタSTをそれぞれ１個づつ直列に
接続してメモリセルを構成している。
に記載されている構造で、強誘電体膜をゲート絶縁膜と
したFET である金属−強誘電体−半導体構造トランジス
タ（以下、強誘電体トランジスタFTという）の前後に、
スイッチングトランジスタSTをそれぞれ１個づつ直列に
接続してメモリセルを構成している。
【０００５】また、現在不揮発性メモリとして、フラッ
シュ型EEPROMの開発が盛んであることが、日経マイクロ
デバイス(NIKKEI MICRODEVICES) 、1990年３月号、72〜
77頁に紹介されている。
シュ型EEPROMの開発が盛んであることが、日経マイクロ
デバイス(NIKKEI MICRODEVICES) 、1990年３月号、72〜
77頁に紹介されている。
【０００６】
【発明が解決しようとする課題】前述の図６に示した構
造の半導体記憶素子は、記憶された情報を読み出す際
に、強誘電体膜の分極が反転する、すなわち情報が破壊
される破壊読み出しであり、読み取り動作後に再度書き
込みの必要があり、動作が複雑になるという問題があ
る。
造の半導体記憶素子は、記憶された情報を読み出す際
に、強誘電体膜の分極が反転する、すなわち情報が破壊
される破壊読み出しであり、読み取り動作後に再度書き
込みの必要があり、動作が複雑になるという問題があ
る。
【０００７】また、図７に示した構造の半導体記憶素子
は、非破壊読み出しができるが、１ビットあたり３個の
トランジスタが必要となり、セル面積が大きいという問
題がある。
は、非破壊読み出しができるが、１ビットあたり３個の
トランジスタが必要となり、セル面積が大きいという問
題がある。
【０００８】さらに、現在開発が盛んに行なわれている
フラッシュ型EEPROMは書き込み時間が長く、マイクロ秒
（μsec)のオーダで、DRAMや強誘電体膜キャパシタを使
用した前述のメモリセルのナノ秒(nsec)のオーダに比べ
て３桁も遅く、非常に低速であるという問題がある。
フラッシュ型EEPROMは書き込み時間が長く、マイクロ秒
（μsec)のオーダで、DRAMや強誘電体膜キャパシタを使
用した前述のメモリセルのナノ秒(nsec)のオーダに比べ
て３桁も遅く、非常に低速であるという問題がある。
【０００９】本発明はこのような状況に鑑み、書き込み
時間が速く、非破壊でセル面積を小さくできる強誘電体
膜を使用したメモリセルにより、不揮発性のメモリアレ
イを構成した半導体記憶素子を提供することを目的とす
る。
時間が速く、非破壊でセル面積を小さくできる強誘電体
膜を使用したメモリセルにより、不揮発性のメモリアレ
イを構成した半導体記憶素子を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明による半導体記憶
素子は、強誘電体膜キャパシタを有する強誘電体トラン
ジスタと、スイッチングトランジスタとからなり、該二
つのトランジスタのソース電極とドレイン電極とが接続
されてなるメモリセルがマトリックス状に配列されたメ
モリアレイを有し、該メモリアレイの各行または各列を
構成する前記スイッチングトランジスタのゲート電極を
連結する第１のワードラインと、前記メモリアレイの各
行または各列を構成する前記強誘電体トランジスタのゲ
ート電極を連結する第２のワードラインと、前記強誘電
体トランジスタまたは前記スイッチングトランジスタの
相互に連結されていないドレイン電極であって前記第２
のワードラインと直交する方向の前記メモリアレイの各
列または各行を連結するビットラインと、前記メモリア
レイを構成する前記強誘電体トランジスタまたは前記ス
イッチングトランジスタの相互に連結されていないソー
ス電極および半導体基板をアースに接続するソースライ
ンとで構成されることを特徴とするものである。
素子は、強誘電体膜キャパシタを有する強誘電体トラン
ジスタと、スイッチングトランジスタとからなり、該二
つのトランジスタのソース電極とドレイン電極とが接続
されてなるメモリセルがマトリックス状に配列されたメ
モリアレイを有し、該メモリアレイの各行または各列を
構成する前記スイッチングトランジスタのゲート電極を
連結する第１のワードラインと、前記メモリアレイの各
行または各列を構成する前記強誘電体トランジスタのゲ
ート電極を連結する第２のワードラインと、前記強誘電
体トランジスタまたは前記スイッチングトランジスタの
相互に連結されていないドレイン電極であって前記第２
のワードラインと直交する方向の前記メモリアレイの各
列または各行を連結するビットラインと、前記メモリア
レイを構成する前記強誘電体トランジスタまたは前記ス
イッチングトランジスタの相互に連結されていないソー
ス電極および半導体基板をアースに接続するソースライ
ンとで構成されることを特徴とするものである。
【００１１】
【００１２】
【作用】本発明によれば、１個の強誘電体トランジスタ
と１個のスイッチングトランジスタとを直列接続してメ
モリセルとしているため、メモリアレイを構成すると、
書き込み時はワードラインとビットラインの組み合わせ
により、所望のメモリセルに書き込みができ、また消去
時はワードラインごとに消去できる。さらに読み出し時
はスイッチングトランジスタのゲート電極を連結したワ
ードラインとビットラインの組み合わせにより、所望の
セルの記憶を読み出すことができメモリアレイとして動
作できる。
と１個のスイッチングトランジスタとを直列接続してメ
モリセルとしているため、メモリアレイを構成すると、
書き込み時はワードラインとビットラインの組み合わせ
により、所望のメモリセルに書き込みができ、また消去
時はワードラインごとに消去できる。さらに読み出し時
はスイッチングトランジスタのゲート電極を連結したワ
ードラインとビットラインの組み合わせにより、所望の
セルの記憶を読み出すことができメモリアレイとして動
作できる。
【００１３】
【実施例】つぎに、図面を参照しながら本発明について
説明する。図１は強誘電体膜キャパシタを有する強誘電
体トランジスタの一例を示す半導体構造図である。図２
はこの強誘電体トランジスタに印加するゲート電圧とソ
ース、ドレイン間の電流の関係を示す図、図３は本発明
による強誘電体トランジスタとスイッチングトランジス
タにより構成したメモリセルを２個づつ縦、横に並べて
メモリアレイを構成した一例を示す図、図４は特定のビ
ットラインをデコーダで選択してセンスアンプ回路に接
続した状態を示す図、図５は本発明による１つの強誘電
体トランジスタと１つのスイッチングトランジスタから
なるメモリセルの半導体構造を示す図である。
説明する。図１は強誘電体膜キャパシタを有する強誘電
体トランジスタの一例を示す半導体構造図である。図２
はこの強誘電体トランジスタに印加するゲート電圧とソ
ース、ドレイン間の電流の関係を示す図、図３は本発明
による強誘電体トランジスタとスイッチングトランジス
タにより構成したメモリセルを２個づつ縦、横に並べて
メモリアレイを構成した一例を示す図、図４は特定のビ
ットラインをデコーダで選択してセンスアンプ回路に接
続した状態を示す図、図５は本発明による１つの強誘電
体トランジスタと１つのスイッチングトランジスタから
なるメモリセルの半導体構造を示す図である。
【００１４】図１〜５において、１はｎ＋不純物を拡散
したソース領域、２は同じくｎ＋不純物を拡散したドレ
イン領域、３はｐ型シリコン半導体基板、４は強誘電体
膜、５はゲート電極膜、WL1 （WL1a、WL1b）は第１のワ
ードライン、WL2 （WL2a、WL2b）は第２のワードライ
ン、BL（BLa 、BLb ）はビットライン、SLはソースライ
ン、13、14は絶縁膜、15はゲート絶縁膜である。
したソース領域、２は同じくｎ＋不純物を拡散したドレ
イン領域、３はｐ型シリコン半導体基板、４は強誘電体
膜、５はゲート電極膜、WL1 （WL1a、WL1b）は第１のワ
ードライン、WL2 （WL2a、WL2b）は第２のワードライ
ン、BL（BLa 、BLb ）はビットライン、SLはソースライ
ン、13、14は絶縁膜、15はゲート絶縁膜である。
【００１５】まず、図１〜２に基づき強誘電体膜４を有
するトランジスタの動作について説明する。この強誘電
体トランジスタFTはMISFETのゲート絶縁膜を強誘電体膜
に変えたもので、この例ではｐ型半導体基板３の表面に
強誘電体膜４およびゲート電極膜５を形成し、その周囲
にｎ＋型不純物を拡散させ、ソース領域１およびドレイ
ン領域２を形成したものである。この強誘電体膜トラン
ジスタFTでゲート電極膜５と半導体基板３間に電圧を印
加すると、強誘電体膜４はヒステリシス特性を有するた
め、ゲート電極膜５にある電圧以上印加されると残留分
極が残り、そののち、ゲート電極をOVにしてもソース、
ドレイン間に電流が流れる状態になる。この関係を図２
に示している。
するトランジスタの動作について説明する。この強誘電
体トランジスタFTはMISFETのゲート絶縁膜を強誘電体膜
に変えたもので、この例ではｐ型半導体基板３の表面に
強誘電体膜４およびゲート電極膜５を形成し、その周囲
にｎ＋型不純物を拡散させ、ソース領域１およびドレイ
ン領域２を形成したものである。この強誘電体膜トラン
ジスタFTでゲート電極膜５と半導体基板３間に電圧を印
加すると、強誘電体膜４はヒステリシス特性を有するた
め、ゲート電極膜５にある電圧以上印加されると残留分
極が残り、そののち、ゲート電極をOVにしてもソース、
ドレイン間に電流が流れる状態になる。この関係を図２
に示している。
【００１６】すなわち、図２は横軸にゲート電圧Ｖ
G を、縦軸にソースドレイン間電流ＩDSをとったもの
で、電圧、電流関係にヒステリシスを有し、この強誘電
体トランジスタFTにゲート電圧をＶG1以上印加すると、
−ＶG0以下の電圧を印加しない限り、ノーマリーON状態
を保つ。本明細書では、この状態を「書き込み」された
と定義し、“１”に対応させる。またゲート電圧に−Ｖ
G0以下の電圧を印加すると、ソース、ドレイン間の電流
ＩDSは流れなくなり、ノーマリーOFF状態を保つ。本明
細書ではこの状態を「消去」と定義し、“０”に対応さ
せる。
G を、縦軸にソースドレイン間電流ＩDSをとったもの
で、電圧、電流関係にヒステリシスを有し、この強誘電
体トランジスタFTにゲート電圧をＶG1以上印加すると、
−ＶG0以下の電圧を印加しない限り、ノーマリーON状態
を保つ。本明細書では、この状態を「書き込み」された
と定義し、“１”に対応させる。またゲート電圧に−Ｖ
G0以下の電圧を印加すると、ソース、ドレイン間の電流
ＩDSは流れなくなり、ノーマリーOFF状態を保つ。本明
細書ではこの状態を「消去」と定義し、“０”に対応さ
せる。
【００１７】つまり、ON状態とOFF 状態を“１”、
“０”に対応させることにより、メモリとして機能す
る。また読み出しはソース、ドレイン間に電圧を印加
し、電流が流れるか否か、電圧降下が生じるか否かで判
定できるので、読み出し時に強誘電体膜を分極反転させ
ることなく、すなわち非破壊で読み出しをできる。
“０”に対応させることにより、メモリとして機能す
る。また読み出しはソース、ドレイン間に電圧を印加
し、電流が流れるか否か、電圧降下が生じるか否かで判
定できるので、読み出し時に強誘電体膜を分極反転させ
ることなく、すなわち非破壊で読み出しをできる。
【００１８】つぎに、この強誘電体トランジスタFTとス
イッチングトランジスタSTを直列に接続して形成したメ
モリセルをマトリックス状に配列してメモリアレイを構
成するばあいの例について説明する。
イッチングトランジスタSTを直列に接続して形成したメ
モリセルをマトリックス状に配列してメモリアレイを構
成するばあいの例について説明する。
【００１９】図３に示すように、本発明によるメモリセ
ルＡ、Ｂ、Ｃ、Ｄは１個の強誘電体トランジスタFTと１
個のスイッチングトランジスタSTを直列に接続して構成
している。すなわち、この実施例では強誘電体トランジ
スタFTのソース電極とスイッチングトランジスタSTのド
レイン電極とを接続している。
ルＡ、Ｂ、Ｃ、Ｄは１個の強誘電体トランジスタFTと１
個のスイッチングトランジスタSTを直列に接続して構成
している。すなわち、この実施例では強誘電体トランジ
スタFTのソース電極とスイッチングトランジスタSTのド
レイン電極とを接続している。
【００２０】このメモリセルをマトリックス状に配列
し、メモリアレイを構成する。図３に４個のメモリセル
Ａ、Ｂ、Ｃ、Ｄを縦、横２個ずつ配列して各メモリセル
の電極を配線し、アレイを構成した例を示した。このメ
モリアレイの構成は、各行のメモリセルＡ、Ｂおよび
Ｃ、ＤのスイッチングトランジスタSTのゲート電極をそ
れぞれ接続した第１のワードラインWL1a、WL1bと、同じ
く各行のメモリセルＡ、ＢおよびＣ、Ｄの強誘電体トラ
ンジスタFTのゲート電極をそれぞれ接続した第２のワー
ドラインWL2a、WL2bと、各列のメモリセルＡ、Ｃおよび
Ｂ、Ｄの強誘電体トランジスタFTのドレイン電極を接続
したビットラインBLa 、BLb と、各メモリセルのスイッ
チングトランジスタのソース電極および半導体基板をア
ースに接続したソースラインSLとからなっている。
し、メモリアレイを構成する。図３に４個のメモリセル
Ａ、Ｂ、Ｃ、Ｄを縦、横２個ずつ配列して各メモリセル
の電極を配線し、アレイを構成した例を示した。このメ
モリアレイの構成は、各行のメモリセルＡ、Ｂおよび
Ｃ、ＤのスイッチングトランジスタSTのゲート電極をそ
れぞれ接続した第１のワードラインWL1a、WL1bと、同じ
く各行のメモリセルＡ、ＢおよびＣ、Ｄの強誘電体トラ
ンジスタFTのゲート電極をそれぞれ接続した第２のワー
ドラインWL2a、WL2bと、各列のメモリセルＡ、Ｃおよび
Ｂ、Ｄの強誘電体トランジスタFTのドレイン電極を接続
したビットラインBLa 、BLb と、各メモリセルのスイッ
チングトランジスタのソース電極および半導体基板をア
ースに接続したソースラインSLとからなっている。
【００２１】この構成で、メモリアレイとして動作する
ことを説明する。以下の説明では、この構成でメモリセ
ルＡを書き込みなどを行う選択セルとし、メモリセルＢ
〜Ｄは非選択セルとする。
ことを説明する。以下の説明では、この構成でメモリセ
ルＡを書き込みなどを行う選択セルとし、メモリセルＢ
〜Ｄは非選択セルとする。
【００２２】まず書き込みを行なう方法について説明す
る。第２のワードラインWL2aにＶG1以上の電圧をかける
ことにより、セルＡにON状態“１”が記憶される。この
際ビットラインBLb にＶD なる、ＶG1より小さいが、Ｖ
G1−ＶD が強誘電体を分極反転させない値になり、かつ
空乏層がチャネル部に広がる電圧になるように設定され
た電圧ＶD を印加することにより、メモリセルＢに書き
込みされることを防止している。ここで、メモリセルＤ
がON状態であったのが、OFF 状態に反転しないようにす
るためにもＶD ＜ＶG1でなければならない。他のライン
はすべてOVにしてある。
る。第２のワードラインWL2aにＶG1以上の電圧をかける
ことにより、セルＡにON状態“１”が記憶される。この
際ビットラインBLb にＶD なる、ＶG1より小さいが、Ｖ
G1−ＶD が強誘電体を分極反転させない値になり、かつ
空乏層がチャネル部に広がる電圧になるように設定され
た電圧ＶD を印加することにより、メモリセルＢに書き
込みされることを防止している。ここで、メモリセルＤ
がON状態であったのが、OFF 状態に反転しないようにす
るためにもＶD ＜ＶG1でなければならない。他のライン
はすべてOVにしてある。
【００２３】つぎに、消去を行なう方法について説明す
る。第２のワードラインWL2aに−ＶG0以下の電圧を印加
することにより、メモリセルＡ、ＢをOFF 状態“０”に
設定できる。すなわち、フラッシュメモリなどと同じよ
うにワードライン単位の消去となる。このとき、他のラ
インはすべてOVにしてある。
る。第２のワードラインWL2aに−ＶG0以下の電圧を印加
することにより、メモリセルＡ、ＢをOFF 状態“０”に
設定できる。すなわち、フラッシュメモリなどと同じよ
うにワードライン単位の消去となる。このとき、他のラ
インはすべてOVにしてある。
【００２４】つぎに読み出しを行う方法について説明す
る。第１のワードラインWL1aをスイッチングトランジス
タがONする電圧Ｖthに設定する。また、ビットラインBL
a はあらかじめある基準電圧にプリチャージして、図４
に示すようにセンスアンプ回路SAに接続しておく。他の
ラインはすべてOVにしてある。この状態で強誘電体トラ
ンジスタFTが“１”の状態にあればドレイン、ソース間
に電流が流れ、ビットラインBLa の電圧が降下する。ま
た強誘電体トランジスタFTが“０”の状態にあれば、ド
レイン、ソース間に電流が流れず、ビットラインBLa の
電圧降下も生じない。したがって、ビットラインBLa が
電圧降下するか否かで、メモリセルＡの強誘電体トラン
ジスタFTが“１”の状態か“０”の状態かを判断するこ
とができる。
る。第１のワードラインWL1aをスイッチングトランジス
タがONする電圧Ｖthに設定する。また、ビットラインBL
a はあらかじめある基準電圧にプリチャージして、図４
に示すようにセンスアンプ回路SAに接続しておく。他の
ラインはすべてOVにしてある。この状態で強誘電体トラ
ンジスタFTが“１”の状態にあればドレイン、ソース間
に電流が流れ、ビットラインBLa の電圧が降下する。ま
た強誘電体トランジスタFTが“０”の状態にあれば、ド
レイン、ソース間に電流が流れず、ビットラインBLa の
電圧降下も生じない。したがって、ビットラインBLa が
電圧降下するか否かで、メモリセルＡの強誘電体トラン
ジスタFTが“１”の状態か“０”の状態かを判断するこ
とができる。
【００２５】この各状態を表にまとめると表１のように
なる。表１で０はアースに接続することを意味する。
なる。表１で０はアースに接続することを意味する。
【００２６】
【表１】
【００２７】この一つのメモリセルの半導体構造を図５
に示す。この構造で２が強誘電体トランジスタFTのドレ
イン領域を示し、16がスイッチングトランジスタSTのソ
ース領域を示し、ソースラインSLによりアースに接続さ
れ、強誘電体トランジスタFTとスイッチングトランジス
タSTの直列接続を構成している。ここで強誘電体膜の材
料としては、PZT （PbZr1-x Tix O3 ）やPLZT((Pb1-x
Lax ）（Zr1-y Tiy ）1-x/4 O3 ）などが自発分極が大
きく有用される。またワードライン、ビットラインなど
はリンドープしたポリシリコンが代表的であるが、白金
などの金属でも構わない。
に示す。この構造で２が強誘電体トランジスタFTのドレ
イン領域を示し、16がスイッチングトランジスタSTのソ
ース領域を示し、ソースラインSLによりアースに接続さ
れ、強誘電体トランジスタFTとスイッチングトランジス
タSTの直列接続を構成している。ここで強誘電体膜の材
料としては、PZT （PbZr1-x Tix O3 ）やPLZT((Pb1-x
Lax ）（Zr1-y Tiy ）1-x/4 O3 ）などが自発分極が大
きく有用される。またワードライン、ビットラインなど
はリンドープしたポリシリコンが代表的であるが、白金
などの金属でも構わない。
【００２８】以上説明した実施例では強誘電体トランジ
スタFTのソース電極とスイッチングトランジスタSTのド
レイン領域とを接続してメモリセルを構成する例で説明
したが、両トランジスタを入れ替えた接続でも同様に形
成でき、このばあい、強誘電体トランジスタFTのソース
電極がソースラインSLにより連結されアースに接続され
る。またスイッチングトランジスタのドレイン電極がビ
ットラインに接続されることになる。さらに前述の実施
例では、第１および第２のワードラインWL1 、WL2 はそ
れぞれ各行のトランジスタを接続し、ビットラインは各
列のトランジスタを接続する例で説明したが、この方法
に限定されず、ワードラインWL2 とビットラインBLが直
行するように行と列を選択すれば、各行のメモリセルま
たは各列のメモリセルのいずれでも接続することができ
る。
スタFTのソース電極とスイッチングトランジスタSTのド
レイン領域とを接続してメモリセルを構成する例で説明
したが、両トランジスタを入れ替えた接続でも同様に形
成でき、このばあい、強誘電体トランジスタFTのソース
電極がソースラインSLにより連結されアースに接続され
る。またスイッチングトランジスタのドレイン電極がビ
ットラインに接続されることになる。さらに前述の実施
例では、第１および第２のワードラインWL1 、WL2 はそ
れぞれ各行のトランジスタを接続し、ビットラインは各
列のトランジスタを接続する例で説明したが、この方法
に限定されず、ワードラインWL2 とビットラインBLが直
行するように行と列を選択すれば、各行のメモリセルま
たは各列のメモリセルのいずれでも接続することができ
る。
【００２９】
【発明の効果】以上説明したように、本発明によれば１
個の強誘電体トランジスタと１個のスイッチングトラン
ジスタとで形成したメモリセルによりメモリアレイを構
成することができるため、小さい面積で形成でき、しか
も読み出し時にはスレッショルド値の差をみるだけで行
なえるため、非破壊の読み出しをすることができ、利用
上動作が簡単である。
個の強誘電体トランジスタと１個のスイッチングトラン
ジスタとで形成したメモリセルによりメモリアレイを構
成することができるため、小さい面積で形成でき、しか
も読み出し時にはスレッショルド値の差をみるだけで行
なえるため、非破壊の読み出しをすることができ、利用
上動作が簡単である。
【００３０】また強誘電体膜キャパシタを使用している
ため、書き込み時間を早くできナノ秒(nsec)のオーダと
いう高速で動作させることができる。さらに、強誘電体
は1010オーダの書き換えが可能であり、EEPROMの104 回
程度より大幅に寿命が長く、しかも読み出し時に非破壊
であるため、再書き換えの必要がなく、この面からも一
層寿命が長くなる。
ため、書き込み時間を早くできナノ秒(nsec)のオーダと
いう高速で動作させることができる。さらに、強誘電体
は1010オーダの書き換えが可能であり、EEPROMの104 回
程度より大幅に寿命が長く、しかも読み出し時に非破壊
であるため、再書き換えの必要がなく、この面からも一
層寿命が長くなる。
【００３１】その結果、小型で高性能の使い易いメモリ
アレイを有する半導体記憶素子をえられ、今日の電子機
器の発達に一層寄与するという効果を奏する。
アレイを有する半導体記憶素子をえられ、今日の電子機
器の発達に一層寄与するという効果を奏する。
【図１】強誘電体膜キャパシタを使用したトランジスタ
の構造を示す説明図である。
の構造を示す説明図である。
【図２】強誘電体トランジスタの動作を説明する図であ
る。
る。
【図３】本発明の一実施例であるメモリアレイを構成し
た説明図である。
た説明図である。
【図４】メモリアレイのビットラインにセンスアンプ回
路が接続された状態を説明する図である。
路が接続された状態を説明する図である。
【図５】本発明の一実施例であるメモリセルの半導体構
造を示す説明図である。
造を示す説明図である。
【図６】従来のメモリセルの一例を示す回路図である。
【図７】従来のメモリセルの一例を示す回路図である。
FT 強誘電体トランジスタ ST スイッチングトランジスタ WL1 第１のワードライン WL2 第２のワードライン BL ビットライン SL ソースライン
Claims (1)
- 【請求項１】 金属−強誘電体−半導体構造トランジス
タである強誘電体トランジスタと、スイッチングトラン
ジスタとからなり、該二つのトランジスタのソース電極
とドレイン電極とが接続されてなるメモリセルがマトリ
ックス状に配列されたメモリアレイを有し、該メモリア
レイの各行または各列を構成する前記スイッチングトラ
ンジスタのゲート電極を連結する第１のワードライン
と、前記メモリアレイの各行または各列を構成する前記
強誘電体トランジスタのゲート電極を連結する第２のワ
ードラインと、前記強誘電体トランジスタまたは前記ス
イッチングトランジスタの相互に連結されていないドレ
イン電極であって前記第２のワードラインと直交する方
向の前記メモリアレイの各列または各行を連結するビッ
トラインと、前記メモリアレイを構成する前記強誘電体
トランジスタまたは前記スイッチングトランジスタの相
互に連結されていないソース電極および半導体基板をア
ースに接続するソースラインとで構成されることを特徴
とする半導体記憶素子。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27963291A JP3214715B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体記憶素子 |
| US08/235,149 US5412596A (en) | 1991-10-25 | 1994-04-28 | Semiconductor storage device with a ferroelectric transistor storage cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27963291A JP3214715B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体記憶素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05120866A JPH05120866A (ja) | 1993-05-18 |
| JP3214715B2 true JP3214715B2 (ja) | 2001-10-02 |
Family
ID=17613690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27963291A Expired - Fee Related JP3214715B2 (ja) | 1991-10-25 | 1991-10-25 | 半導体記憶素子 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5412596A (ja) |
| JP (1) | JP3214715B2 (ja) |
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| KR100297874B1 (ko) | 1997-09-08 | 2001-10-24 | 윤종용 | 강유전체랜덤액세스메모리장치 |
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| KR100389130B1 (ko) * | 2001-04-25 | 2003-06-25 | 삼성전자주식회사 | 2비트 동작의 2트랜지스터를 구비한 불휘발성 메모리소자 |
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| KR100849794B1 (ko) * | 2007-07-04 | 2008-07-31 | 주식회사 하이닉스반도체 | 강유전체 소자를 적용한 반도체 메모리 장치 |
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| KR20120006218A (ko) * | 2010-07-12 | 2012-01-18 | 한국전자통신연구원 | 이중 게이트 구조의 비휘발성 메모리 트랜지스터 |
| KR101783933B1 (ko) * | 2010-11-23 | 2017-10-11 | 한국전자통신연구원 | 메모리 셀 및 이를 이용한 메모리 장치 |
| WO2018111215A1 (en) * | 2016-12-12 | 2018-06-21 | Intel Corporation | One transistor and ferroelectric fet based memory cell |
| JP2018137027A (ja) * | 2017-02-23 | 2018-08-30 | ソニーセミコンダクタソリューションズ株式会社 | 記憶装置 |
| US11355504B2 (en) | 2018-05-31 | 2022-06-07 | Intel Corporation | Anti-ferroelectric capacitor memory cell |
| US11502103B2 (en) | 2018-08-28 | 2022-11-15 | Intel Corporation | Memory cell with a ferroelectric capacitor integrated with a transtor gate |
| US11450675B2 (en) | 2018-09-14 | 2022-09-20 | Intel Corporation | One transistor and one ferroelectric capacitor memory cells in diagonal arrangements |
| CN110415744B (zh) * | 2019-07-11 | 2021-04-16 | 清华大学 | 基于铁电晶体管的非易失存储器 |
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-
1991
- 1991-10-25 JP JP27963291A patent/JP3214715B2/ja not_active Expired - Fee Related
-
1994
- 1994-04-28 US US08/235,149 patent/US5412596A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5412596A (en) | 1995-05-02 |
| JPH05120866A (ja) | 1993-05-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |