JP2939973B2 - 不揮発性半導体メモリ装置の駆動方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性半導体メモ
リ装置の駆動方法に関し、特に強誘電体容量素子を電界
効果トランジスタのゲート部に配してなるメモリセルを
有する不揮発性半導体メモリ装置の駆動方法に関するも
のである。

【０００２】

【従来の技術】従来より、ＭＩＳ型電界効果トランジス
タ（以下、ＭＩＳＦＥＴ：ｍｅｔａｌｉｎｓｕｌａｔｏ
ｒ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ ｅｆｆ
ｅｃｔｔｒａｎｓｉｓｔｏｒ）のゲート電極と強誘電体
容量素子を接続し、この接続部に電位を与える機構を持
つ構造の不揮発性メモリ素子が提案されている。

【０００３】図８は、特開平３−３２０６６号公報にて
提案されたこの種メモリセルの断面図である。図８に示
されるように、ｐ^- 型シリコン基板２１の表面領域内に
ソース・ドレイン領域を構成するｎ⁺ 型拡散層２３が形
成され、チャネル領域上にはゲート酸化膜２２、下部電
極２０、強誘電体膜１９、コントロールゲート１８が順
に積層されている。データの書き込みは、コントロール
ゲート１８と下部電極２０との間に高電圧を印加して強
誘電体を分極させ、高電圧を取り去ることで行われる。
このとき強誘電体に生じた分極の一部は消失せずに残
り、その分極電荷により下部電極２０に電子あるいはホ
ールが誘起される。この結果、分極した強誘電体層下部
のトランジスタのしきい値電圧が変化し、情報が記憶さ
れる。読み出す場合は、コントロールゲート１８に適当
な読み出し電圧を印加し、ドレイン電流が流れるか流れ
ないかを見ることで書き込まれた情報を判断する。

【０００４】図９は、特開平５−３０４２９９号公報に
て提案されたメモリセルの断面図である。図９に示され
るように、シリコン基板２５の表面領域内にソース領域
２６とドレイン領域２７が形成され、チャネル領域上に
は薄い絶縁保護膜２８、下部電極２９、強誘電体膜３
０、上部電極３１が形成される。書き込みは以下のよう
に行われる。ＶＧ１をアースに保ちながらＶＧ２に駆動
電圧として−Ｖｃｃのパルスを印加した後、ＶＧ１をフ
ローティングにすると、強誘電体薄膜３０は下向きに分
極してこの静電誘導のために絶縁保護膜２８も誘電分極
し、このためソース領域２６とドレイン領域２７の間の
シリコン基板２５の表面にホールを誘起する。この誘起
されたホールによってソース２６とドレイン２７の間に
チャネルが形成されＶＤに−Ｖｃｃを印加するとドレイ
ン電流が流れ、素子は“ＯＮ”状態となる。次に、ＶＧ
２をアースに保ちながらＶＧ１に−Ｖｃｃのパルスを印
加した後ＶＧ１をフローティングにすると、強誘電体薄
膜３０は上向きに分極してこの静電誘導のために絶縁保
護膜２８も誘電分極し、このためソース領域２６とドレ
イン領域２７の間のシリコン基板２５の表面にチャネル
は形成されないので、ＶＤに−Ｖｃｃを印加してもドレ
イン電流は流れず、素子は“ＯＦＦ”状態となる。この
絶縁保護膜２８の誘電分極は強誘電体の分極が保持され
る限り保たれるので不揮発性メモリとして動作させるこ
とができる。

【０００５】図１０に特開平５−１３６３７８号公報に
て提案された不揮発性メモリ装置の回路構成を示す。図
１０において、上段のワードラインＷＬ１に接続された
セルに書き込む場合について説明する。ビットラインＢ
Ｌ１に正の高電圧を印加し、他のビットラインＢＬ２、
…を接地して上段のメモリセルを選択する。そして、ワ
ードラインＷＬｌを接地し、ワードラインＷＬ１′をオ
ープン状態にするとともに、他のワードラインＷＬ２〜
ＷＬ８およびＷＬ２′〜ＷＬ８′をすべて正電圧に設定
する。これにより、上段のメモリセルのＭＯＳトランジ
スタＴｒ２〜Ｔｒ８が導通状態となり、ビットラインＢ
Ｌｌを通して印加された正の高電圧がＭＯＳトランジス
タＴｒ１に作用する。その結果、強誘電体容量素子ＦＣ
１を分極させることができる。これにより強誘電体容量
素子にデータを書き込む。読み出しは例えば上段のメモ
リセルの第４ビットのデータを読み出す場合、ビットラ
インＢＬｌに図示しない読み出し回路（センスアンプ）
を接続し、他のビットラインＢＬ２、…は非接続とす
る。

【０００６】この状態で、ワードラインＷＬ４を接地
し、ＷＬ４′をオープン状態にし、他のワードラインを
すべて正電圧に設定する。この結果、第４ビットのＭＯ
ＳトランジスタＴｒ４は、強誘電体容量素子の分極状態
によって、導通あるいは非導通状態になり、セレクトト
ランジスタＳＴｒを含む他のトランジスタはすべて導通
状態になるので、ビットラインＢＬｌの電流を検出する
ことによって、強誘電体容量素子ＦＣ４の分極状態（す
なわちデータ）を読み出すことができる。

【０００７】強誘電体を使用しておらず揮発性ではある
が、１９９３年のヴイエルエスアイシンポジウム（Ｓｙ
ｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇ
ｙ）のダイジェストオブテクニカルペイパーズ（Ｄｉｇ
ｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）の
２３ページには、図１１に示される、ＭＩＳＦＥＴのゲ
ート絶縁膜中に電極を設け電位を与えるゲインセルと呼
ばれる回路も提案されている。図１１に示されるよう
に、メモリセルは、ゲート絶縁体中にストレージノード
（ＳＤ）が埋め込まれた読み出し用ｎＭＯＳ（ＲＭ）と
ソースがストレージノードＳＤに接続された書き込み用
ｐＭＯＳ（ＷＭ）とによって構成され、ＲＭとＷＭのゲ
ートはワード線ＷＬに接続され、両トランジスタのドレ
インはビット線ＢＬに接続される。この構造はＭＩＳＦ
ＥＴのゲート電極と常誘電体容量素子を接続し、この接
続部に電位を与える機構を持つ構造と見なせる。データ
の書き込み時には、ワード線ＷＬの電位を低くしてＷＭ
をオンさせＲＭの電荷蓄積ノードに正電荷を蓄積するこ
とにより、ワード線から見たＲＭのしきい値電圧を低下
させる。データの読み出しは、ＷＬの電位をあげて、Ｒ
Ｍのしきい電圧変化の有無をビット線ＢＬの電位変化か
ら検出する。

【０００８】

【発明が解決しようとする課題】本発明の解決すべき第
１の課題は、従来の不揮発性メモリの駆動方法では、書
き込みによって蓄積される電荷量は強誘電体の残留分極
に相当する電荷に過ぎないため、記憶された電荷量が不
足して読み出しにくくなるという点である。第２の課題
は、第１の課題と関連することであるが、コントロール
ゲートに読み出し電圧を印加して読み出しを行う場合に
は、この電圧が一方の強誘電体の分極状態を弱めるよう
に作用するため、読み出しを繰り返すことにより分極が
弱められてしまい、読み出しが次第に困難になることで
ある。第３の課題は、ＭＩＳＦＥＴのゲート電極（強誘
電体容量素子の下部電極）が他の回路に接続されたとき
に分極によって蓄積されたゲート電極での電荷がリーク
してしまうことである。例えば、図１０の従来例では、
他のビットを読み出す際に強誘電体容量素子の電極とＭ
ＩＳＦＥＴのゲートとの接続部が正電圧に設定される。
この電圧は、強誘電体両端に電位差を生じさせるもので
はないので分極が破壊されることはないが、分極により
強誘電体容量素子の電極に電荷が静電誘導されることに
よりＭＩＳＦＥＴのゲートに追いやられた電荷がワード
ライン（ＷＬ１′等）に電位が設定されたときに一部も
しくは全部が逃げてしまう。このため、読み出し時の信
号が小さくなったり信号がなくなったりして、書き込ん
だデータの読み出しが困難になる。

【０００９】第４の課題は、従来例の不揮発性メモリで
は電源をオフにしてしまうと分極による誘導電荷を損失
してしまうことである。半導体メモリ装置を電源をオフ
して放置しておくと半導体基板に接続されたチップ内の
全配線はほぼ同電位になってしまう。図８〜図１０の例
はすべて強誘電体容量素子とＭＩＳＦＥＴのゲートとの
接続部に電位を与える構造を持っており、この電位を与
える手段として他のＭＩＳＦＥＴを使用した場合、この
ＭＩＳＦＥＴのソースやドレインなどの半導体基板表面
の拡散層から上記の接続部への配線を引き出すことにな
る。このため強誘電体容量素子の電極とＭＩＳＦＥＴの
ゲートとの接続部も基板表面の拡散層とほぼ同電位にな
り、分極により静電誘導された上記接続部の電荷の一部
もしくは全部はこの配線を介して半導体基板に漏れてし
まう。そのため、電源をオンして読み出しを行っても、
強誘電体に分極は残っているものの、読み出し信号が小
さくなってしまい、書き込んだデータの読み出しが困難
になる。

【００１０】第５の課題は、図１１のゲインセルでは電
源をオフにするとデータが失われるという点である。す
なわち、図１１の例ではデータを強誘電体容量素子に蓄
積された電荷で記憶しているが、電源をオフすると書き
込み用トランジスタの拡散層を介してこの電荷が逃げて
しまうため、電源をオフにするとデータが失われてしま
い、不揮発性メモリとしては使用できない。

【００１１】したがって、本発明の目的は、第１に、Ｍ
ＩＳＦＥＴのゲートと強誘電体容量素子の電極との接続
部に強誘電体の分極分以上の電荷を蓄積しうるようにし
て読み出しの信頼性を高めることであり、第２に、この
蓄積電荷を定期的に補償できるようにして読み出しの信
頼性をさらに高めることであり、第３に、電源をオフに
よってメモリの不揮発性が損なわれることのないように
することである。

【００１２】

【課題を解決するための手段】上記の目的を達成するた
めの本発明による不揮発性半導体メモリ装置の駆動方法
は、強誘電体容量素子と、該強誘電体容量素子の一方の
電極にゲート電極が接続された電界効果トランジスタ
と、第１および第２の端子と制御ゲート端子とを有し前
記電界効果トランジスタのゲート電極に第２の端子が接
続されたスイッチング素子と、を有するメモリセルがマ
トリックス状に配置され、前記強誘電体容量素子の他方
の電極がワード線に接続され、前記電界効果トランジス
タのソースが共通電位端子に、そのドレインが直接また
は制御ゲート端子が第２のワード線に接続された第２の
スイッチング素子を介して第１のビット線に接続され、
前記スイッチング素子の第１の端子が第１のビット線ま
たはこれと平行に配置された第２のビット線に接続さ
れ、その制御ゲート端子が前記ワード線と平行に配置さ
れた制御線に接続されているメモリ装置の駆動方法であ
って、前記強誘電体容量素子を少なくとも一方の分極状
態に書き込みを行う場合には、前記スイッチング素子を
オン状態として、前記ワード線と前記第１または第２の
ビット線を介して前記強誘電体容量素子に電圧を印加し
てその強誘電体に分極を起こさせ、その印加電圧を除去
することなくかつその極性を変更することなく前記スイ
ッチング素子をオフ状態とし、読み出しは、前記強誘電
体容量素子の分極状態および前記電界効果トランジスタ
のゲート電極に蓄積された電荷に依存する該電界効果ト
ランジスタを流れる電流を検出することによって行うこ
とを特徴としている。

【００１３】また、本発明による駆動方法では、電源再
投入時の立ち上げ処理を、前記ワード線を低電圧状態と
し、前記第１または第２のビット線を介して前記電界効
果トランジスタのゲート電極に所定の電圧を付与した後
に、前記ワード線に反対方向に分極された強誘電体容量
素子の強誘電体の分極状態を反転させることのできる高
電圧を印加し、このとき前記ゲート電極に生じる電圧変
化を利用して記憶データを読み出し、上記の方法により
書き込むことによって行う。また、電源オン状態におい
て、所定の時間経過以内に記憶データの読み出しを行
い、上記の方法により書き込みを行ってリフレッシュを
実行する。

【００１４】［作用］本発明の駆動方法によれば、強誘
電体を分極させた後、印加した電圧を除去する前に強誘
電体容量素子の電極と電界効果トランジスタのゲート電
極との接続部をスイッチング素子によりフローティング
状態にしているため、接続部には、強誘電体の残留分極
分以上の電荷を蓄積することが可能になり、データの差
による電荷の差を大きくすることができ、データ読み出
しの信頼性を向上させることができる。また、電源を立
ち上げたとき強誘電体の分極を反転させることを利用し
てデータを読み出し再書き込みを行っているため、電源
をオフにしてもデータを記憶し再度電源をオンにしたと
きそのデータを読み出すことが可能になり、不揮発性を
維持することが可能になる。さらに、データの書き込み
により蓄えられた電荷がリークなどで減少する場合に
も、電荷量が減少し読み出せなくなる前にデータを読み
出し、再書き込みし電荷量を回復できるため、データの
読み出しの信頼性が向上する。

【００１５】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。本発明による不揮発
性メモリ装置のメモリセル部は、図１に示すように、対
向して配置された２つの電極とその間に挟まれた強誘電
体膜とから構成される強誘電体容量素子１と、電界効果
トランジスタ２と、スイッチング素子３を有する。強誘
電体容量素子１の一方の電極は電界効果トランジスタ２
のゲート電極と接続され、この接続部４は、スイッチン
グ素子３を介してこの接続部４に所望の電位を与える電
位付与配線ＤＬに接続される。またスイッチング素子３
の制御ゲートはコントロールラインＣＬに接続され、こ
れによりオン／オフが制御される。強誘電体容量素子１
の他方の電極はワード線ＷＬに接続され、電界効果トラ
ンジスタ２のソースは共通電位線ＧＬに、ドレインはビ
ット線ＢＬに接続される。また、トランジスタの形成さ
れる基板またはウェル５は基板電位線ＳＬに接続され
る。なお、強誘電体容量素子１の一方の電極と電界効果
トランジスタ２のゲート電極とは一体のものとして形成
することができる。

【００１６】図２は、スイッチング素子３の具体的構成
例を示す断面図である。スイッチング素子３は、例えば
基板またはウェル５上に形成されたＭＯＳＦＥＴによっ
て構成され、ソース・ドレインを構成する拡散層６の一
方は、接続部４に接続され、他方は電位付与配線ＤＬに
接続される。また、ゲート電極はコントロールラインＣ
Ｌに接続される。スイッチング素子３は、図２に示され
るように、単独のＭＯＳＦＥＴによって構成することも
できるが、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳ
ＦＥＴの並列回路によって構成することもできる。

【００１７】図３は、本発明の実施の形態を説明するた
めの不揮発性半導体メモリ装置の主要部を示した回路ブ
ロック図である。同図に示すように、本発明による不揮
発性半導体メモリ装置は、図１に示されたメモリセルを
マトリックス状に配置・接続してなるメモリセルアレイ
部９と、各配線ＷＬ、ＣＬ、ＤＬ、ＢＬ、ＧＬおよびＳ
Ｌに電位を与える電位付与回路１０、電界効果トランジ
スタ２に流れる電流を検出しデータを判別するデータ判
別回路１１、データの入出力を制御する入出力制御回路
１２、電源投入後に強誘電体容量素子１を分極反転させ
てデータを読み出す処理とデータを再書き込みする処理
と再書き込みが完了するまで外部からのデータの読み書
きを禁止する処理から成る処理を行う立ち上げ処理回路
１３、この分極反転を利用して記憶データを識別するデ
ータ識別回路１４、一定時間経過内にメモリセルの記憶
データを読み出し、このデータの再書き込みを行うリフ
レッシュ処理回路１５を有する。

【００１８】［書き込み］次に、駆動方法の実施の形態
について、図１〜図３を参照して説明する。書き込みを
行う場合、スイッチング素子３をオンにして接続部４を
電位付与配線ＤＬに接続する。その後、ワード線ＷＬと
電位付与配線ＤＬとの間に強誘電体容量素子１内の強誘
電体を分極させる電圧を印加する。この電圧を０Ｖに戻
す前にスイッチング素子３をオフさせ配線ＤＬを接続部
４から切り離す。このとき電圧の極性を変えたり、０Ｖ
に戻さなければ分極させた後ＤＬを切り離す前に電圧を
変化させてもよい。またこの処理は印加する電圧の２つ
の極性のうち少なくとも片方に行い、もう一つの極性の
場合には強誘電体容量素子１にかかる電圧を０Ｖに戻し
てから接続部４をフローティング状態としてもよい。こ
の結果、強誘電体には印加された電圧と接続部がフロー
ティング状態になったときの接合部４の電位などで決ま
る残留分極が残り、また接合部４には強誘電体容量素子
１の強誘電分極成分で誘起された電荷に加え、ゲート電
極に係る常誘電成分の全容量分の電荷が蓄えられる。こ
こで、ゲート電極に係る全容量とは、強誘電体の常誘電
成分の容量とゲート絶縁膜を挟んだ基板との間の容量お
よびその他の寄生容量を含むものである。常誘電成分容
量で蓄積された電荷は各種のリークにより時間とともに
減少するが、誘電率の大きい強誘電体の中でも常誘電成
分の大きい材料を使用すれば蓄積される常誘電成分の電
荷量を酸化膜のような常誘電体を使った容量よりも大き
くでき、データを長時間保持できる。

【００１９】［読み出し］この書き込みのあと、電源オ
ンの状態のうちにデータを読み出す場合について説明す
る。強誘電体容量素子１の分極の方向によりゲートに誘
起される電荷の極性が変わるため電界効果トランジスタ
２のチヤネルに誘起される電荷の密度が変化する。すな
わち、電界効果トランジスタ２のしきい値電圧が変化す
ることになり、ワード線ＷＬにある読み出し電圧に設定
したときにビット線ＢＬに流れるドレイン電流が分極方
向により変化することになる。このためドレイン電流の
量を確認することで強誘電体容量素子１の分極の方向が
わかり、分極を破壊することなく書き込まれたデータを
判別できる。

【００２０】本発明による上記の書き込み方法によれ
ば、書き込み時に強誘電体容量素子１の分極方向と同じ
極性の常誘電分の電荷が接合部４に蓄積されるため、読
み出しの際にワード線ＷＬに印加する読み出し電圧が強
誘電体の分極の方向と逆向きになっても、接合都４に蓄
積された常誘電分の電荷による電界がこの逆向きの電界
を弱める作用をするため、分極と逆方向の読み出し電圧
の印加による分極減殺効果は軽減される。

【００２１】［立ち上げ処理］次に、電源オフ状態から
立ち上げた場合の処理について説明する。立ち上げ処理
はデータの読み出し処理と再書き込み処理と読み出し処
理および再書き込み処理が完了するまで外部からのデー
タの読み書きを禁止する処理から成る。前述したよう
に、強誘電体の分極によって電界効果トランジスタ２の
ゲート電極（接続部４）に蓄積された電荷は、電源をオ
フした場合、時間がたつと殆ど失われてしまう。しか
し、この状態でも強誘電体容量素子１には分極は残って
いるため、強誘電体の分極反転を利用すれば書き込まれ
ているデータを読み出すことができる。この場合は強誘
電体容量素子１の分極を破壊するためデータを再書き込
みする必要がある。

【００２２】このため、立ち上げ処理回路１３には、立
ち上げ処理が完了するまで外部からのデータの読み書き
を禁止する機能と、強誘電体容量素子に分極反転を起こ
す機能と、分極反転後にデータ識別回路１４を介してデ
ータを読みとる機能と、このデータを再書き込みする機
能が備えられている。読み出しの第１の方法は、分極反
転の有無によって生じる接続部４での電位の差をＤＬに
よって検出する方法である。まず、電位付与配線ＤＬと
ワード線ＷＬに同じ電位を与え、コントロールラインＣ
Ｌによりスイッチング素子３をオン状態とする。これで
接続部４の電位をある電位に設定した後、ＤＬをフロー
ティング状態とする。その後、ワード線ＷＬの電位を、
強誘電体容量素子１が印加電圧と反対向きに分極してい
た場合には分極反転が起きる電圧以上に上げる。これに
より分極反転が起きていない場合はＤＬの電位は強誘電
体容量素子とＤＬの配線容量でＷＬの電圧が分割された
値となるが、分極反転が起きた場合にはその分の電荷が
加わってＤＬの電位が決まる。このときのＤＬの電位
と、この２つの値の中間の電位をセンスアンプに与えて
比較すれば書き込まれていたデータを識別することがで
きる。

【００２３】次に、立ち上げ処理における読み出し動作
の２番目の方法について説明する。ワード線ＷＬの電位
を強誘電体容量素子１が印加電圧と反対向きに分極して
いた場合分極反転が起きる電圧以上にあげるまでの操作
は第１の読み出し方法と同様である。これにより、分極
反転が起きない場合の接合部４の電位と、分極反転が起
きた場合の接合部の電位は分極反転の電荷分だけ異なっ
た電位となる。この差をドレイン−ソース間に電圧を印
加しドレイン電流の差を見ることで書き込まれたデータ
を判断する。このときＷＬに適当なバイアス電位を与え
ることも可能である。

【００２４】データの読み出しが終了したら、この読み
出しデータの再書き込みを行う。再書き込みは、前述の
通常の書き込みの場合と同様の方法を用いて行う。再書
き込みの終了後、外部からのデータ読み書きを許可す
る。電源をオフにしない限り、これ以降の読み出しは分
極を壊さずに前述の立ち上げ処理後の電源オン状態での
読み出し方法で行うことができる。このように、本発明
によれば、電源をオフしたことにより接続部での電荷が
失われても、強誘電体の分極を利用して書き込まれてい
るデータを読み出して再書き込みを行うことにより、不
揮発性メモリとして正常に動作させることが可能とな
る。

【００２５】［リフレッシュ］次に、本発明のリフレッ
シュ動作について説明する。前述したように、強誘電体
の分極などにより電界効果トランジスタ２のゲート電極
（接続部４）に蓄積された電荷は次第に失われ、そのた
め長時間経過するとデータの読み出しが困難となる。そ
こで、本発明の不揮発性メモリ装置には、リフレッシュ
処理後の時間を測り、所定の時間経過内にセルのデータ
の読み出しと再書き込みを行い、この再書き込みが完了
するまで外部からの読み書きを禁止する処理を行うリフ
レッシュ処理回路１５が備えられている。

【００２６】電源投入時の立ち上げ処理終了後に一定時
間経過すると、あるいは前回のリフレッシュ処理後に一
定時間経過すると、リフレッシュ処理が開始され、まず
外部からの読み書きが禁止される。次いで、読み出しが
行われ、この読み出しデータの再書き込みを行った後、
外部からの読み書きの禁止は解除される。リフレッシュ
時の読み出しと書き込みは、先に説明した通常時の読み
出し方法および通常時の書き込み方法と同じである。こ
のように、所定の時間経過内にリフレッシュを行うこと
により、電源オン状態で接合部の電荷が時間とともに減
少してしまう場合においても確実に読み出しを行うこと
が可能となる。

【００２７】

【実施例】

［第１の実施例］図４は、本発明の第１の実施例の主要
部の回路図である。図４の点線内は複数のセルで構成さ
れたセルアレイを示しており、ここでは説明のため４つ
のセルの場合を示した。左上のセルをセルＡ、左下をセ
ルＢ、右上をセルＣ、右下をセルＤと表現する。各のセ
ルは強誘電体容量素子（ＦＡ〜ＦＤ）と、ゲートが強誘
電体容量素子の下部電極に接続された第１のＭＯＳＦＥ
Ｔ（ＴＡｌ〜ＴＤｌ）と、この接続部（ＣＡ〜ＣＤ）に
ソースが接続された第２のＭＯＳＦＥＴ（ＴＡ２〜ＴＤ
２）と、第１のＭＯＳＦＥＴのドレインにソースが接続
された第３のＭＯＳＦＥＴ（ＴＡ３〜ＴＤ３）からな
る。強誘電体容量素子の第１のＭＯＳＦＥＴのゲートと
接続されていない側の電極はワード線Ｆに接続されてい
る。第１のＭＯＳＦＥＴのソースは接地されている。第
１のビット線Ｂ０、Ｂ１は、リファレンス線ＲＢととも
に差動センスアンプＳＢ０、ＳＢ１に接続されており、
第２のビット線Ｄ０、Ｄ１は、リファレンス線ＲＤとと
もに差動センスアンプＳＤ０、ＳＤ１に接続されてい
る。

【００２８】第２のＭＯＳＦＥＴのゲートは制御線Ｃ
に、またドレインは第２のビット線Ｄに接続されてい
る。第３のＭＯＳＦＥＴのゲートは補助ワード線Ｗに、
ドレインは第１のビット線Ｂに接続される。このメモリ
セルはマトリックス状に配置されており、ワード方向と
ビット方向と呼ばれる二つの軸で一つのメモリセルを特
定できる。図４では横方向をワード方向、縦方向をビッ
ト方向と呼ぶ。第１のビット線Ｂと第２のビット線Ｄは
ビット方向のセルに共通しており、図４の左の列のセル
群をビット０と呼び、ビット０のビット線Ｂ、ビット線
ＤをそれぞれＢ０、Ｄ０、右の列をビット１と呼び、ビ
ット１の第１、第２のビット線Ｂ、ＤをＢ１、Ｄ１と表
現する。ワード線Ｆ、制御線Ｃ、補助ワード線Ｗは、ワ
ード方向のセルに共通しており、図４では上の行のセル
群をワード０と呼び、ワード０の配線をそれぞれＦ０、
Ｃ０、Ｗ０、下の行をワード１と呼び、ワード１の配線
をＦ１、Ｃ１、Ｗ１と表現する。

【００２９】［書き込み］図４のワード０のセルにデー
タを書き込む場合について説明する。電源電圧をＶＤＤ
と表現する。書き込みはワード単位で行う。ＴＡ２、Ｔ
Ｃ２がオンになるようにＣ０の電位を設定する。補助ワ
ード線Ｗ０をＴＡ３、ＴＣ３がオフになる電位に設定
し、ワード線Ｆ０を接地レベルに設定し、第２のビット
線Ｄ０、Ｄ１にそれぞれ書き込みたいデータに相当する
電位レベル（ＶＤＤ、または接地レベル）を与える。ワ
ード線Ｆ０の電位を一度ＶＤＤに上げてまた接地レベル
に戻す。すると、Ｆ０が接地レベルのときかＶＤＤのと
きかどちらかでＤ０とＦ０、Ｄ１とＦ０の間に電圧がか
かりこれによりデータに相当する向きの分極を強誘電体
容量素子ＦＡ、ＦＣに起こすことができる。

【００３０】その後、ＴＡ２、ＴＣ２をオフにする電位
にＣ０を設定してから、Ｄ０、Ｄ１の電位を接地レベル
にする。これにより接合部４には、第２のビット線Ｄの
レベルがＶＤＤであった場合には強誘電体の分極成分の
誘起電荷とＶＤＤによる常誘電成分の電荷が、接地レベ
ルの場合には強誘電体分極成分の誘起電荷が蓄積され
る。書き込みを行わないワード１はワード線Ｆ１を接地
レベル、制御線Ｃ１のレベルをＴＢ２、ＴＤ２をオフに
する電位、補助ワード線Ｗ１をＴＢ３、ＴＤ３をオフに
する電位に設定する。これにより、他のワードに書き込
みを行っている間強誘電体容量素子ＦＢ、ＦＤの分極を
壊さず、また接続部ＣＢ、ＣＤの蓄積電荷を変化させな
いようにすることができる。

【００３１】［読み出し］次に、電源立ち上げ処理後の
データ読み出し動作について説明する。読み出しもワー
ド単位で行う。ワード０のメモリセルのデータを読み出
す場合を例に説明する。ＴＡ２、ＴＣ２がオフになるよ
うに制御線Ｃ０の電位を設定する。ワード線Ｆ０を接地
レベルに設定し、Ｂ０、Ｂ１を強誘電体容量素子に印加
したとしても分極が反転しない程度の電圧（例えば０．
１Ｖ）に設定する。Ｗ０をＴＡ３、ＴＣ３がオンになる
電位に設定すると、ＴＡ１、ＴＣ１は強誘電体容量素子
の分極により書き込まれたデータに相当するしきい値変
化が起きているためそれぞれのデータに従うドレイン電
流が流れる。このためＢ０、Ｂ１の電位は、この電流値
と電圧供給源の内部抵抗とＴＡ１やＴＣ１の抵抗で決ま
る値、すなわち書き込まれたデータに従った値を示す。

【００３２】データに応じた２つの電位の間となる電圧
をリファレンス線ＲＢに与えＢ０、Ｂ１の電位とＲＢの
リファレンス電位とを差動センスアンプＳＢ０、ＳＢ１
に入力し比較することでセルＡ、セルＣに記憶されたデ
ータがそれぞれ“１”、“０”のいずれであるかを判別
することができる。読み出しを行わないワード１はＦ１
を接地レベル、Ｃ１をＴＢ２、ＴＤ２をオフにする電
位、Ｗ１をＴＢ３、ＴＤ３をオフにする電位に設定す
る。これにより強誘電体容量素子ＦＢ、ＦＤの分極が破
壊されることがないようにすることができ、また接続部
ＣＢ、ＣＤの電荷を変化させないようにすることができ
る。

【００３３】［立ち上げ処理］次に、電源オフ状態から
立ち上げるときの立ち上げ処理について説明する。立ち
上げ処理では、データの読み出しと再書き込みが行われ
るが、これが完了するまで外部からのデータの読み書き
は禁止する。立ち上げ処理の読み出し方法について説明
する。読み出しはワード単位で行う。ＴＡ２、ＴＣ２が
オフするように制御線Ｃ０の電位を設定する。ワード線
Ｆ０の電位を接地レベルに設定し、補助ワード線Ｗ０を
ＴＡ３、ＴＣ３がオフになる電位に設定する。Ｄ０、Ｄ
１を接地レベルに設定し、ＴＡ２、ＴＣ２をオンさせて
接続部の電位を接地レベルに設定した後、Ｄ０、Ｄ１を
フローティング状態とする。この状態で、ワード線Ｆ０
の電位をＶＤＤに上げるとＤ０、Ｄ１の電位が強誘電体
容量と配線容量との関係で決まる値に変化する。Ｆ０の
電位を上げたとき、強誘電体容量素子の強誘電体膜の直
前の分極の向きにより分極反転を起こす場合と起こさな
い場合とがあるため、Ｄ０、Ｄ１の電位は、強誘電体容
量素子に書き込まれていたデータにより２つの値を示
す。２つの電位の中間となる電位をリファレンス線ＲＤ
に与え、この電位とＤ０、Ｄ１の電位とを差動センスア
ンプＳＤ０、ＳＤ１に入力し比較することによりセル
Ａ、セルＣに記憶されていたデータがそれぞれ“１”、
“０”のいずれであったのかを判別する。読み出しを行
わないワード１においては、Ｆ１を接地レベル、Ｃ１を
ＴＢ２、ＴＤ２をオフにする電位、Ｗ１をＴＢ３、ＴＤ
３をオフにする電位に設定する。これにより、強誘電体
容量素子ＦＢ、ＦＤの分極を壊さないようにすることが
でき、また接続部の電荷を保持させることができる。こ
の読み出しは強誘電体分極を破壊して行われるため、デ
ータの再書き込みが必要である。再書き込みは先に説明
した書き込み方法を用いて行う。立ち上げ処理の読み出
しと再書き込みが終了した後、外部からのデータの読み
書きを許可する。

【００３４】［リフレッシュ］リフレッシュの実行を指
示する回路により前回実行してからの経過時間をカウン
トする。メモリ装置内の全てのセルのデータを読み出せ
るように設定された時間を越えた場合、リフレッシュを
促す信号を発生する。リフレッシュが開始されてから再
書き込みが完了するまでは外部から読み書きができない
ように制御する。次に、先に説明した電源オン状態での
読み出し方法によりデータを読み出し、このデータの再
書き込みを行う。この再書き込みは先に説明した書き込
み方法により行う。再書き込みの完了後、外部からの読
み書きを許可する。なお、リフレッシュは第２の実施例
以降の実施例においても、上記と同様の手順により、そ
れぞれの実施例での読み出し方法と書き込み方法を用い
て行われるが、その説明は省略する。

【００３５】［第２の実施例］本発明の第２の実施例も
図４に示す不揮発性メモリ装置において実現される。 ［書き込み］書き込みはワード単位で行う。ワード０の
セルにデータを書き込む場合について説明する。ワード
線Ｆは立ち上げ処理以外はＶＤＤ／２となる電位に設定
する。補助ワード線Ｗ０をＴＡ３、ＴＣ３がオフになる
電位に設定し、第２のビット線Ｄ０、Ｄ１にそれぞれ書
き込みたいデータに相当する電位レベル（ＶＤＤ、また
は接地レベル）を与え、ＴＡ２、ＴＣ２がオンになる電
位に制御線Ｃ０を設定する。このとき強誘電体容量素子
１には書き込むデータに従って＋ＶＤＤ／２あるいは−
ＶＤＤ／２の電圧が加わる。この時この電圧が強誘電体
容量素子１に分極を起こすのに十分な大きさになるよう
強誘電体特性およびＶＤＤを設定すれば、強誘電体容量
素子１をデータに相当する向きに分極させることができ
る。その後ＴＡ２、ＴＣ２をオフにする電位にＣ０を設
定してから、第２のビット線Ｄ０、Ｄ１の電位を接地レ
ベルにする。このとき接合部４はＦ０に対してデータに
より＋ＶＤＤ／２か−ＶＤＤ／２の電圧がかかった状態
でフローティングにされるため、強誘電体極成分の誘起
電荷に加え常誘電成分の電荷がどちらのデータの場合に
も蓄積される。書き込みを行わないワード１において
は、Ｆ１をＶＤＤ／２、Ｃ１をＴＢ２、ＴＤ２をオフに
する電位、Ｗ１をＴＢ３、ＴＤ３をオフにする電位に設
定する。これにより、他のワードに書き込みを行ってい
る間強誘電体容量素子ＦＢ、ＦＤの分極を壊さず、また
接続部ＣＢ、ＣＤでの蓄積電荷を変化させないようにす
ることができる。

【００３６】［読み出し］次に、電源立ち上げ処理後の
データ読み出しについて説明する。読み出しもワード単
位で行う。ワード０のセルのデータを読み出す場合を例
に説明する。最後に書き込みを行ってからＴＡ２、ＴＣ
２がオフになる電位にＣ０を設定したままで、ワード線
Ｆ０への印加電圧をＶＤＤ／２のままとし、第１のビッ
ト線Ｂ０、Ｂ１を、強誘電体容量素子に印加される電圧
が分極を反転させない程度の電圧（例えば０．１Ｖ）に
設定する。補助ワード線Ｗ０をＴＡ３、ＴＣ３がオンに
なる電位に設定すると、ＴＡ１、ＴＣ１には接合部４に
蓄積された電荷に応じたしきい値変化が起きているた
め、それぞれのデータに従うドレイン電流が流れる。こ
のため、第１のビット線Ｂ０、Ｂ１の電位は、電圧供給
源の内部抵抗とＴＡ１やＴＣ１の抵抗で決まる値とな
り、書き込まれたデータにより異なる２つの値を示す。
この２つの電位の間となる電圧をリファレンス線ＲＢに
与え、Ｂ０、Ｂ１の電位とＲＢのリファレンス電位とを
差動センスアンプＳＢ０、ＳＢ１に入力し比較すること
でセルＡ、セルＣのデータが“１”または“０”のいず
れであるのかを判別する。読み出しを行わないワード１
はＦ１をＶＤＤ／２、Ｃ１をＴＢ２、ＴＤ２をオフにす
る電位、Ｗ１をＴＢ３、ＴＤ３をオフにする電位に設定
する。これにより、強誘電体容量素子ＦＢ、ＦＤの分極
を壊さず、また接続部ＣＢ、ＣＤの蓄積電荷を変化させ
ないようにすることができる。

【００３７】［立ち上げ］電源オフ状態から立ち上げる
ときの立ち上げ処理について説明する。立ち上げ処理で
はデータの読み出しと再書き込みが行われるが、これが
完了するまで外部からのデータの読み書きは禁止する。
立ち上げ処理の読み出し方法について説明する。読み出
しはワード単位で行う。ＴＡ２、ＴＣ２がオフになる電
位に制御線Ｃ０を設定する。ワード線Ｆ０を接地レベル
に設定し、補助ワード線Ｗ０をＴＡ３、ＴＣ３がオフに
なる電位に設定する。そして、Ｄ０、Ｄ１を接地レベル
に設定してから、ＴＡ２、ＴＣ２がオンになる電位にＣ
０を設定し、接続部ＣＡ、ＣＣを接地レベルに設定す
る。

【００３８】その後、ＴＡ２、ＴＣ２をオン状態に維持
したまま、Ｄ０、Ｄ１をフローティング状態とし、Ｆ０
の電位をＶＤＤにあげると、Ｄ０、Ｄ１の電位が強誘電
体容量素子と配線容量の関係で決まる値に変化する。強
誘電体容量素子の分極の向きにより分極反転を起こす場
合と起こさない場合があるため、Ｄ０、Ｄ１の電位は強
誘電体容量素子に書き込まれていたデータに従った２つ
の値を示す。２つの電位の間となる電圧をリファレンス
線ＲＤに与え、Ｄ０、Ｄ１の電位とＲＤのリファレンス
電位とを差動センスアンプＳＤ０、ＳＤ１に入力し比較
する。これにより、セルＡ、セルＣに記憶されていたデ
ータがそれぞれ“１”または“０”のいずれであるのか
を判別することができる。

【００３９】読み出しを行わないワード１は再書き込み
が終わったワードのワード線ＦはＶＤＤ／２、まだ読み
出しを行っていないワードのワード線Ｆは接地レベル、
制御線Ｃ１をＴＢ２、ＴＤ２をオフにする電位、補助ワ
ード線Ｗ１をＴＢ３、ＴＤ３をオフにする電位に設定す
る。これにより、強誘電体容量素子ＦＢ、ＦＤの分極を
壊さず、データを保存することができる。この立ち上げ
処理の読み出しは強誘電体分極を破壊して読み出すた
め、データの再書き込みが必要である。再書き込みは前
述の書き込み方法を用いて行う。本実施例は第１の実施
例に比べ書き込み時にワード線Ｆの電位を変化させない
ため、書き込み時間が短く、高速動作ができるという利
点がある。

【００４０】［第３の実施例］図５は、本発明の第３の
実施例を説明するための不揮発性メモリ装置の主要部の
回路図である。図５の点線内は複数のセルで構成された
セルアレイを示しており、ここでは説明のため４つのセ
ルの場合を示した。図５において、図４の部分と同等の
部分には同一の参照符号を付し重複する説明は省略す
る。図５に示したメモリ装置の図４に示したものと相違
する点は、第２のビット線Ｄにセンスアンプが接続され
ていないことである。この実施例において用いられるメ
モリ装置は、先の実施例でのそれよりセンスアンプが半
減されたことにより、メモリ面積の縮小が可能である。
データ書き込みおよび電源立ち上げ処理後のデータ読み
出しは、第１の実施例と同様に行う。

【００４１】［立ち上げ処理］次に、電源オフ状態から
立ち上げるときの立ち上げ処理について説明する。立ち
上げ処理ではデータの読み出しと、再書き込みを行い、
再書き込みが完了するまで外部からのデータの読み書き
を禁止する。このときの読み出しはワード単位で行う。
ＴＡ２、ＴＣ２がオフになるように制御線Ｃ０の電位を
設定する。ワード線Ｆ０を接地レベルに設定する。第２
のビット線Ｄ０、Ｄ１を接地レベルに設定してからＴＡ
２、ＴＣ２がオンになる電位にＣ０を設定し、接続部Ｃ
Ａ、ＣＣを接地レベルに設定する。

【００４２】その後、ＴＡ２、ＴＣ２をオフにするよう
にＣ０の電位を設定する。Ｆ０をＶＤＤにあげると強誘
電体容量素子の分極の向きにより分極反転を起こす場合
と起こさない場合があるため、接合部ＣＡ、ＣＣの電位
は強誘電体容量素子に書き込まれたデータにより２つの
値を示す。ワード線Ｆ０に立ち上げ時の読み出し電圧を
印加し、第１のビット線Ｂに０．１Ｖ程度の電圧を印加
し、補助ワード線Ｗ０をＴＡ３、ＴＣ３がオンとなる電
位に設定し、ビット線Ｂが分極方向によってとる２つの
電位の間となる電圧をリファレンス線ＲＢに与え、Ｂ
０、Ｂ１の電位とＲＢのリファレンス電位とを差動セン
スアンプに入力し比較することでセルＡ、セルＣに記憶
されていたデータを判別する。

【００４３】読み出しを行わないワード１はＦ１を接地
レベル、Ｃ１をＴＢ２、ＴＤ２をオフにする電位、Ｗ１
をＴＢ３、ＴＤ３をオフにする電位に設定することで強
誘電体容量素子ＦＢ、ＦＤの分極を壊さないようにす
る。この読み出しは強誘電体分極を破域して読み出すた
め、データの再書き込みが必要である。再書き込みは前
述の書き込み方法により行う。書き込み処理終了後、外
部からの読み書きの禁止を解除して、立ち上げ処理を終
了する。

【００４４】［第４の実施例］図６は、本発明の第４の
実施例を説明するための不揮発性メモリ装置の主要部の
回路図である。図６の点線内は複数のセルで構成された
セルアレイを示しており、ここでは説明のため４つのセ
ルの場合を示した。図６において、図４の部分と同等の
部分には同一の参照符号を付し重複する説明は省略す
る。図６に示したメモリ装置の図４に示したものと相違
する点は、第２のビット線が除去されて、第２のビット
線により行われていた機能が第１のビット線Ｂにより行
われるようになされている点である。この実施例におい
て用いられるメモリ装置は、第１先の実施例でのそれよ
りビット線の本数およびセンスアンプが半減されたこと
により、メモリ面積のより大きな縮小が可能である。

【００４５】［書き込み］図６のワード０のセルにデー
タを書き込む場合について説明する。書き込みはワード
単位で行う。補助ワード線Ｗ０をＴＡ３、ＴＣ３がオフ
になる電位に設定し、ワード線Ｆ０を接地レベルに設定
し、ビット線Ｂ０、Ｂ１にそれぞれ書き込みたいデータ
に相当する電位レベル（ＶＤＤまたは接地レベル）を与
える。ＴＡ２、ＴＣ２がオンになるよう制御線Ｃ０の電
位を設定する。Ｆ０を一度ＶＤＤに上げてまた接地レベ
ルに戻す。

【００４６】すると、Ｆ０が接地レベルのときかＶＤＤ
のときかどちらかでＢ０とＦ０、Ｂ１とＦ０の間に電圧
がかかりこれによりデータに相当する向きの分極を強誘
電体容量素子ＦＡ、ＦＣに起こすことができる。その
後、ＴＡ２、ＴＣ２をオフにする電位にＣ０を設定して
から、Ｂ０、Ｂ１の電位を接地レベルにする。これによ
り接合部４はビット線Ｂの電位がＶＤＤであった場合に
は強誘電体の分極成分の誘起電荷とＶＤＤによる常誘電
成分の電荷が、接地レベルであった場合には強誘電体分
極成分の誘起電荷が蓄積される。

【００４７】書き込みを行なわないワード１はＦ１を接
地レベル、Ｃ１をＴＢ２、ＴＤ２をオフにする電位、Ｗ
１をＴＢ３、ＴＤ３をオフにする電位に設定する。これ
により、他のワードに書き込みを行っている間強誘電体
容量素子ＦＢ、ＦＤの分極を壊さず、また接続部ＣＢ、
ＣＤの蓄積電荷を変化させないようにすることができ
る。

【００４８】［読み出し］電源立ち上げ処理後のデータ
読み出しについて説明する。読み出しもワード単位で行
う。ワード０のセルのデータを読み出す場合を例に説明
する。最後に書き込みを行ってからＴＡ２、ＴＣ２がオ
フになる電位にＣ０を設定したままで、Ｆ０を接地レベ
ルに設定し、Ｂ０、Ｂ１に、強誘電体容量素子に印加さ
れる電圧が分極を反転しない程度の電圧（例えば０．１
Ｖ）を印加する。Ｗ０をＴＡ３、ＴＣ３がオンになる電
位に設定すると、ＴＡ１、ＴＣ１には、書き込まれたデ
ータ、すなわち接合部４に蓄積された電荷に応じたしき
い値変化が起きているため、それぞれのデータに従うド
レイン電流が流れる。

【００４９】このため、Ｂ０、Ｂ１の電位は、電圧供給
源の内部抵抗とＴＡ１やＴＣ１の抵抗で決まる値とな
り、書き込まれたデータにより異なる２つの値を示す。
この２つの電位の間となる電圧をリファレンス線ＲＢに
与え、Ｂ０、Ｂ１の電位とＲＢのリファレンス電位とを
差動センスアンプＳＢ０、ＳＢ１に入力し比較すること
でセルＡ、セルＣに記憶されたデータがそれぞれ“１”
または“０”のいずれであるのかを判別する。読み出し
を行わないワード１はＦ１を接地レベル、Ｃ１をＴＢ
２、ＴＤ２をオフにする電位、Ｗ１をＴＢ３、ＴＤ３を
オフにする電位た設定することで強誘電体容量素子Ｆ
Ｂ、ＦＤの分極を壊さず、また接続部ＣＢ、ＣＤの蓄積
電荷を変化させないようにすることができる。

【００５０】［立ち上げ処理］電源オフ状態から立ち上
げるときの立ち上げ処理について説明する。立ち上げ処
理ではデータの読み出しと再書き込みが行われるが、こ
れが完了するまで外部からのデータの読み書きは禁止さ
れる。立ち上げ処理の読み出し方法について説明する。
読み出しはワード単位で行う。ＴＡ２、ＴＣ２がオフに
なる電位にＣ０を設定する。Ｆ０を接地レベルに設定
し、Ｗ０をＴＡ３、ＴＣ３がオフになる電位に設定す
る。Ｂ０、Ｂ１を接地レベルに設定してからＴＡ２、Ｔ
Ｃ２がオンになる電位にＣ０を設定し、接続部ＣＡ、Ｃ
Ｃを接地レベルに設定する。

【００５１】その後、ＴＡ２、ＴＣ２をオン状態に維持
したまま、Ｂ０、Ｂ１をフローティング状態とし、Ｆ０
をＶＤＤに上げるとＢ０、Ｂ１の電位が強誘電体容量素
子と配線容量の関係で決まる値に変化する。強誘電体容
量素子の分極の向きにより分極反転を起こす場合と起こ
さない場合があるため、Ｂ０、Ｂ１の電位は強誘電体容
量素子に書き込まれていたデータにより２つの値を示
す。２つの電位の間となる電圧をリファレンス線ＲＢに
与え、Ｂ０、Ｂ１の電位とＲＢのリファレンス電位とを
差動センスアンプＳＢ０、ＳＢ１に入力し比較する。こ
れにより、セルＡ、セルＣに記憶されていたデータがそ
れぞれ“１”または“０”のいずれであったのかを判別
することができる。

【００５２】読み出しを行わないワード１はＦ１を接地
レベル、Ｃ１をＴＢ２、ＴＤ２をオフにする電位、Ｗ１
をＴＢ３、ＴＤ３をオフにする電位に設定することで強
誘電体容量素子ＦＢ、ＦＤの分極を壊さず、またＣＢ、
ＣＤに蓄積された蓄積電荷を変化させないようにするこ
とができる。この立ち上げ処理の読み出しは強誘電体分
極を破壊して読み出すため、読み出し後データの再書き
込みを行う必要である。再書き込みは前述の書き込み方
法により行う。

【００５３】［第５の実施例］図７は、本発明の第５の
実施例を説明するための不揮発性メモリ装置の主要部の
回路図である。図７の点線内は複数のセルで構成された
セルアレイを示しており、ここでは説明のため４つのセ
ルの場合を示した。図７において、図６の部分と同等の
部分には同一の参照符号を付し重複する説明は省略す
る。図７に示したメモリ装置の図６に示したものと相違
する点は、第１のＭＯＳＦＥＴ（ＴＡ１〜ＴＤ１）とビ
ット線Ｂ間を接続する第３のＭＯＳＦＥＴ（ＴＡ３〜Ｔ
Ｄ３）と、第３のＭＯＳＦＥＴを制御する補助ワード線
Ｗが図６の回路から削除されている点である。この実施
例において用いられるメモリ装置は、第４の実施例での
それより第３のＭＯＳＦＥＴおよび補助ワード線が削除
されたことにより、メモリ面積の一層の縮小が可能であ
る。

【００５４】［書き込み］書き込みはワード単位で行
う。ワード０のセルにデータを書き込む場合について説
明する。Ｆ０を接地レベルに設定し、Ｂ０、Ｂ１にそれ
ぞれ書き込みたいデータに相当する電位レベル（ＶＤ
Ｄ、または接地レベル）を与える。ＴＡ２、ＴＣ２がオ
ンになる電位にＣ０を設定する。Ｆ０を一度ＶＤＤにあ
げてまた接地レベルに戻す。すると、Ｆ０が接地レベル
のときかＶＤＤのときかどちらかでＢ０とＦ０、Ｂ１と
Ｆ０の間に電圧がかかりこれによりデータに相当する向
きの分極を強誘電体容量素子ＦＡ、ＦＣに起こすことが
できる。

【００５５】図７の例では、ワード線Ｆを読み出し電圧
に設定した状態で接合部４の電荷によるドレイン電流変
化を利用して読み出しを行っているため、この状態でド
レイン電流が分極方向により大きく変化するようにトラ
ンジスタのしきい値の設定およびＶＤＤの設定を行う。
ＴＡ２、ＴＣ２がオフになるようにＣ０の電位を設定し
てからＢ０、Ｂ１の電位を接地レベルにする。これによ
り接合部４にはビット線Ｂの電位がＶＤＤであった場合
には強誘電体の分極成分の誘起電荷とＶＤＤによる常誘
電成分の電荷が、接地レベルであった場合には強誘電体
分極成分の誘起電荷が蓄積される。書き込みを行わない
ワード１はＦ１を接地レベル、Ｃ１をＴＢ２、ＴＤ２を
オフにする電位に設定することで、他のワードに書き込
みを行っている間強誘電体容量素子ＦＢ、ＦＤの分極を
壊さず、また接続部ＣＢ、ＣＤの蓄積電荷を変化させな
いようにすることができる。ビット線Ｂから書き込まな
いセルの第１のＭＯＳＦＥＴのドレインに電圧が加わる
が、接続部４に強誘電体の分極方向と同じ極性の電荷が
あるためドレインからの電界の影響を小さくできる。

【００５６】［読み出し］電源立ち上げ処理後のデータ
読み出しについて説明する。読み出しもワード単位で行
う。ワード０のセルのデータを読み出す場合を例に説明
する。最後に書き込みを行ってからＴＡ２、ＴＣ２がオ
フになるようにＣ０の電位を設定したままで、Ｆ０を接
地レベルに設定し、Ｂ０、Ｂ１に、強誘電体容量素子に
印加される電圧が分極を反転しない程度の電圧（例えば
０．１Ｖ）を印加する。Ｆ０を読み出し電圧に設定する
と、ＴＡ１、ＴＣ１は接続部４に蓄積された電荷に従っ
たしきい値変化が起きているため、それぞれのデータに
従うドレイン電流が流れる。このためＢ０、Ｂ１の電位
は電圧供給源の内部抵抗とＴＡ１やＴＣ１の抵抗で決ま
る値となり、書き込まれたデータにより異なる２つの値
を示す。この２つの電位の間となる電圧をリファレンス
線ＲＢに与え、Ｂ０、Ｂ１の電位とＲＢのリファレンス
電位とを差動センスアンプＳＢ０、ＳＢ１に入力し比較
することでセルＡ、セルＣに記憶されていたデータを判
別する。読み出しを行わないワード１はＦ１を接地レベ
ル、Ｃ１をＴＢ２、ＴＤ２をオフにする電位に設定する
ことで強誘電体容量素子ＦＢ、ＦＤの分極を壊さず、ま
た接続部ＣＢ、ＣＤの蓄積電荷を変化させないようにす
ることができる。配線Ｂから読み出さないセルの第１の
ＭＯＳＦＥＴのドレインに電圧が加わるが、接合部４に
強誘電体の分極の方向に相当する極性の電荷があるため
ドレインからの電界の影響を小さくできる。読み出さな
いワードのワード線Ｆは接地レベルであるが、この状態
で第１のＭＯＳＦＥＴにドレイン電流が流れると読み出
しているセルのドレイン電流が漏れてしまう。このため
ワード線Ｆが接地レベルのときはデータによらず第１の
ＭＯＳＦＥＴがオフするようにＦＥＴのしきい値電圧お
よび強誘電体特性を決定する必要がある。

【００５７】［立ち上げ処理］電源オフ状態から立ち上
げたときの立ち上げ処理について説明する。立ち上げ処
理ではデータの読み出しと再書き込みが行われるが、こ
れが完了するまで外部からのデータの読み書きは禁止す
る。立ち上げ処理の読み出し方法について説明する。読
み出しはワード単位で行う。ＴＡ２、ＴＣ２がオフにな
る電位にＣ０を設定する。Ｆ０を接地レベルに設定す
る。Ｂ０、Ｂ１を接地レベルに設定してからＴＡ２、Ｔ
Ｃ２がオンになる電位にＣ０を設定し、接続部ＣＡ、Ｃ
Ｃを接地レベルに設定する。その後、ＴＡ２、ＴＣ２を
オフにするようＣ０を設定する。Ｆ０をＶＤＤに上げる
と強誘電体容量素子の分極の向きにより分極反転を起こ
す場合と起こさない場合があるため、接合部ＣＡ、ＣＣ
の電位は強誘電体容量素子に書き込まれたデータにより
２つの値を示す。

【００５８】Ｆ０に読み出し電圧を印加し、ビット線Ｂ
に０．１Ｖ程度の電圧を印加し、ビット線Ｂが分極方向
によってとる２つの電位の間となる電圧を差動センスア
ンプに入力し比較することでセルＡ、セルＣに記憶され
たデータがそれぞれ“１”または“０”のいずれである
のかを判別することができる。

【００５９】読み出しを行わないワード１はＦ１を接地
レベル、Ｃ１をＴＢ２、ＴＤ２をオフにする電位に設定
する。データ読み出し時にビット線Ｂに印加される電圧
は第１のＭＯＳＦＥＴのドレインに印加されてしまい、
強誘電体容量素子１に電圧が加わることになる。データ
の再書き込みが終わったワードでは接合部４に強誘電体
分極の方向と同じ極性の電荷があるためこの電界が軽減
されるが、まだ読み出されていないワードでは接続部４
に電荷が蓄積されていないためこの電圧がかかり、分極
の方向によっては分極が減少する方向に働く。このため
ビット線Ｂに印加する電圧は小さい方がよい。

【００６０】この立ち上げ処理の読み出しは強誘電体分
極を破壊して読み出すため、データの再書き込みが必要
である。再書き込みは前述の書き込み方法を用いて行
う。再書き込み処理が終了したら、外部からの読み書き
の禁止を解除して立ち上げ処理を終了する。

【００６１】

【発明の効果】以上説明したように、本発明による不揮
発性半導体メモリ装置の書き込み方法は、強誘電体容量
素子の両電極に分極を起こさせる電圧を印加し、その電
圧を印加した状態において、強誘電体容量素子の一方の
電極と電界効果トランジスタのゲートとの接続部をフロ
ーティング状態とするものであるので、この接続部に強
誘電体の分極分の電荷に加えこの接続部の常誘電分の容
量による電荷を蓄積させることができ、読み出しの信頼
性を向上させることができる。また、この蓄積電荷が、
ワード線に読み出し電圧を印加して読み出しを行う際
に、強誘電体の分極と逆方向の電界を弱める作用を果た
すため、データの記憶時間を長期化することができる。

【００６２】また、電源をオンしたときに、強誘電体の
分極を反転させることを利用してデータの読み出しを行
い、再書き込みを行っているため、電源をオフにしても
データを喪失することがなく、メモリの不揮発性を保持
することができる。さらに、一定時間経過前に、データ
の読み出しと再書き込みを行っているので、リークによ
り強誘電体容量素子と電界効果トランジスタのゲートと
の接続部の電荷が減少することがあっても、信頼性の高
いデータの読み出しを行うことができる。

【図面の簡単な説明】

【図１】 本発明の実施の形態を説明するためのメモリ
セル部の回路図。

【図２】 本発明の実施の形態を説明するための、スイ
ッチング素子の一例としての電界効果トランジスタの断
面図。

【図３】 本発明の実施の形態を説明するための不揮発
性メモリ装置のブロック図。

【図４】 本発明の第１、第２の実施例を説明するため
の不揮発性メモリ装置の主要部の回路図。

【図５】 本発明の第３の実施例を説明するための不揮
発性メモリ装置の主要部の回路図。

【図６】 本発明の第４の実施例を説明するための不揮
発性メモリ装置の主要部の回路図。

【図７】 本発明の第５の実施例を説明するための不揮
発性メモリ装置の主要部の回路図。

【図８】 従来の不揮発性メモリセルの断面図。

【図９】 従来の不揮発性メモリセルの断面図。

【図１０】 従来の不揮発性メモリ装置の回路図。

【図１１】 従来の半導体メモリ装置の回路図。

【符号の説明】

１ 強誘電体容量素子 ２ 電界効果トランジスタ ３ スイッチング素子 ４ 接続部 ５ 基板またはウェル ６ 拡散層 ９ メモリセルアレイ １０ 電位付与回路 １１ データ判別回路 １２ 入出力制御回路 １３ 立ち上げ処理回路 １４ データ識別回路 １５ リフレッシュ処理回路 １８ コントロールゲート １９ 強誘電体膜 ２０ 下部電極 ２１ ｐ^- 型シリコン基板 ２２ ゲート酸化膜 ２３ ｎ⁺ 型拡散層 ２５ シリコン基板 ２６ ソース領域 ２７ ドレイン領域 ２８ 絶縁保護膜 ２９ 下部電極 ３０ 強誘電体膜 ３１ 上部電極 ＣＬ コントロールライン ＤＬ 電位付与配線 ＧＬ 共通電位線 ＳＬ 基板電位線 ＷＬ ワード線 ＳＢ０、ＳＢ１、ＳＤ０、ＳＤ１ 差動センスアンプ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 27/108 29/788 29/792

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 強誘電体容量素子と、該強誘電体容量素
   子の一方の電極にゲート電極が接続された電界効果トラ
   ンジスタと、第１および第２の端子と制御ゲート端子と
   を有し前記電界効果トランジスタのゲート電極に第２の
   端子が接続されたスイッチング素子と、を有するメモリ
   セルがマトリックス状に配置され、前記強誘電体容量素
   子の他方の電極がワード線に接続され、前記電界効果ト
   ランジスタのソースが共通電位端子に、そのドレインが
   直接または制御ゲート端子が第２のワード線に接続され
   た第２のスイッチング素子を介して第１のビット線に接
   続され、前記スイッチング素子の第１の端子が第１のビ
   ット線またはこれと平行に配置された第２のビット線に
   接続され、その制御ゲート端子が前記ワード線と平行に
   配置された制御線に接続されているメモリ装置の駆動方
   法であって、前記強誘電体容量素子を少なくとも一方の
   分極状態に書き込みを行う場合には、前記スイッチング
   素子をオン状態として、前記ワード線と前記第１または
   第２のビット線を介して前記強誘電体容量素子に電圧を
   印加してその強誘電体に分極を起こさせ、その印加電圧
   を除去することなくかつその極性を変更することなく前
   記スイッチング素子をオフ状態とし、読み出しは、前記
   強誘電体容量素子の分極状態および前記電界効果トラン
   ジスタのゲート電極に蓄積された電荷に依存する該電界
   効果トランジスタを流れる電流を検出することによって
   行うことを特徴とする不揮発性半導体メモリ装置の駆動
   方法。
2. 【請求項２】 電源再投入時の立ち上げ処理を、前記ワ
   ード線を低電圧状態とし、前記第１または第２のビット
   線を介して前記電界効果トランジスタのゲート電極に所
   定の電圧を付与した後に、前記ワード線に反対方向に分
   極された強誘電体容量素子の強誘電体の分極状態を反転
   させることのできる電圧を印加し、このとき前記ゲート
   電極に生じる電圧変化を利用して記憶データを読み出
   し、請求項１記載の方法により書き込むことによって行
   うことを特徴とする不揮発性半導体メモリ装置の駆動方
   法。
3. 【請求項３】 前記記憶データの読み出しを、前記ゲー
   ト電極の電圧を前記第１または第２のビット線を介して
   読み出すことによって行うことを特徴とする請求項２記
   載の不揮発性半導体メモリ装置の駆動方法。
4. 【請求項４】 前記記憶データの読み出しを、前記第１
   のビット線を介して前記電界効果トランジスタのドレイ
   ンに電圧を印加し、そのとき流れるドレイン電流に起因
   する電圧変化を利用して行うことを特徴とする請求項２
   記載の不揮発性半導体メモリ装置の駆動方法。
5. 【請求項５】 電源オン状態において、所定の時間経過
   内に記憶データの読み出しを行い、請求項１記載の方法
   により書き込みを行ってリフレッシュを実行することを
   特徴とする不揮発性半導体メモリ装置の駆動方法。