JPH0922598A - 半導体記憶装置の動作制御方法、半導体記憶装置およびこれを用いたマイクロコンピュータ - Google Patents
半導体記憶装置の動作制御方法、半導体記憶装置およびこれを用いたマイクロコンピュータInfo
- Publication number
- JPH0922598A JPH0922598A JP16777895A JP16777895A JPH0922598A JP H0922598 A JPH0922598 A JP H0922598A JP 16777895 A JP16777895 A JP 16777895A JP 16777895 A JP16777895 A JP 16777895A JP H0922598 A JPH0922598 A JP H0922598A
- Authority
- JP
- Japan
- Prior art keywords
- memory device
- semiconductor memory
- substrate
- memory cell
- operation control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 誤動作の要因となる書き込み時または読み出
し時における非選択セルのリーク電流が防止できる半導
体記憶装置の動作制御技術を提供する。 【構成】 ゲートＧ、ソースＳおよびドレインＤの各電
極を有するトランジスタ１素子によって１つのフラッシ
ュ消去型のメモリセルが構成されるフラッシュメモリ
（ＥＥＰＲＯＭ）であって、書き込み動作時には、選択
されたメモリセルに対してゲートＧとドレインＤに電圧
ＶG 、ＶD をそれぞれ印加し、ソースＳおよびＰｓｕｂ
５、Ｎｗｅｌｌ６を接地し、Ｐｗｅｌｌ７に負電圧−Ｖ
B による基板バイアスを印加して、浮遊ゲート１にホッ
ト・エレクトロンを注入し、しきい値電圧を上昇させて
書き込みを行う。一方、非選択のメモリセルについては
チャネル電流の発生がないために、選択されたメモリセ
ルに書き込みに充分な電流が流れる。
し時における非選択セルのリーク電流が防止できる半導
体記憶装置の動作制御技術を提供する。 【構成】 ゲートＧ、ソースＳおよびドレインＤの各電
極を有するトランジスタ１素子によって１つのフラッシ
ュ消去型のメモリセルが構成されるフラッシュメモリ
（ＥＥＰＲＯＭ）であって、書き込み動作時には、選択
されたメモリセルに対してゲートＧとドレインＤに電圧
ＶG 、ＶD をそれぞれ印加し、ソースＳおよびＰｓｕｂ
５、Ｎｗｅｌｌ６を接地し、Ｐｗｅｌｌ７に負電圧−Ｖ
B による基板バイアスを印加して、浮遊ゲート１にホッ
ト・エレクトロンを注入し、しきい値電圧を上昇させて
書き込みを行う。一方、非選択のメモリセルについては
チャネル電流の発生がないために、選択されたメモリセ
ルに書き込みに充分な電流が流れる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置技術に
関し、特にフラッシュメモリ（ＥＥＰＲＯＭ）、さらに
これを搭載したフラッシュマイクロコンピュータなどに
おいて、書き込み時または読み出し時における非選択セ
ルのリーク電流の防止に好適な半導体記憶装置の動作制
御方法、半導体記憶装置およびこれを用いたマイクロコ
ンピュータに適用して有効な技術に関する。
関し、特にフラッシュメモリ（ＥＥＰＲＯＭ）、さらに
これを搭載したフラッシュマイクロコンピュータなどに
おいて、書き込み時または読み出し時における非選択セ
ルのリーク電流の防止に好適な半導体記憶装置の動作制
御方法、半導体記憶装置およびこれを用いたマイクロコ
ンピュータに適用して有効な技術に関する。
【０００２】
【従来の技術】たとえば、発明者が検討した技術とし
て、半導体記憶装置において、一括電気的消去および書
き込み可能な読み出し専用の不揮発性メモリとしてフラ
ッシュメモリがある。このフラッシュメモリにおけるメ
モリセルは、基板上にトンネル酸化膜を介して浮遊ゲー
トが形成され、さらにゲート絶縁膜を介して制御ゲート
が形成された積層構造となっている。
て、半導体記憶装置において、一括電気的消去および書
き込み可能な読み出し専用の不揮発性メモリとしてフラ
ッシュメモリがある。このフラッシュメモリにおけるメ
モリセルは、基板上にトンネル酸化膜を介して浮遊ゲー
トが形成され、さらにゲート絶縁膜を介して制御ゲート
が形成された積層構造となっている。
【０００３】このメモリセルに対する動作制御におい
て、書き込み時はホット・エレクトロンを浮遊ゲートに
注入してしきい値電圧を上昇させ、消去時は浮遊ゲート
中の電子を放出してしきい値電圧を低下させ、また読み
出し時には、浮遊ゲートに電子がある場合にチャネルは
オフして“０”に対応され、電子がない場合はオンとな
って“１”情報に対応されるようになっている。
て、書き込み時はホット・エレクトロンを浮遊ゲートに
注入してしきい値電圧を上昇させ、消去時は浮遊ゲート
中の電子を放出してしきい値電圧を低下させ、また読み
出し時には、浮遊ゲートに電子がある場合にチャネルは
オフして“０”に対応され、電子がない場合はオンとな
って“１”情報に対応されるようになっている。
【０００４】なお、このようなフラッシュメモリなどの
半導体記憶装置に関する技術としては、たとえば昭和５
９年１１月３０日、株式会社オーム社発行、社団法人電
子通信学会編の「ＬＳＩハンドブック」Ｐ４８５〜Ｐ５
３３などの文献に記載されている。
半導体記憶装置に関する技術としては、たとえば昭和５
９年１１月３０日、株式会社オーム社発行、社団法人電
子通信学会編の「ＬＳＩハンドブック」Ｐ４８５〜Ｐ５
３３などの文献に記載されている。
【０００５】
【発明が解決しようとする課題】ところが、前記のよう
なフラッシュメモリにおいては、電子をソースに引き抜
いて消去を行う場合、消去後のしきい値電圧がばらつ
く、いわゆる消去ばらつきの問題が発生し、この消去ば
らつきが大きい場合には全てのビットが消去された後で
しきい値電圧が負になるビットが発生する。このように
しきい値電圧が負になると、書き込みまたは読み出し時
に非選択リーク電流が発生して誤動作を引き起こすこと
が考えられる。
なフラッシュメモリにおいては、電子をソースに引き抜
いて消去を行う場合、消去後のしきい値電圧がばらつ
く、いわゆる消去ばらつきの問題が発生し、この消去ば
らつきが大きい場合には全てのビットが消去された後で
しきい値電圧が負になるビットが発生する。このように
しきい値電圧が負になると、書き込みまたは読み出し時
に非選択リーク電流が発生して誤動作を引き起こすこと
が考えられる。
【０００６】すなわち、選択セルに書き込みを行う場
合、非選択セルにもチャネル電流が発生し、選択セルに
書き込みに充分な電流が流れないために書き込みが行わ
れず、選択セルに対して書き込み不良となる。また、読
み出し時にも、選択セルが“０”状態でも非選択セルの
しきい値電圧が負の場合にはチャネル電流が発生し、
“１”状態になってしまうという不具合が考えられる。
合、非選択セルにもチャネル電流が発生し、選択セルに
書き込みに充分な電流が流れないために書き込みが行わ
れず、選択セルに対して書き込み不良となる。また、読
み出し時にも、選択セルが“０”状態でも非選択セルの
しきい値電圧が負の場合にはチャネル電流が発生し、
“１”状態になってしまうという不具合が考えられる。
【０００７】そこで、本発明の目的は、特にフラッシュ
メモリ、さらにこれを搭載したフラッシュマイクロコン
ピュータなどにおいて、誤動作の要因となる書き込み時
または読み出し時における非選択セルのリーク電流を防
止することができる半導体記憶装置の動作制御方法、半
導体記憶装置およびこれを用いたマイクロコンピュータ
を提供することにある。
メモリ、さらにこれを搭載したフラッシュマイクロコン
ピュータなどにおいて、誤動作の要因となる書き込み時
または読み出し時における非選択セルのリーク電流を防
止することができる半導体記憶装置の動作制御方法、半
導体記憶装置およびこれを用いたマイクロコンピュータ
を提供することにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１０】すなわち、本発明の半導体記憶装置の動作
制御方法は、複数のメモリセルのそれぞれに対する動作
制御を行う場合に、複数のメモリセルを任意に選択し、
この選択されたメモリセルに対する動作制御を基板のバ
ックバイアス状態において行うものである。
制御方法は、複数のメモリセルのそれぞれに対する動作
制御を行う場合に、複数のメモリセルを任意に選択し、
この選択されたメモリセルに対する動作制御を基板のバ
ックバイアス状態において行うものである。
【００１１】この場合に、前記選択されたメモリセルに
対して書き込み動作を行うときは、基板に負電圧を印加
してしきい値電圧を上昇させ、基板のバックバイアス状
態において選択されたメモリセルにデータを書き込むよ
うにしたものである。
対して書き込み動作を行うときは、基板に負電圧を印加
してしきい値電圧を上昇させ、基板のバックバイアス状
態において選択されたメモリセルにデータを書き込むよ
うにしたものである。
【００１２】また、前記選択されたメモリセルに対して
読み出し動作を行う場合には、基板に負電圧を印加して
しきい値電圧を上昇させ、基板のバックバイアス状態に
おいて選択されたメモリセルからデータを読み出すよう
にしたものである。
読み出し動作を行う場合には、基板に負電圧を印加して
しきい値電圧を上昇させ、基板のバックバイアス状態に
おいて選択されたメモリセルからデータを読み出すよう
にしたものである。
【００１３】特に、前記半導体記憶装置を、メモリセル
の構造が浮遊ゲートと制御ゲートとからなり、浮遊ゲー
トに電子を注入または放出して動作制御を行うフラッシ
ュメモリとするものである。
の構造が浮遊ゲートと制御ゲートとからなり、浮遊ゲー
トに電子を注入または放出して動作制御を行うフラッシ
ュメモリとするものである。
【００１４】また、本発明の半導体記憶装置は、複数の
メモリセルに対する書き込みまたは読み出しの動作制御
を基板のバックバイアス状態において行うために、メモ
リセルのそれぞれの構造を３重ウェルで形成するもので
ある。
メモリセルに対する書き込みまたは読み出しの動作制御
を基板のバックバイアス状態において行うために、メモ
リセルのそれぞれの構造を３重ウェルで形成するもので
ある。
【００１５】さらに、本発明のマイクロコンピュータ
は、半導体記憶装置の他に、中央処理装置およびその周
辺回路を搭載するものである。
は、半導体記憶装置の他に、中央処理装置およびその周
辺回路を搭載するものである。
【００１６】
【作用】前記した半導体記憶装置の動作制御方法、半導
体記憶装置およびこれを用いたマイクロコンピュータに
よれば、複数のメモリセルのそれぞれに対する動作制
御、たとえば書き込み動作または読み出し動作を行う場
合に、基板への負電圧に印加によるバックバイアス状態
で行うことにより、書き込みまたは読み出し時にしきい
値電圧を上昇させ、非選択セルのリーク電流を防止する
ことができる。
体記憶装置およびこれを用いたマイクロコンピュータに
よれば、複数のメモリセルのそれぞれに対する動作制
御、たとえば書き込み動作または読み出し動作を行う場
合に、基板への負電圧に印加によるバックバイアス状態
で行うことにより、書き込みまたは読み出し時にしきい
値電圧を上昇させ、非選択セルのリーク電流を防止する
ことができる。
【００１７】これにより、選択セルに書き込みを行う場
合、非選択セルにチャネル電流が発生しないので、選択
セルに書き込みに充分な電流が流れるために、選択セル
に対する書き込み不良を防止することができる。
合、非選択セルにチャネル電流が発生しないので、選択
セルに書き込みに充分な電流が流れるために、選択セル
に対する書き込み不良を防止することができる。
【００１８】また、選択セルからの読み出し時にも、非
選択セルにチャネル電流が発生することがないので、選
択セルが“０”状態でも誤動作することなく、正確に
“０”状態として読み出すことができる。
選択セルにチャネル電流が発生することがないので、選
択セルが“０”状態でも誤動作することなく、正確に
“０”状態として読み出すことができる。
【００１９】これにより、半導体記憶装置、特にフラッ
シュメモリ、さらにこれを搭載したフラッシュマイクロ
コンピュータなどにおいて、書き込み時または読み出し
時における非選択セルのリーク電流を防止し、誤動作の
発生を抑制して信頼性を向上させることができる。
シュメモリ、さらにこれを搭載したフラッシュマイクロ
コンピュータなどにおいて、書き込み時または読み出し
時における非選択セルのリーク電流を防止し、誤動作の
発生を抑制して信頼性を向上させることができる。
【００２０】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００２１】図１(a),(b) は本発明の一実施例である半
導体記憶装置において、基板バイアスの印加方法を説明
するためのメモリ構造の断面図および容量等価回路図、
図２は本実施例の半導体記憶装置を示すチップ構成図、
図３はメモリセルの構造を示す断面図、図４は本実施例
に対して本発明者が検討した比較例であるメモリの構造
を示す断面図、図５はメモリマトリックスを示す回路
図、図６〜図８は各動作制御方法を説明するためのメモ
リ構造を示す断面図である。
導体記憶装置において、基板バイアスの印加方法を説明
するためのメモリ構造の断面図および容量等価回路図、
図２は本実施例の半導体記憶装置を示すチップ構成図、
図３はメモリセルの構造を示す断面図、図４は本実施例
に対して本発明者が検討した比較例であるメモリの構造
を示す断面図、図５はメモリマトリックスを示す回路
図、図６〜図８は各動作制御方法を説明するためのメモ
リ構造を示す断面図である。
【００２２】まず、図１により本実施例の半導体記憶装
置に対する基板バイアスの印加方法の原理を説明する。
置に対する基板バイアスの印加方法の原理を説明する。
【００２３】本実施例の半導体記憶装置において、複数
のメモリセルのそれぞれに対する動作制御を行う場合に
は、選択セルと非選択セルのしきい値電圧を考慮して、
複数のメモリセルを任意に選択し、この選択されたメモ
リセルに対する動作制御が基板に負電圧を印加してバッ
クバイアス状態で行われる。
のメモリセルのそれぞれに対する動作制御を行う場合に
は、選択セルと非選択セルのしきい値電圧を考慮して、
複数のメモリセルを任意に選択し、この選択されたメモ
リセルに対する動作制御が基板に負電圧を印加してバッ
クバイアス状態で行われる。
【００２４】たとえば、図１(a) のように、基板上にゲ
ートＧ、ソースＳおよびドレインＤの各電極が形成され
た半導体記憶装置の一例としてのフラッシュメモリにお
いて、この基板に−ＶB の電圧を印加した場合のしきい
値電圧Ｖthは、
ートＧ、ソースＳおよびドレインＤの各電極が形成され
た半導体記憶装置の一例としてのフラッシュメモリにお
いて、この基板に−ＶB の電圧を印加した場合のしきい
値電圧Ｖthは、
【００２５】
【数１】
【００２６】となる。
【００２７】このフラッシュメモリにおける容量Ｃ
t は、図１(b) のような等価回路で表すことができ、す
なわちＣt ＝Ｃ1 ＋ＣOX＋Ｃd ＋ＣS となり、Ｃ1 は制
御ゲートと浮遊ゲート間の容量、ＣOXは浮遊ゲートと基
板間の容量、Ｃd は浮遊ゲートとドレイン間の容量、Ｃ
S は浮遊ゲートとソース間の容量である。
t は、図１(b) のような等価回路で表すことができ、す
なわちＣt ＝Ｃ1 ＋ＣOX＋Ｃd ＋ＣS となり、Ｃ1 は制
御ゲートと浮遊ゲート間の容量、ＣOXは浮遊ゲートと基
板間の容量、Ｃd は浮遊ゲートとドレイン間の容量、Ｃ
S は浮遊ゲートとソース間の容量である。
【００２８】また、ＶFBはフラットバンド電圧、φF は
フェルミポテンシャル、ＥS は酸化膜の比誘電率、ＥO
は真空中の誘電率、ｑは電荷、ＮA は基板不純物濃度で
ある。
フェルミポテンシャル、ＥS は酸化膜の比誘電率、ＥO
は真空中の誘電率、ｑは電荷、ＮA は基板不純物濃度で
ある。
【００２９】ここで、基板バイアスがある場合とない場
合のしきい値電圧をそれぞれＶth、Ｖth0 とすると、基
板バイアスがある場合のしきい値電圧Ｖthは、
合のしきい値電圧をそれぞれＶth、Ｖth0 とすると、基
板バイアスがある場合のしきい値電圧Ｖthは、
【００３０】
【数２】
【００３１】となり、今、消去ばらつきが大きく、消去
後のしきい値電圧Ｖth0 ＜０となる場合、基板に
後のしきい値電圧Ｖth0 ＜０となる場合、基板に
【００３２】
【数３】
【００３３】となる基板バイアス電圧ＶB を印加すれ
ば、非選択セルのリーク電流が小さくなり、書き込みや
読み出し不良となることなく、フラッシュメモリの動作
制御における信頼性が向上することになる。
ば、非選択セルのリーク電流が小さくなり、書き込みや
読み出し不良となることなく、フラッシュメモリの動作
制御における信頼性が向上することになる。
【００３４】以上のような基板バイアスの印加原理によ
る本実施例のフラッシュメモリは、たとえば図２に示す
ようなチップ構成となっており、メモリマトリックスＭ
ｅｍｏｒｙ Ｍａｔｒｉｘ、行アドレスバッファＸＡＤ
Ｂ、行アドレスデコーダＸＤＣＲ、データレジスタ＆セ
ンスアンプ共用回路ＤＲ＆ＳＡ、列ゲートアレイ回路Ｙ
Ｇ、列アドレスバッファＹＡＤＢ、列アドレスデコーダ
ＹＤＣＲ、ソース・チャネル電位切り換え回路ＳＶＣ、
入力バッファ回路ＤＩＢ、出力バッファ回路ＤＯＢ、マ
ルチプレクサ回路ＭＰ、モードコントロール回路ＭＣ、
コントロール信号バッファ回路ＣＳＢ、内蔵電源回路Ｖ
Ｓなどから構成されている。
る本実施例のフラッシュメモリは、たとえば図２に示す
ようなチップ構成となっており、メモリマトリックスＭ
ｅｍｏｒｙ Ｍａｔｒｉｘ、行アドレスバッファＸＡＤ
Ｂ、行アドレスデコーダＸＤＣＲ、データレジスタ＆セ
ンスアンプ共用回路ＤＲ＆ＳＡ、列ゲートアレイ回路Ｙ
Ｇ、列アドレスバッファＹＡＤＢ、列アドレスデコーダ
ＹＤＣＲ、ソース・チャネル電位切り換え回路ＳＶＣ、
入力バッファ回路ＤＩＢ、出力バッファ回路ＤＯＢ、マ
ルチプレクサ回路ＭＰ、モードコントロール回路ＭＣ、
コントロール信号バッファ回路ＣＳＢ、内蔵電源回路Ｖ
Ｓなどから構成されている。
【００３５】また、このフラッシュメモリにおいて、コ
ントロール信号バッファ回路ＣＳＢには、たとえば外部
端子／ＣＥ、／ＯＥ、／ＷＥ、ＳＣ、Ｒ／（／Ｂ）など
に供給されるチップイネーブル信号、アウトプットイネ
ーブル信号、ライトイネーブル信号、シリアルクロック
信号、レディ／ビジィ信号などに応じて内部制御信号の
タイミング信号が発生されるようになっている。なお、
本実施例における／ＣＥ、／ＯＥ、／ＷＥ、（／Ｂ）な
どの「／」は相補信号を表している。
ントロール信号バッファ回路ＣＳＢには、たとえば外部
端子／ＣＥ、／ＯＥ、／ＷＥ、ＳＣ、Ｒ／（／Ｂ）など
に供給されるチップイネーブル信号、アウトプットイネ
ーブル信号、ライトイネーブル信号、シリアルクロック
信号、レディ／ビジィ信号などに応じて内部制御信号の
タイミング信号が発生されるようになっている。なお、
本実施例における／ＣＥ、／ＯＥ、／ＷＥ、（／Ｂ）な
どの「／」は相補信号を表している。
【００３６】さらに、内蔵電源回路ＶＳにおいては、た
とえば外部から電源電圧Ｖｃｃが入力され、読み出しワ
ード線電圧Ｖｒｗ、書き込みワード線電圧Ｖｗｗ、書き
込みベリファイワード線電圧Ｖｗｖ、消去ワード線電圧
Ｖｅｗ、消去ベリファイワード線電圧Ｖｅｖ、消去チャ
ネル・ソース電圧Ｖｅｃ、読み出しデータ線電圧Ｖｒ
ｄ、書き込みドレイン端子電圧Ｖｗｄが生成されるよう
になっている。
とえば外部から電源電圧Ｖｃｃが入力され、読み出しワ
ード線電圧Ｖｒｗ、書き込みワード線電圧Ｖｗｗ、書き
込みベリファイワード線電圧Ｖｗｖ、消去ワード線電圧
Ｖｅｗ、消去ベリファイワード線電圧Ｖｅｖ、消去チャ
ネル・ソース電圧Ｖｅｃ、読み出しデータ線電圧Ｖｒ
ｄ、書き込みドレイン端子電圧Ｖｗｄが生成されるよう
になっている。
【００３７】このフラッシュメモリにおける基本動作
は、アドレス信号ＡＸが入力される行アドレスバッファ
ＸＡＤＢ、行アドレスデコーダＸＤＣＲを介して行方向
のアドレスを指定し、一方列方向については、アドレス
信号ＡＹが入力される列アドレスバッファＹＡＤＢ、列
アドレスデコーダＹＤＣＲを介して列ゲートアレイ回路
ＹＧによって列方向のアドレスを指定し、メモリマトリ
ックスＭｅｍｏｒｙ Ｍａｔｒｉｘの任意のメモリセル
が選択される。
は、アドレス信号ＡＸが入力される行アドレスバッファ
ＸＡＤＢ、行アドレスデコーダＸＤＣＲを介して行方向
のアドレスを指定し、一方列方向については、アドレス
信号ＡＹが入力される列アドレスバッファＹＡＤＢ、列
アドレスデコーダＹＤＣＲを介して列ゲートアレイ回路
ＹＧによって列方向のアドレスを指定し、メモリマトリ
ックスＭｅｍｏｒｙ Ｍａｔｒｉｘの任意のメモリセル
が選択される。
【００３８】そして、読み出し時には、メモリセルのデ
ータがデータレジスタ＆センスアンプ共用回路ＤＲ＆Ｓ
Ａで検出・増幅され、出力バッファ回路ＤＯＢ、マルチ
プレクサ回路ＭＰを介して外部端子Ｉ／Ｏより出力デー
タとして読み出され、また書き込みまたは消去の書き換
え時には、入力データが外部端子Ｉ／Ｏからマルチプレ
クサ回路ＭＰ、入力バッファ回路ＤＩＢを介してメモリ
セルに書き換えられるようになっている。
ータがデータレジスタ＆センスアンプ共用回路ＤＲ＆Ｓ
Ａで検出・増幅され、出力バッファ回路ＤＯＢ、マルチ
プレクサ回路ＭＰを介して外部端子Ｉ／Ｏより出力デー
タとして読み出され、また書き込みまたは消去の書き換
え時には、入力データが外部端子Ｉ／Ｏからマルチプレ
クサ回路ＭＰ、入力バッファ回路ＤＩＢを介してメモリ
セルに書き換えられるようになっている。
【００３９】また、フラッシュメモリのメモリセルの構
造は、たとえば図３に示すように、ゲートＧ、ソースＳ
およびドレインＤの各電極を有するトランジスタ１素子
によって１つのフラッシュ消去型のＥＥＰＲＯＭセルが
構成されている。すなわち、基板上への積層構造による
浮遊ゲート１と制御ゲート２とからなり、たとえば浮遊
ゲート１はリンをドープしたポリＳｉで構成され、また
制御ゲート２はリンをドープしたポリＳｉまたはＷＳｉ
2 などから構成されている。
造は、たとえば図３に示すように、ゲートＧ、ソースＳ
およびドレインＤの各電極を有するトランジスタ１素子
によって１つのフラッシュ消去型のＥＥＰＲＯＭセルが
構成されている。すなわち、基板上への積層構造による
浮遊ゲート１と制御ゲート２とからなり、たとえば浮遊
ゲート１はリンをドープしたポリＳｉで構成され、また
制御ゲート２はリンをドープしたポリＳｉまたはＷＳｉ
2 などから構成されている。
【００４０】この浮遊ゲート１と基板間に積層される第
１のゲート絶縁膜３は、たとえば膜厚が１０ｎｍ程度の
トンネル酸化膜からなり、また浮遊ゲート１と制御ゲー
ト２間に積層される第２のゲート絶縁膜４は、換算酸化
膜厚が２５ｎｍ程度のＯＮＯ（ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／
ＳｉＯ2 ）膜からなる。
１のゲート絶縁膜３は、たとえば膜厚が１０ｎｍ程度の
トンネル酸化膜からなり、また浮遊ゲート１と制御ゲー
ト２間に積層される第２のゲート絶縁膜４は、換算酸化
膜厚が２５ｎｍ程度のＯＮＯ（ＳｉＯ2 ／Ｓｉ3 Ｎ4 ／
ＳｉＯ2 ）膜からなる。
【００４１】また、基板はＰｓｕｂ５で、このＰｓｕｂ
５上は３重ウェル構造となっており、Ｐｓｕｂ５の表面
にＮｗｅｌｌ６、Ｐｗｅｌｌ７が積層されて形成され、
このＰｗｅｌｌ７内に高不純物濃度のＮ+ ８が形成さ
れ、メモリセルのソース領域またはドレイン領域となっ
ている。この３重ウェル構造については、通常のＭＯＳ
はＣＭＯＳ構造であり、基板にバックバイアスを印加す
ることができないので３重ウェルで形成されている。
５上は３重ウェル構造となっており、Ｐｓｕｂ５の表面
にＮｗｅｌｌ６、Ｐｗｅｌｌ７が積層されて形成され、
このＰｗｅｌｌ７内に高不純物濃度のＮ+ ８が形成さ
れ、メモリセルのソース領域またはドレイン領域となっ
ている。この３重ウェル構造については、通常のＭＯＳ
はＣＭＯＳ構造であり、基板にバックバイアスを印加す
ることができないので３重ウェルで形成されている。
【００４２】これに対して、本実施例に対する比較例に
おいては、図４に示すようにＰｓｕｂ５の表面に直接Ｐ
ｗｅｌｌ７が形成され、このＰｗｅｌｌ７内にメモリセ
ルのソース領域またはドレイン領域となる高不純物濃度
のＮ+ ８が形成されている。このために、基板にはバッ
クバイアスの印加が不可能となっている。
おいては、図４に示すようにＰｓｕｂ５の表面に直接Ｐ
ｗｅｌｌ７が形成され、このＰｗｅｌｌ７内にメモリセ
ルのソース領域またはドレイン領域となる高不純物濃度
のＮ+ ８が形成されている。このために、基板にはバッ
クバイアスの印加が不可能となっている。
【００４３】このように構成される本実施例のメモリセ
ルは、たとえば図５（トランジスタＡの選択状態）に示
すように接続され、それぞれのメモリセルを構成するト
ランジスタにおいて、行方向に配列されているトランジ
スタのゲートが共通にそれぞれのワード線ＷＤ１〜ＷＤ
ｎに、列方向に配列されているトランジスタのドレイン
が共通にそれぞれのデータ線ＤＬ１〜ＤＬｍに、また全
てのトランジスタのソースが共通ソース線ＳＬにそれぞ
れ接続されている。
ルは、たとえば図５（トランジスタＡの選択状態）に示
すように接続され、それぞれのメモリセルを構成するト
ランジスタにおいて、行方向に配列されているトランジ
スタのゲートが共通にそれぞれのワード線ＷＤ１〜ＷＤ
ｎに、列方向に配列されているトランジスタのドレイン
が共通にそれぞれのデータ線ＤＬ１〜ＤＬｍに、また全
てのトランジスタのソースが共通ソース線ＳＬにそれぞ
れ接続されている。
【００４４】次に、本実施例の作用について、実際に書
き込み、読み出しまたは消去を行う場合のそれぞれの動
作制御方法を図６〜図８により説明する。
き込み、読み出しまたは消去を行う場合のそれぞれの動
作制御方法を図６〜図８により説明する。
【００４５】書き込み動作は、チャネル・ホットエレク
トロンの注入で行う。この場合に、選択されたメモリセ
ルに対しては、図６に示すようにゲートＧとドレインＤ
に電圧ＶG 、ＶD をそれぞれ印加し、ソースＳおよびＰ
ｓｕｂ５、Ｎｗｅｌｌ６を接地し、Ｐｗｅｌｌ７に負電
圧−ＶB 、たとえば−１〜−２Ｖ程度の電圧による基板
バイアスを印加する。これにより、選択されたメモリセ
ルのドレイン拡散層の近傍で発生したホット・エレクト
ロンが浮遊ゲート１に注入され、しきい値電圧が上昇し
て書き込みが行われる。
トロンの注入で行う。この場合に、選択されたメモリセ
ルに対しては、図６に示すようにゲートＧとドレインＤ
に電圧ＶG 、ＶD をそれぞれ印加し、ソースＳおよびＰ
ｓｕｂ５、Ｎｗｅｌｌ６を接地し、Ｐｗｅｌｌ７に負電
圧−ＶB 、たとえば−１〜−２Ｖ程度の電圧による基板
バイアスを印加する。これにより、選択されたメモリセ
ルのドレイン拡散層の近傍で発生したホット・エレクト
ロンが浮遊ゲート１に注入され、しきい値電圧が上昇し
て書き込みが行われる。
【００４６】一方、非選択のメモリセルについては、従
来のようなチャネル電流が発生することによる選択され
たメモリセルへの書き込み電流の不足が解決され、非選
択のメモリセルにチャネル電流の発生がないために書き
込みに充分な電流が流れ、誤動作を生じることなく選択
されたメモリセルに書き込みが行われる。
来のようなチャネル電流が発生することによる選択され
たメモリセルへの書き込み電流の不足が解決され、非選
択のメモリセルにチャネル電流の発生がないために書き
込みに充分な電流が流れ、誤動作を生じることなく選択
されたメモリセルに書き込みが行われる。
【００４７】たとえば、図５のようなメモリセルの接続
例において、非選択リークのメカニズムを具体的に説明
すると、メモリセルＢのしきい値電圧を負としてメモリ
セルＡに書き込みを行う場合に、従来はメモリセルＢに
もチャネル電流ＩdBが発生して、メモリセルＡに書き込
みに充分な電流ＩdAが流れないという問題が生じていた
が、本実施例においてはこれが解決されて書き込み不良
となることがない。
例において、非選択リークのメカニズムを具体的に説明
すると、メモリセルＢのしきい値電圧を負としてメモリ
セルＡに書き込みを行う場合に、従来はメモリセルＢに
もチャネル電流ＩdBが発生して、メモリセルＡに書き込
みに充分な電流ＩdAが流れないという問題が生じていた
が、本実施例においてはこれが解決されて書き込み不良
となることがない。
【００４８】消去動作は、Ｆ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏ
ｒｄｈｅｉｍ）トンネル電流放出で行う。この場合に、
選択されたメモリセルに対しては、図７に示すようにソ
ースＳに電圧ＶS を印加し、ドレインＤをオープン、ゲ
ートＧおよびＰｓｕｂ５、Ｎｗｅｌｌ６、Ｐｗｅｌｌ７
を接地する。これにより、浮遊ゲート１中の電子がＦ−
ＮトンネルによりソースＳに引き抜かれ、しきい値電圧
が低下して消去が行われる。
ｒｄｈｅｉｍ）トンネル電流放出で行う。この場合に、
選択されたメモリセルに対しては、図７に示すようにソ
ースＳに電圧ＶS を印加し、ドレインＤをオープン、ゲ
ートＧおよびＰｓｕｂ５、Ｎｗｅｌｌ６、Ｐｗｅｌｌ７
を接地する。これにより、浮遊ゲート１中の電子がＦ−
ＮトンネルによりソースＳに引き抜かれ、しきい値電圧
が低下して消去が行われる。
【００４９】読み出し動作は、選択されたメモリセルに
対しては図８に示すように、ゲートＧおよびドレインＤ
に電圧ＶG 、ＶD をそれぞれ印加してバイアスし、ソー
スＳおよびＰｓｕｂ５、Ｎｗｅｌｌ６を接地し、Ｐｗｅ
ｌｌ７に負電圧−ＶB による基板バイアスを印加する。
これにより、浮遊ゲート１に電子がある場合はチャネル
がオフして“０”情報に対応し、電子がない場合はオン
となって“１”情報に対応されるようになっている。
対しては図８に示すように、ゲートＧおよびドレインＤ
に電圧ＶG 、ＶD をそれぞれ印加してバイアスし、ソー
スＳおよびＰｓｕｂ５、Ｎｗｅｌｌ６を接地し、Ｐｗｅ
ｌｌ７に負電圧−ＶB による基板バイアスを印加する。
これにより、浮遊ゲート１に電子がある場合はチャネル
がオフして“０”情報に対応し、電子がない場合はオン
となって“１”情報に対応されるようになっている。
【００５０】一方、非選択のメモリセルについては、従
来はチャネル電流が発生して選択されたメモリセルが
“０”状態でも、“１”状態と判定されるという問題が
生じていたが、本実施例においては、チャネル電流の発
生がないために、誤動作を生じることなく選択されたメ
モリセルから“０”のデータを読み出すことができる。
来はチャネル電流が発生して選択されたメモリセルが
“０”状態でも、“１”状態と判定されるという問題が
生じていたが、本実施例においては、チャネル電流の発
生がないために、誤動作を生じることなく選択されたメ
モリセルから“０”のデータを読み出すことができる。
【００５１】従って、本実施例のフラッシュメモリによ
れば、書き込み動作または読み出し動作を行う場合に、
Ｐｗｅｌｌ７に負電圧−ＶB による基板バイアスを印加
することにより、書き込みまたは読み出し時にしきい値
電圧を上昇させ、誤動作を引き起こす要因となる非選択
のメモリセルにチャネル電流が発生しないので、選択さ
れたメモリセルに対する書き込み動作または読み出し動
作不良を防止することができる。
れば、書き込み動作または読み出し動作を行う場合に、
Ｐｗｅｌｌ７に負電圧−ＶB による基板バイアスを印加
することにより、書き込みまたは読み出し時にしきい値
電圧を上昇させ、誤動作を引き起こす要因となる非選択
のメモリセルにチャネル電流が発生しないので、選択さ
れたメモリセルに対する書き込み動作または読み出し動
作不良を防止することができる。
【００５２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００５３】たとえば、本実施例の半導体記憶装置につ
いては、フラッシュメモリである場合について説明した
が、本発明は前記実施例に限定されるものではなく、Ｅ
ＥＰＲＯＭ、ＥＰＲＯＭなどの他の半導体記憶装置につ
いても広く適用可能である。
いては、フラッシュメモリである場合について説明した
が、本発明は前記実施例に限定されるものではなく、Ｅ
ＥＰＲＯＭ、ＥＰＲＯＭなどの他の半導体記憶装置につ
いても広く適用可能である。
【００５４】以上の説明では、主として本発明者によっ
てなされた発明をその利用分野であるフラッシュメモリ
などの半導体記憶装置に適用した場合について説明した
が、これに限定されるものではなく、この半導体記憶装
置の他に、さらに中央処理装置およびその周辺回路が搭
載されているフラッシュマイクロコンピュータなどの各
種コンピュータについても広く適用可能である。
てなされた発明をその利用分野であるフラッシュメモリ
などの半導体記憶装置に適用した場合について説明した
が、これに限定されるものではなく、この半導体記憶装
置の他に、さらに中央処理装置およびその周辺回路が搭
載されているフラッシュマイクロコンピュータなどの各
種コンピュータについても広く適用可能である。
【００５５】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００５６】(1).複数のメモリセルのそれぞれに対する
動作制御を行う場合に、複数のメモリセルを任意に選択
し、この選択されたメモリセルに対する動作制御を基板
のバックバイアス状態において行うことにより、動作制
御における非選択セルのしきい値電圧を上昇させること
ができるので、非選択セルにおけるリーク電流の防止が
可能となる。
動作制御を行う場合に、複数のメモリセルを任意に選択
し、この選択されたメモリセルに対する動作制御を基板
のバックバイアス状態において行うことにより、動作制
御における非選択セルのしきい値電圧を上昇させること
ができるので、非選択セルにおけるリーク電流の防止が
可能となる。
【００５７】(2).選択されたメモリセルに対して書き込
み動作を行う場合に、基板に負電圧を印加してしきい値
電圧を上昇させ、基板のバックバイアス状態において選
択されたメモリセルにデータを書き込むことにより、非
選択セルにリーク電流が発生することなく、選択セルに
書き込みに充分な電流を流すことができるので、選択セ
ルに対する書き込み動作不良の防止が可能となる。
み動作を行う場合に、基板に負電圧を印加してしきい値
電圧を上昇させ、基板のバックバイアス状態において選
択されたメモリセルにデータを書き込むことにより、非
選択セルにリーク電流が発生することなく、選択セルに
書き込みに充分な電流を流すことができるので、選択セ
ルに対する書き込み動作不良の防止が可能となる。
【００５８】(3).選択されたメモリセルに対して読み出
し動作を行う場合に、基板に負電圧を印加してしきい値
電圧を上昇させ、基板のバックバイアス状態において選
択されたメモリセルからデータを読み出すことにより、
前記(2) の書き込み動作と同様に、非選択セルにリーク
電流が発生することがないので、選択セルに対する読み
出し動作不良の防止が可能となる。
し動作を行う場合に、基板に負電圧を印加してしきい値
電圧を上昇させ、基板のバックバイアス状態において選
択されたメモリセルからデータを読み出すことにより、
前記(2) の書き込み動作と同様に、非選択セルにリーク
電流が発生することがないので、選択セルに対する読み
出し動作不良の防止が可能となる。
【００５９】(4).前記(1) 〜(3) により、半導体記憶装
置、特にフラッシュメモリ、さらにこれを搭載したフラ
ッシュマイクロコンピュータなどにおいて、書き込みま
たは読み出し動作時における非選択セルのリーク電流を
防止し、誤動作の発生を抑制して動作制御における信頼
性の向上が可能となる。
置、特にフラッシュメモリ、さらにこれを搭載したフラ
ッシュマイクロコンピュータなどにおいて、書き込みま
たは読み出し動作時における非選択セルのリーク電流を
防止し、誤動作の発生を抑制して動作制御における信頼
性の向上が可能となる。
【図１】(a),(b) は本発明の一実施例である半導体記憶
装置において、基板バイアスの印加方法を説明するため
のメモリ構造の断面図および容量等価回路図である。
装置において、基板バイアスの印加方法を説明するため
のメモリ構造の断面図および容量等価回路図である。
【図２】本実施例の半導体記憶装置を示すチップ構成図
である。
である。
【図３】本実施例において、メモリセルの構造を示す断
面図である。
面図である。
【図４】本実施例に対して本発明者が検討した比較例で
あるメモリの構造を示す断面図である。
あるメモリの構造を示す断面図である。
【図５】本実施例において、メモリマトリックスを示す
回路図である。
回路図である。
【図６】本実施例において、書き込み動作制御方法を説
明するためのメモリ構造を示す断面図である。
明するためのメモリ構造を示す断面図である。
【図７】本実施例において、消去動作制御方法を説明す
るためのメモリ構造を示す断面図である。
るためのメモリ構造を示す断面図である。
【図８】本実施例において、読み出し動作制御方法を説
明するためのメモリ構造を示す断面図である。
明するためのメモリ構造を示す断面図である。
Ｍｅｍｏｒｙ Ｍａｔｒｉｘ メモリマトリックス ＸＡＤＢ 行アドレスバッファ ＸＤＣＲ 行アドレスデコーダ ＤＲ＆ＳＡ データレジスタ＆センスアンプ共用回路 ＹＧ 列ゲートアレイ回路 ＹＡＤＢ 列アドレスバッファ ＹＤＣＲ 列アドレスデコーダ ＳＶＣ ソース・チャネル電位切り換え回路 ＤＩＢ 入力バッファ回路 ＤＯＢ 出力バッファ回路 ＭＰ マルチプレクサ回路 ＭＣ モードコントロール回路 ＣＳＢ コントロール信号バッファ回路 ＶＳ 内蔵電源回路 １ 浮遊ゲート ２ 制御ゲート ３，４ ゲート絶縁膜 ５ Ｐｓｕｂ ６ Ｎｗｅｌｌ ７ Ｐｗｅｌｌ ８ Ｎ＋
Claims (6)
- 【請求項１】 基板上に複数のメモリセルが搭載されて
いる半導体記憶装置の動作制御方法であって、前記複数
のメモリセルのそれぞれに対する動作制御を行う場合
に、前記複数のメモリセルを任意に選択し、この選択さ
れたメモリセルに対する動作制御を前記基板のバックバ
イアス状態において行うことを特徴とする半導体記憶装
置の動作制御方法。 - 【請求項２】 請求項１記載の半導体記憶装置の動作制
御方法であって、前記選択されたメモリセルに対して書
き込み動作を行う場合に、前記基板に負電圧を印加して
しきい値電圧を上昇させ、前記基板のバックバイアス状
態において前記選択されたメモリセルにデータを書き込
むことを特徴とする半導体記憶装置の動作制御方法。 - 【請求項３】 請求項１記載の半導体記憶装置の動作制
御方法であって、前記選択されたメモリセルに対して読
み出し動作を行う場合に、前記基板に負電圧を印加して
しきい値電圧を上昇させ、前記基板のバックバイアス状
態において前記選択されたメモリセルからデータを読み
出すことを特徴とする半導体記憶装置の動作制御方法。 - 【請求項４】 請求項１、２または３記載の半導体記憶
装置の動作制御方法であって、前記半導体記憶装置を、
前記メモリセルの構造が浮遊ゲートと制御ゲートとから
なり、前記浮遊ゲートに電子を注入または放出して動作
制御を行うフラッシュメモリとすることを特徴とする半
導体記憶装置の動作制御方法。 - 【請求項５】 基板上に複数のメモリセルが搭載されて
いる半導体記憶装置であって、前記複数のメモリセルに
対する書き込みまたは読み出しの動作制御を前記基板の
バックバイアス状態において行うために、前記メモリセ
ルのそれぞれの構造が３重ウェルで形成されていること
を特徴とする半導体記憶装置。 - 【請求項６】 請求項５記載の半導体記憶装置を用いた
マイクロコンピュータであって、前記半導体記憶装置の
他に、中央処理装置およびその周辺回路が搭載されてい
ることを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16777895A JPH0922598A (ja) | 1995-07-04 | 1995-07-04 | 半導体記憶装置の動作制御方法、半導体記憶装置およびこれを用いたマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16777895A JPH0922598A (ja) | 1995-07-04 | 1995-07-04 | 半導体記憶装置の動作制御方法、半導体記憶装置およびこれを用いたマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0922598A true JPH0922598A (ja) | 1997-01-21 |
Family
ID=15855939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16777895A Pending JPH0922598A (ja) | 1995-07-04 | 1995-07-04 | 半導体記憶装置の動作制御方法、半導体記憶装置およびこれを用いたマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0922598A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6091613A (en) * | 1998-04-21 | 2000-07-18 | Hyundai Electronics Industries Co., Ltd. | Semiconductor memory device having a multi-step pulse generation circuit |
| KR100772076B1 (ko) * | 2001-12-22 | 2007-11-01 | 매그나칩 반도체 유한회사 | 플래시 메모리의 전압 인가 방법 |
-
1995
- 1995-07-04 JP JP16777895A patent/JPH0922598A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6091613A (en) * | 1998-04-21 | 2000-07-18 | Hyundai Electronics Industries Co., Ltd. | Semiconductor memory device having a multi-step pulse generation circuit |
| KR100772076B1 (ko) * | 2001-12-22 | 2007-11-01 | 매그나칩 반도체 유한회사 | 플래시 메모리의 전압 인가 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5511022A (en) | Depletion mode NAND string electrically erasable programmable semiconductor memory device and method for erasing and programming thereof | |
| US7263003B2 (en) | Two-transistor flash memory device using replica cell array to control the precharge/discharge and sense amplifier circuits of the primary cell array | |
| KR100337766B1 (ko) | 불휘발성 반도체 메모리 | |
| JP3152762B2 (ja) | 不揮発性半導体記憶装置 | |
| JP4005761B2 (ja) | 半導体記憶装置 | |
| JP3093649B2 (ja) | 不揮発性半導体メモリ装置 | |
| JPH113595A (ja) | 不揮発性半導体記憶装置 | |
| JP3216230B2 (ja) | 不揮発性半導体メモリセルの書き換え方式 | |
| JP2005310314A (ja) | 不揮発性半導体記憶装置 | |
| KR100459628B1 (ko) | 불휘발성반도체메모리장치 | |
| JP2735498B2 (ja) | 不揮発性メモリ | |
| JP3342878B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH05326981A (ja) | 不揮発性半導体記憶装置 | |
| JPH0922598A (ja) | 半導体記憶装置の動作制御方法、半導体記憶装置およびこれを用いたマイクロコンピュータ | |
| JP3692664B2 (ja) | 不揮発性半導体記憶装置 | |
| JP3160451B2 (ja) | 不揮発性半導体記憶装置 | |
| JPH06314495A (ja) | 半導体記憶装置 | |
| JP3106473B2 (ja) | 不揮発性半導体記憶装置 | |
| JP2003059279A (ja) | 半導体記憶装置 | |
| JPH0963283A (ja) | 半導体不揮発性メモリ素子およびその使用方法 | |
| CN109935266B (zh) | 一种存储单元漏电处理方法、装置及存储器 | |
| JP2885413B2 (ja) | 不揮発性半導体メモリ装置 | |
| JPH05266678A (ja) | 半導体集積回路 | |
| JPH1131393A (ja) | 不揮発性半導体記憶装置 | |
| JP3554572B2 (ja) | 不揮発性半導体回路 |