JP3093649B2 - 不揮発性半導体メモリ装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体メ
モリ装置に関し、特に記憶データを電気的に書換可能な
不揮発性半導体メモリ装置に関するものである。

【０００２】

【従来の技術】電気的に書換可能な不揮発性半導体メモ
リ装置（以下ＥＥＰＲＯＭという）のうち、多数のメモ
リセルを構成する記憶素子を備え、これらメモリセルを
同時に一括消去できる機能を備えた不揮発性半導体メモ
リ装置は、フラッシュメモリと称され、大容量の不揮発
性半導体メモリ装置として現在最も多く使われている記
憶素子の一つであり、さらに将来の市場拡大が期待され
ている。

【０００３】このフラッシュメモリのメモリセル用の不
揮発性半導体記憶素子の構造としては、いくつかの構造
が提案されているが、その代表的な例として、スタック
ゲート型の記憶素子構造の構造断面図を図６に示す。

【０００４】この記憶素子は、ｐ型の導電型を有するＳ
ｉ基板１の上に、約１０ｎｍの厚さを有する絶縁膜３
（通常はＳｉ酸化膜であり、ここでは第１ゲート酸化膜
と呼ぶ）、さらにその上に約５０ｎｍの厚みを有するフ
ローティングゲート５（通常はポリシリコン）、約２０
ｎｍの厚みを有する絶縁膜７（通常はＳｉ酸化膜であ
り、ここでは第２ゲート酸化膜と呼ぶ）、さらに、金属
製のコントロールゲート９を順次堆積して備えている。
基板１上のゲートの両脇には、ｎ型の導電性を有するソ
ース１１及びドレイン１５の拡散層が設けられる。

【０００５】このような一般的なタイプの不揮発性半導
体記憶素子を一つのメモリセルを構成する記憶素子１７
として、これをＳｉ基板１上に多数アレイ状に配列して
不揮発性半導体メモリ装置が形成される。

【０００６】次に、この記憶素子１７にデータを書き込
む際の動作について説明する。記憶素子１７にデータ”
０”を書き込む場合には、例えばドレイン１５の端子に
＋６Ｖ、コントロールゲート９に＋１０Ｖの電圧を印加
し、ソース１１及びＳｉ基板１は接地（０Ｖ）してお
く。この時、フローティングゲート５の電位は、第１の
ゲート酸化膜３と第２のゲート酸化膜７の静電容量によ
り一義的に決定される。

【０００７】上記の設定条件では、フローティングゲー
ト５の直下のＳｉ基板１の表面に形成されたチャネル
は、ドレイン近傍にできる空乏層１５ａによりピンチオ
フしており、この空乏層１５ａでは、インパクトイオン
化により生成された高い運動エネルギーを持つ電子（以
下、ホットエレクトロンという）及び正孔（以下ホット
ホールという）が発生する。

【０００８】これらのホットキャリアは、第１のゲート
酸化膜３のエネルギー障壁をトンネルできるエネルギー
を持っており、このうち、ホットエレクトロンは、フロ
ーティングゲート５と上記空乏層１５ａの間の電界によ
り加速されて、フローティングゲート５内に注入され
る。このホットエレクトロンの注入により、フローティ
ングゲート５の電位は次第に低下し、フローティングゲ
ート５と上記空乏層１５ａとの間の電界が零になった時
点で、ホットエレクトロンの注入が終了する。このよう
な動作の結果として、記憶素子Ａのトランジスタのしき
い値電圧（以下、Ｖｔｈと呼ぶ）は書き込み動作前の約
０．５Ｖ程度から、約５Ｖに上昇する。この状態を、デ
ータ”０”が書き込まれた状態と定義している。

【０００９】以上のように、メモリセルを構成する記憶
素子１７のフローティングゲート５にホットエレクトロ
ンを注入し、Ｖｔｈを上昇させる動作をデータの書き込
み動作という。ここで、コントロールゲート９に印加し
た電圧を０Ｖに戻すと、フローティングゲート５中に蓄
積された電子は、フローティングゲート９内に留まり、
その状態は、非常に長い間保持される。従って、この素
子は、電気信号を切っても記憶情報を長い間保持できる
不揮発性半導体記憶素子として働く。

【００１０】次に、データ”０”を消去する際の動作に
ついて説明する。データ”０”を消去する場合には、記
憶素子１７のコントロールゲート９及びＳｉ基板１を接
地（０Ｖ）し、ドレイン１５を開放（オープン）する。
ソース１１には９Ｖの電圧を印加する。このような電圧
設定条件にすると、フローティングゲート５の電位は、
電圧の設定条件により一義的に決定される。

【００１１】ここで、ソース１１のＳｉ基板１に対する
ｐ−ｎ接合の破壊電圧（ブレークダウン電圧）を予め７
Ｖ程度に設定してあるため、ソース１１に９Ｖの電圧を
印加すると、ソース近傍の空乏層１１ａ内ではブレーク
ダウンによるホットキャリアが発生し、それらのうちホ
ットホールはフローティングゲート５とソース近傍の空
乏層１１ａの電界によりフローティングゲート５内に注
入される。

【００１２】このホットホールの注入により、フローテ
ィングゲート５の電位は上昇し、上記空乏層１１ａとフ
ローティングゲート５との間の電界が零になった時点で
注入が終了する。この結果、メモリセルのＶｔｈは降下
し、０．５Ｖ程度に戻る。以上のように、メモリセルの
記憶素子１７のフローティングゲート５にホットホール
が注入された結果、Ｖｔｈが降下して元に戻る動作をデ
ータの消去という。また、このようにホットホールを注
入してデータを消去する方法を、特にホットホール注入
法と呼ぶ。

【００１３】次に、もう一つのデータ消去方法であるＦ
ｏｗｌｅｒ−Ｎｏｌｄｈｅｉｍトンネルによる電流（以
下ＦＮ電流と呼ぶ）を利用したデータの消去方法につい
て説明する。ＦＮ電流を利用したデータの消去方法で
は、ソース１１に＋１２Ｖ、Ｓｉ基板１及びコントロー
ルゲート９を接地（０Ｖ）し、ドレイン１５を開放（オ
ープン）または接地（０Ｖ）とする。ここで、ＦＮ電流
を利用したデータの消去を行う場合には、ソース１１と
Ｓｉ基板１との間のｐ−ｎ接合の破壊電圧（ブレークダ
ウン電圧）は予め１２Ｖ以上に素子設計されている。

【００１４】従って、データ”０”を書き込む状態で
は、フローティングゲート５の電位は負になっているた
め、その分電位差がさらに生じ、ソース１１とフローテ
ィングゲート５の間の第１ゲート酸化膜３には１０ＭＶ
／ｃｍ以上の強い電界が印加される。このような強電界
のもとでは、ゲート酸化膜中にトンネル効果によりＦＮ
電流が流れ、これを利用してフローティングゲート５中
に蓄積された電子をソース１１側に引き抜くことによ
り、データの消去が可能となる。

【００１５】尚、この場合には、ｐ−ｎ接合のブレーク
ダウン電圧は１２Ｖ以上と高いため、ホットキャリアの
発生は考慮しなくても良い。

【００１６】

【発明が解決しようとする課題】しかしながら、上記の
データ消去法のうち、ホットホール注入法或いはＦＮ電
流を利用した方法においても、データの消去時及び書き
込み時のメモリセルの記憶素子１７のＶｔｈはある程度
のバラツキをもっている。

【００１７】図７には、従来から生じていた、複数の記
憶素子１７のデータ書き込み時及び消去時のＶｔｈの分
布の一般的な例を示す。この例では、消去後の記憶素子
１７のＶｔｈの中心はＤ１に示すように、約０．５Ｖで
あり、高低約１Ｖずつの分布をもっている。書き込み後
もＤ２に示すように同様に６Ｖを中心に約１Ｖずつの分
布を有しているのが現状である。

【００１８】その中でも特に、データ消去後のＶｔｈの
バラツキが問題となる。例えば図７において、多数の記
憶素子のうち、Ｖｔｈが０Ｖ（接地電位）以下となった
記憶素子Ｄ３（このような記憶素子で形成されたメモリ
セルを過消去セルと呼んでいる）では、トランジスタが
常時オンとなるため常にドレイン電流が流れる状態とな
っている。従って、このような過消去セルと共通のデジ
ット線をもつメモリセルブロック内の全てのメモリセル
は、読み出し・書き込みの動作ができず、不揮発性半導
体メモリ装置として正常に動作しなくなるという問題点
が生じていた。

【００１９】過消去セルが存在する理由としては、図７
で示したように、ホットホール注入法によるデータの消
去法において、メモリセルのデータを消去した後のＶｔ
ｈは、データ消去動作時の一定期間にフローティングゲ
ート５へ注入されるホットホールの量に影響されるが、
このホットホールの注入量は、データ消去時のフローテ
ィングゲート５とドレイン近傍空乏層１５ａの電界によ
って決定されるため、各メモリセル毎のフローティング
ゲートとソース近傍空乏層１１ａ間の電界に違いがあっ
た場合には、データ消去時のメモリセルのＶｔｈがバラ
ツキを持つことになるためである。

【００２０】フローティングゲートの電位は、第１のゲ
ート酸化膜３と第２のゲート酸化膜７の厚さと誘電率、
及びコントロールゲート９、ソース１１、Ｓｉ基板１の
電位により決定されるため、酸化膜の厚さやゲートとソ
ースのオーバーラップ量が各記憶素子１７、１７、…ご
とに異なると、フローチングゲート５の電位も異なるこ
ととなり、フローティングゲート５とソース近傍の空乏
層１５ａ間の電界にも差が生じることとなる。従って、
電荷の引き抜き量も異なり、各メモリセルの記憶素子１
７、１７、…のＶｔｈにもバラツキが生じる。

【００２１】一方、ＦＮ電流を利用したデータ書き込み
方法においても、同様にフローティングゲート５からソ
ース１１に引き抜かれる電荷は、フローティングゲート
５とソース近傍空乏層１１ａ間の電界によって影響を受
け、メモリセルの記憶素子のＶｔｈにもバラツキが生じ
る。

【００２２】以上に述べたような問題点を解決するため
の第１の方法として、各メモリセルを構成する記憶素子
１７、１７、…の物理的構造を均一化すること、すなわ
ち、第１のゲート酸化膜３や第２のゲート酸化膜７の厚
み、ソースとゲートとのオーバーラップ量を、プロセス
技術の向上等によりできるだけ抑える努力がなされてい
る。しかしながら、メモリセルを構成するトランジスタ
の微細化に伴うゲート酸化膜の薄層化やメモリの大容量
化が進む中では、上記の対策以外の何らかの対策が必要
とされてきている。以上のような問題点を解決するため
に、これまでにもいくつかの対策が提案されてきてい
る。

【００２３】例えば、特開平５ー２５８５８３では、デ
ータを消去しようとする複数のメモリセルのソースに１
４Ｖ（通常の消去電圧である１２Ｖより高い電圧が選ば
れている）の電圧を印加（開示の例では制御ゲートに−
１４Ｖを印加している）した後に、今度は逆にソースに
−１４Ｖ（開示の例では制御ゲートに＋１４Ｖを印加し
ている）の高電圧を印加することにより過消去セルをな
くす方法が開示されている。

【００２４】このようにすれば、たとえ消去後の記憶素
子間にＶｔｈのバラツキが生じていたとしても（過消去
セルが存在していたとしても）、過消去セルでは、その
後に−１４Ｖの高電圧を印加した際に、フローティング
ゲート５とソース近傍空乏層１１ａ間の電界がより大き
くなるため、フローティングゲート５から引き抜かれる
電荷量がより大きくなり、最終的に各メモリセルを構成
する記憶素子１７のＶｔｈを揃えることが可能となる。

【００２５】しかしながら、上記のような方法をとる
と、データの消去に正及び負の高電圧パルスを、連続し
て２回印加しなければならず、データ消去のための動作
が煩雑になるばかりか、消去にも時間がかかるという問
題点があった。さらに、正と負の高電圧パルスを連続し
て印加する必要があるため、ゲート絶縁膜等の疲労が生
じ易く、メモリ動作の信頼性が損なわれたり、記憶素子
としての寿命が短くなったりするおそれが大きくなると
いう欠点が指摘されていた。

【００２６】さらに、非常に多くのメモリセルのうち、
それほどは多くない過消去セルがあるために、全てのメ
モリセルについて一律に、上記のような複雑な動作を行
わなければならないという点にも問題があった。

【００２７】以上の問題点及び課題に鑑みて、本発明の
不揮発性半導体メモリ装置においては、素子の製造バラ
ツキを含んでいても十分使用可能であり、かつ、過消去
セルをなくすために、高電圧パルスを連続して印加する
動作が不要な、新しい不揮発性半導体メモリ装置の提供
を目的とする。

【００２８】

【課題を解決するための手段】上述した目的を達成する
ために、本発明では次のような手段を講じた。すなわ
ち、請求項１記載の不揮発性半導体メモリ装置において
は、ソース及びドレインと該ソース及びドレイン間に設
けられた浮遊ゲート及び制御ゲートとにより構成された
半導体記憶素子を複数備えた不揮発性半導体メモリ装置
であって、該不揮発性半導体メモリ装置は、電気的にデ
ータの書き込みが可能であり、かつ、書き込まれたデー
タを一括消去可能に構成されてなることを特徴とする不
揮発性半導体メモリ装置において、該不揮発性半導体メ
モリ装置には、前記半導体記憶素子により構成されるメ
モリセルがソース配線およびデジット線を共通にする複
数のメモリセルブロックに分割されて配置されたメモリ
セルアレイと、前記メモリセルのアドレシングや出力を
行う周辺回路と、各メモリセルブロックごとに、前記メ
モリセルを構成するトランジスタのしきい値電圧が接地
電位以下となっている半導体記憶素子の有無を検出する
データ検出回路と、該データ検出回路の検出結果に応じ
て、各メモリセルブロック中のメモリセルに共通なソー
ス配線を通じて供給される前記メモリセルブロックごと
のソース電位の設定条件を変化させることが可能なソー
ス電位設定回路と、を備えてなることを特徴とする。

【００２９】上記の不揮発性半導体メモリ装置において
は、データ検出回路により過消去セルの有無を検知し、
その結果に応じて、ソース電位を変化（通常は上昇）さ
せることができる。また、データ検出回路が、上記不揮
発性半導体メモリ装置内に設けられているため、実際に
不揮発性半導体メモリ装置を使用する環境に適した、最
適なソース電位の設定が可能となる。

【００３０】請求項２記載の不揮発性半導体メモリ装置
においては、請求項１記載の不揮発性半導体メモリ装置
において、前記デジット線は、前記データ検出回路に接
続されてなり、前記ソース配線は、前記ソース電位設定
回路に接続されてなり、前記データ検出回路は、前記周
辺回路の一部を構成するデコーダに接続されたワード線
を接地電位とした後に、前記各デジット線から出力され
るデータのうち、過消去セルがある場合に対応するデー
タ”１”を検出した場合には、前記ソース電位設定回路
のうち、前記デジット線と共通するソース配線を持つ前
記メモリセルブロックのソース電位を上昇させるように
設定されてなり、過消去セルがない場合に対応するデー
タ”０”を検出した場合には、前記ソース電位をそのま
ま固定するように設定されてなることを特徴とする。

【００３１】上記の不揮発性半導体メモリ装置において
は、データ検出回路により過消去セルの有無を検知し、
その結果に応じて、過消去セルがある場合にはそのメモ
リブロックのソース電位を変化（通常は上昇）させてＶ
ｔｈを高くし、一方、過消去セルが無い場合には、その
メモリブロックのソース電位を変化させずに、固定する
ことにより、メモリセル中の過消去セルを無くすること
ができる。

【００３２】請求項３記載の不揮発性半導体メモリ装置
においては、請求項１または２記載の不揮発性半導体メ
モリ装置において、該不揮発性半導体メモリ装置の動作
中に、その動作状態が変化する際に生成される、前記デ
ータ検出回路からの信号を検出し、該信号の検出に対応
して、前記メモリセル内のトランジスタのソース電位を
任意の電位に設定できるソース電位設定回路を備えてな
ることを特徴とする。

【００３３】このような不揮発性半導体メモリ装置にお
いては、不揮発性半導体メモリ装置の動作中に、その動
作状態が変化する状況に応じて、前記データ検査回路か
らの信号が変化するが、その変化した信号に対応して前
記ソース電位を任意に設定することができる。

【００３４】請求項４記載の不揮発性半導体メモリ装置
においては、請求項１から３までのいずれかに記載の不
揮発性半導体メモリ装置において、前記ソース電位設定
回路内には、該ソース電位設定回路の各メモリセルブロ
ックごとに、該ソース電位の設定値を記憶する、ソース
電位記憶装置を備えてなることを特徴とする。

【００３５】上記の不揮発性半導体メモリ装置において
は、ソース電位記憶装置により、ソース電位の固定を行
ったり、不揮発性半導体メモリ装置の予め動作環境に応
じた分だけ調整しておくことにより、不揮発性半導体メ
モリ装置の動作環境に応じてソース電位の設定を行わせ
ることができる。

【００３６】請求項５記載の不揮発性半導体メモリ装置
においては、請求項４記載の不揮発性半導体メモリ装置
において、前記ソース電位記憶装置は、前記ソース電位
設定回路の各メモリセルブロックごとのソース電位の設
定値を、随時記憶する手段を有してなることを特徴とす
る。

【００３７】上記の不揮発性半導体メモリ装置において
は、動作環境の変化に応じて、随時ソース電位の設定値
を随時変化させることができる。

【００３８】請求項６記載の不揮発性半導体メモリ装置
においては、請求項１から４までのいずれかに記載の不
揮発性半導体メモリ装置において、前記データ検査回路
は、前記不揮発性半導体メモリ装置とは別個に構成され
る、外部ＰＲＯＭプログラム装置に設けられていること
を特徴とする。

【００３９】上記の不揮発性半導体メモリ装置において
は、前記データ検査回路が不揮発性半導体メモリ装置内
には配置されず、ＰＲＯＭプログラム装置内に配置され
ているため、上記不揮発性半導体メモリ装置自体のサイ
ズが小さくなる。

【００４０】請求項７記載の不揮発性半導体メモリ装置
においては、第１の導電型を有する半導体基板上に、メ
モリセルを構成するトランジスタのドレイン及びソース
として、該半導体基板と異なる第２の導電型を有する拡
散層が形成され、前記半導体基板と絶縁膜を介して電荷
蓄積層が形成され、前記電荷蓄積層と絶縁膜を介して制
御ゲートが形成された構造を有する半導体記憶素子を備
えた不揮発性半導体メモリ装置において、前記半導体記
憶素子と前記半導体基板との間には、該半導体記憶素子
を外側から囲むように設けられた、前記第１の導電層と
同じ導電型を有する第１の井戸層と、該第１の井戸層を
外側から囲むように設けられた、前記第２の導電層と同
じ導電型を有する第２の井戸層と、各メモリセルブロッ
クごとに、前記メモリセルを構成するトランジスタのし
きい値電圧が接地電位以下となっている半導体記憶素子
の有無を検出するデータ検出回路とを備えてなり、前記
第１の井戸層には、前記データ検出回路の検出結果に応
じて、その電位を変化させることができる基板電位設定
回路が設けられていることを特徴とする。

【００４１】このような不揮発性半導体メモリ装置にお
いては、不揮発性半導体記憶素子において、前記第１の
井戸層の電位を変化させることにより、他の記憶素子と
独立して、前記基板電位を任意に設定することができ
る。

【００４２】請求項８記載の不揮発性半導体メモリ装置
においては、請求項１から６までのいずれかに記載の不
揮発性半導体メモリ装置において、前記半導体記憶素子
に代えて前記請求項７記載の半導体記憶素子を用い、前
記ソース電位設定回路に代えて前記基板電位設定回路を
用いることを特徴とする。

【００４３】このような不揮発性半導体メモリ装置にお
いては、前記基板電位設定回路により、前記請求項１か
ら６までに記載された不揮発性半導体メモリ装置と同様
に、過消去セルの検出とそれに応じた、前記半導体記憶
素子のしきい値電圧の設定・変更が可能となる。

【００４４】

【発明の実施の形態】以下、本発明の実施の形態を、図
に基づいて説明する。図１は、本発明の第１の実施の形
態を示す不揮発性半導体メモリ装置の回路図である。

【００４５】不揮発性半導体メモリ装置Ｂは、通常のフ
ラッシュメモリと同様に、概略、多数の不揮発性半導体
記憶素子３１から構成される多数のメモリセル３３がア
レイ状に並べられたメモリセルアレイ３５とその周辺に
配置された周辺回路３６とからなり、この周辺回路３６
には、メモリセルのアドレッシングを行うＸデコーダ３
７、セルデータを増幅して判定を行うセンスアンプが並
べられたセンスアンプブロック３９、センスアンプから
のデータを伝送するデータバス４１、出力する出力ポー
ト４５等が配置されている。

【００４６】これらの不揮発性半導体メモリ装置を構成
する、不揮発性半導体記憶素子３１は、従来の構造（図
６に示した）と同様であるため、その説明を省略する。
出力ポート４５から出力されたデータは、不揮発性半導
体メモリ装置Ｂ外に配置されているＰＲＯＭプログラム
装置Ｃに出力される。ここで、ＰＲＯＭプログラム装置
Ｃは、従来のものと同様であり、大別してメモリセルデ
ータの書き込み回路５１、データ読み出し回路５３、デ
ータ消去回路５５とに分けられる。このＰＲＯＭプログ
ラム装置Ｃは、不揮発性半導体メモリ装置Ｂのデータを
書き込んだり、読み出したり、一括して消去したりする
役割を果たす。

【００４７】ここで、本発明を適用した不揮発性半導体
メモリ装置Ｂにおいて、メモリセルアレイ３５は、ソー
ス配線６１及びデジット線６３を共通にする複数のメモ
リセルブロック３５ａ、３５ｂ、…に分割されている。
各メモリセルブロック３５ａ、３５ｂ、…には、しきい
値電圧が接地電位以下となっている半導体記憶素子が構
成するメモリセルの有無を検出するデータ検出回路６５
が、上記デジット線６３、センスアンプ３９、及びデー
タバス４１、出力ポート４５を介して接続されている。

【００４８】さらに、各メモリセルブロック３５ａ、３
５ｂ、…のソース配線６１は、データ検出回路６５の検
出結果に応じて、メモリセルブロック３５ａ、３５ｂ、
…ごとのソース電位の設定条件を変化させることが可能
なソース電位設定回路６７に接続されている。

【００４９】また、ソース電位設定回路６７内には、各
メモリセルブロック３５ごとのソース電位の設定値を記
憶する、ソース電位記憶装置７１が配置されている。こ
こで、ソース電位記憶装置７１は、ソース電位設定回路
６７の各メモリセルブロックごとのソース電位の設定値
を随時記憶するシフトレジスタ回路７３から構成されて
いる。

【００５０】次に、上記の不揮発性半導体メモリ装置の
動作について説明する。図２は、不揮発性半導体メモリ
装置とＰＲＯＭプログラム装置Ｃの動作の概略を示すフ
ローチャートである。まず、ＰＲＯＭプログラム装置Ｃ
の制御により、不揮発性半導体メモリ装置Ｂのメモリセ
ルアレイ３５を構成する全てのメモリセル３３、３３、
…のデータ消去を行う。この場合の消去は、前述の従来
例と同様にホットホール注入法やＦＮ電流を利用した方
法で行う。従って、図４の場合と同様に、メモリセル３
３の中にはＶｔｈの分布が生じ、Ｖｔｈが０Ｖ以下の過
消去セルも存在する。

【００５１】次に、上記の消去操作により、メモリセル
３３のデータが確実に消去されているか否かのチェック
すなわちブランクチェックを行う。ブランクチェックと
してデータを読み出す場合には、まず全メモリセル及び
基板電位を０Ｖにする。この場合には、メモリセルには
基板バイアスは印加されていない。

【００５２】ここで、Ｘデコーダ３７の出力であるワー
ド線７５の電位は５Ｖに設定する。この状態では、メモ
リセル３３ａ、３３ｂ、３３ｃ、３３ｄのすべてのメモ
リセルのＶｔｈはワード線７５の電位（５Ｖ）以下であ
るので、メモリセルは全てオン状態となり、出力ポート
４１からは、データ”１”が出力されるはずであり、こ
れを確認する。

【００５３】もし、仮にあるメモリセルのＶｔｈが５Ｖ
以下にシフトしていない場合には、ブランクチェックの
結果は正常終了とはならず、上記の消去工程を継続する
ことになる。すなわち、このブランクチェックは、消去
工程終了後のメモリセルのＶｔｈの最大値のチェック
（Ｖｔｈが５Ｖ以上のセルがないことを確認するため
の）を行っていることになる。

【００５４】次に、ブランクチェックの結果が正常な場
合には、過消去セルのチェックを行う。すなわち、ＰＲ
ＯＭプログラム装置Ｃからの設定により、Ｘデコーダ３
７の前アドレスを非選択、すなわちワード線７５を接地
電位（０Ｖ）にする。この状態で、センスアンプブロッ
ク３９を動作させると、メモリセルブロック３５ａすな
わち、メモリセル３３ａ、３３ｃが接続しているデジッ
ト線６３ａのデータを判定するセンスアンプ３９ａから
は、接続しているメモリセル全てがオフしているためデ
ータ”０”が出力される。

【００５５】一方、メモリセルブロック３５ｂすなわ
ち、メモリセル３３ｂ、３３ｄが接続したデジット線６
３ｂのデータを判別するセンスアンプ３９ｂからは、メ
モリセル３３ｄのＶｔｈが０Ｖより小さいので、デー
タ”１”が出力される。これは、メモリセル３３ｄがオ
ンしているためである。

【００５６】データ検査回路６５は、多入力のＯＲ回路
を含んで構成されているため、出力ポート４１から出力
されるデータを確認し、データに少なくとも”１”が１
個以上存在すれば、そのＯＲ回路の出力は”１”とな
り、すべてのセルからの出力が”０”の場合のみ、この
ＯＲ回路が、”０”を出力するため、過消去セルがメモ
リセルブロック内に、１個でも有れば、必ず出力は”
１”となる。過消去セルが１個も無くなると、出力デー
タは”０”となる。従って、過消去セルの有無の判定が
極めて容易に可能となる。このデータ検査結果は、”
１”または”０”と信号として、ソース電位設定回路６
７にその結果が伝達される。

【００５７】ソース電圧設定回路６７は、データ検査回
路６５からの情報に従って、過消去セル３３ｄが存在す
るメモリセルブロック３５ｂのソース電位を０．１Ｖ上
昇させる。すなわち、ソース電位設定回路の基本動作
は、ソース電位を変化させたり固定したりする動作であ
り、これは、通常の可変電源を含む回路で容易に実現可
能である。

【００５８】この結果、メモリセルブロック３５ｂに存
在するメモリセル３５ｂ、３５ｄには基板バイアス効果
がかかり、それぞれのＶｔｈはー０．４Ｖ及び０．６Ｖ
に上昇する。ここであげているＶｔｈとは、メモリセル
のコントロールゲートとソース間の電位差であり、基板
電位（０Ｖ）とコントロールゲート間の電位差でいえ
ば、ー０．３Ｖ及び０．７Ｖになった時にメモリセルは
オンすることになる。この状態においては、まだメモリ
セル３３ｄのＶｔｈは０Ｖ以下であるから、メモリセル
ブロック３５ｂが接続するセンスアンプ３９ｂからは、
データ”１”が出力される。

【００５９】従って、データ検出回路６５により、ソー
ス電位を再び０．１Ｖ上昇させる工程に再度移行し、メ
モリセルのＶｔｈは再び０．１Ｖずつ上昇する。このよ
うなフローを数回繰り返した結果、メモリセル３３ｄの
Ｖｔｈはワード線７５の電位、すなわちコントロールゲ
ートと基板間の電位差で０Ｖになると、センスアンプの
出力は”０”に反転する。この時点で、データ検査回路
６５は、ソース電位設定回路６７中のソース電位記憶装
置７１に、ソース電位をその値で固定するように命令を
出す。

【００６０】なお、ソース電位記憶装置７１は、その時
点でのソース電位に、不揮発性半導体メモリ装置Ｂの動
作環境（例えば環境温度等）の変化による半導体記憶素
子等の特性変動に起因する誤動作を防止するためのマー
ジンを考慮して、最終的にソース電位を固定する。例え
ば、Ｖｔｈが０Ｖのメモリセルでは、環境の変動によ
り、トランジスタがオンしたりオフしたりするおそれが
あるため、さらにマージンとしていくらかの余裕を与え
てソース電位を固定することになる。以上の動作の結
果、過消去セルはなくなり、全てのメモリセルが正常な
メモリセルとして働くことになる。

【００６１】ここで、この不揮発性半導体メモリ装置Ｂ
では、ソース電位設定回路６７の内部にソース電位記憶
装置として、レジスタ回路を備えているため、設定する
ソース電位を任意の期間記憶させることが可能である。
このような構造では、過消去セルを検出し、ソース電位
を任意の電位に設定する動作を、ＩＣメモリの電源投入
時、リセット時、動作プログラムの分岐時など、動作環
境が変化するごとに行えば、これらの動作環境の変化に
追従して過消去セルのＶｔｈを任意の電圧に設定するこ
とが可能となる。また、不揮発性半導体メモリ装置の動
作中の、動作状態が変化する際に生成される信号を、デ
ータ検査回路６５により検出し、この信号の検出を機会
に、メモリセルトランジスタのソース電位をソース電位
設定回路６７により任意の電圧に設定し、次に、メモリ
セルデータの読みだし動作に移行することもできる。

【００６２】次に、本発明の不揮発性半導体メモリ装置
の第２の実施の形態について説明する。図３は、不揮発
性半導体メモリ装置であり、概略は第１の実施の形態の
不揮発性半導体メモリ装置と同様である。この図におい
て、図１と同一部分については、同一符号を付して、そ
の説明を省略する。この第２の実施の形態が第１の実施
の形態の場合と異なる点は、データ検査回路６５が、不
揮発性半導体メモリ装置Ｂ内ではなく、ＰＲＯＭプログ
ラム装置Ｃ内に配置されている点である。さらに、ソー
ス電位設定回路６７中のソース電位記憶装置７１が、随
時記憶可能な装置ではなく、プログラム可能ではある
が、通常は、一度記憶した後は記憶情報を変化させない
で、読み出し専用の記憶装置として用いる、ＰＲＯＭセ
ル構造を有している点も相違している。

【００６３】次に第２に実施の形態に示す不揮発性半導
体メモリ装置の動作について説明する。まず、ＰＲＯＭ
プログラム装置Ｃを、不揮発性半導体メモリ装置Ｂに接
続した後、第１の実施の形態の不揮発性半導体メモリ装
置の動作で説明した動作と同様に、メモリセルアレイ３
５のデータ消去、ブランクチェックを行う。次に、過消
去セルのチェックを行い、過消去セルが存在するデジッ
ト線に接続されたメモリセルブロックのソース電位を例
えば０．１Ｖづつ上昇させて、Ｖｔｈを実効的に上昇さ
せていく動作も同様である。

【００６４】この動作を繰り返した後、過消去セルが無
くなった時点で、データ検査回路６５は、ソース電位設
定回路６７中のソース電位記憶装置７１にソース電位を
固定するように命令を出す。ソース電位記憶装置７１
は、その時点でのソース電位に、不揮発性半導体メモリ
装置Ｂの動作環境の変化を想定したマージンを考慮し
て、ソース電位を固定する。この動作により、過消去セ
ルはなくなり、全てのメモリセルが正常なものとして動
作するようになる。

【００６５】ここで、第２の実施の形態においては、Ｐ
ＲＯＭプログラム装置Ｃ内にデータ検査回路６５が組み
込まれており、上記の動作が終了した時点で、データ検
査回路６５もＰＲＯＭプログラム装置Ｃとともに、不揮
発性半導体メモリ装置Ｂとの接続が外される。

【００６６】ソース電位記憶装置７１は、ＰＲＯＭセル
構造をしており、一度ソース電位が決まり、各メモリセ
ルブロックごとの設定値を記憶した後は、さらにプログ
ラム変更等により再度ＰＲＯＭプログラム装置Ｃを不揮
発性半導体メモリ装置Ｂに接続して、データの再書き込
みを行う状況が生じない限りは、ソース電位は変更され
ない。

【００６７】従って、第２の実施の形態に示した不揮発
性半導体メモリ装置Ｂは、第１の実施の形態で示した不
揮発性半導体メモリ装置と比べて、その後の動作環境の
変化があると、（例えば記憶素子の特性を大きく変化さ
せるような温度上昇等があると）、再度上記の動作を行
う必要性が生じる場合がある。しかしながら、不揮発性
半導体メモリ装置Ｂ自体を簡単な構成にできるという利
点がある。なお、上記の実施の形態では、ソース電位記
憶装置７１としては、ＰＲＯＭセル構造のものを用いた
が、ポリシリコンヒューズをトリミングしたものを用い
てもよい。

【００６８】上記の２つの実施の形態においては、メモ
リセルを構成する半導体記憶素子としては、周知のＳｉ
ＭＯＳＦＥＴ構造と同一基板上に形成された、メモリ
セル構造（図６の従来例で示した構造）が用いられてい
る。そして、ソースの電位をあらたに設定することによ
り、実効的なＶｔｈを変化させている。もう一つの考え
方としては、ソースの電位は変化させずに一定のままと
し、基板電位を変化させてＶｔｈを実効的に変化させる
方法も考えられる。

【００６９】図４に上記の考え方に基づいた、第３の実
施の形態を示す。図４は、基板バイアスを印加すること
が可能な、新しいメモリセル用不揮発性半導体記憶素子
である。この構造は、ｐ型半導体Ｓｉ基板１０１の表面
にｎ型ウェル１０３を設け、そのｎウェル１０３の表面
にｐウェル１０５を設けている。このｐウェル１０５の
中に、メモリセルを構成するｎ型トランジスタ１０７
が、作り込まれている。このｎ型トランジスタ１０７の
構造としては、図６に示した従来型のｎ型トランジスタ
の構造と同じであり、ソース１１１、ゲート１１５、ド
レイン１１７から概略構成されている。

【００７０】ここで、ｐ型Ｓｉ基板１０１及びｎ型ウェ
ル１０３は、接地電位（０Ｖ）に設定される。また、ｐ
型ウェル１０５には、負電圧発生回路１２３が接続され
ている。ソース１１１は接地（０Ｖ）され、コントロー
ルゲート１１５ａは、Ｘデコーダに、ドレイン１１７は
デジット線に接続される。ここで、上記負電圧発生回路
１２３は、０Ｖ以下の任意の電圧を印加できるようにな
っている。

【００７１】この構造のメモリセルを使用する場合、メ
モリセルに基板バイアスをかけるには、負電圧発生回路
１２３を用いて０Ｖ以下の電圧を発生させ、メモリセル
の基板に相当するｐウェル１０５の電位を０Ｖ以下に設
定することにより、ソース１１１との電位差を付けて、
ｎ型トランジスタ１０７のＶｔｈを上昇させることが可
能である。

【００７２】しかも、ｐウェル１０５と、ｐ基板との間
に、ｎウェル１０３が介在させたため、メモリセルのＳ
ｉ基板に相当するｐウェル１０５を隣接する他の素子
（メモリセルやトランジッスタ等）と電気的に独立させ
て、個々のメモリセルに任意の基板バイアスを与え、そ
れぞれ独立にＶｔｈを制御することが可能となる。

【００７３】図５に、上記第３の実施の形態で示したメ
モリセル用不揮発性半導体記憶素子構造を用いた場合
の、不揮発性半導体メモリ装置の回路図を示す。ここ
で、図１と同一部分については、同一符号を付して、そ
の説明を省略する。図５と図１とは概略同じ構成をとる
が、ソース電位設定回路によりソース電位を変化させて
設定するのではなく、各メモリセルの基板電位を、基板
電位設定回路１５１（上記負電圧発生回路を含み、デー
タ検査回路６５の検査結果に応じて、基板電位を変化さ
せたり、過消去セルがなくなった場合にはその基板電位
を記憶し、その電位に固定する働きをする）からの信号
により、各メモリセルごとに変化させ、設定することが
できるようになっている点が異なっている。

【００７４】このような構成の不揮発性半導体メモリ装
置Ｂにおいても、第１から第２の実施の形態で示した不
揮発性半導体メモリ装置と同様の動作により、過消去セ
ルを無くして、不揮発性半導体メモリ装置を正常に動作
させることができる。すなわち、データ検査回路６５に
より、過消去セルの有無をチェックし、過消去セルが合
った場合には、基板電位設定回路１５１により、過消去
セルが発見されたメモリセルブロックの基板電位を、例
えば０．１Ｖづつ上昇させていく。ここで、基板電位設
定回路１５１中には、基板電位を記憶する基板電位記憶
装置１５３が内蔵されている。そして、上記のようなチ
ェック動作を繰り返すことにより、過消去セルのＶｔｈ
は徐々に上昇し、ついには過消去セルがなくなるのは、
第１及び第２の実施の形態における例と同様である。

【００７５】この不揮発性半導体メモリ装置において
は、ソース電位とは独立して、基板の電位を変化させる
機構が設けられている。従って、例えばデータ消去の動
作の場合のように、ソース電位を変化させたくないよう
な場合でも、基板電位はソース電位と独立して設定する
ことが可能であるという利点がある。

【００７６】以上のように、第１から第３までの実施の
形態において示した不揮発性半導体メモリ装置Ｂは、上
記のような過消去セルを無くする動作を行った後には、
従来の不揮発性半導体メモリ装置と同様に、大容量の記
憶媒体として電子機器に組み込まれたり、ＩＣカード中
に組み入れられたりして、フラッシュメモリとして動作
させることになる。

【００７７】

【発明の効果】以上述べたように、本発明の不揮発性半
導体メモリ装置によれば、次のような効果を奏する。す
なわち、請求項１記載の不揮発性半導体メモリ装置にお
いては、各メモリセルブロックごとにデータ検査回路が
設けられているので、過消去セルのあるメモリセルブロ
ックを検出することが容易である上に、その結果に応じ
て各メモリセルブロックごとのソース電位を変化させ、
不揮発性半導体メモリ装置を正常に動作させることがで
きる。また固定するソース電位設定回路を備えているた
め、過消去セルを無くすことが可能となる。

【００７８】請求項２記載の不揮発性半導体メモリ装置
においては、データ検出回路がデジット線から出力され
るデータの”０”と”１”との判定を行う簡単な回路か
らなり、簡単な構成により上記の請求項１に記載された
効果と同様の効果が得られる。

【００７９】請求項３記載の不揮発性半導体メモリ装置
においては、不揮発性半導体メモリ装置の動作状態の変
化に応じて、データ検査回路からの信号を取り込み、ソ
ース電位設定回路の設定値を変化させることができるの
で、上記動作状態の変化に応じて、的確に不揮発性半導
体メモリ装置の動作を行うことが可能となる。

【００８０】請求項４記載の不揮発性半導体メモリ装置
においては、設定するソース電位を各メモリセルブロッ
クごとに記憶しておくことが可能となり、過消去セルを
確実に無くすることができる。

【００８１】請求項５記載の不揮発性半導体メモリ装置
においては、上記請求項３記載の記憶装置が、随時記憶
情報を変化させることができるので、その不揮発性半導
体メモリ装置を使用する動作環境の変化に応じて、ソー
ス電位の設定を変えることができる。従って、動作環境
の変化による半導体記憶素子の特性変化があっても、上
記不揮発性半導体メモリ装置の動作を正常に行わせるこ
とが可能となる。

【００８２】請求項６記載の不揮発性半導体メモリ装置
においては、データ検査回路が、不揮発性半導体メモリ
装置内には設けられておらず、外部のＰＲＯＭプログラ
ム装置内に設けられている。そして、それが不揮発性半
導体メモリ装置に接続可能なため、データの一括消去時
とデータの書き込み時のみ、ＰＲＯＭプログラム装置に
接続し、通常の使用状態、すなわち、読み出し専用の記
憶装置として用いる場合には、データ検査回路は接続し
ないようにでき、不揮発性半導体メモリ装置自体の小型
化が可能となる。

【００８３】請求項７記載の不揮発性半導体メモリ装置
においては、そのメモリセルを構成する不揮発性半導体
記憶素子が、隣接する他の不揮発性半導体記憶素子と電
気的に独立な状態で、その基板電位を変化させることが
できる。これにより、隣接する他の素子と独立してＶｔ
ｈを変化させることが可能になる。

【００８４】請求項８記載の不揮発性半導体メモリ装置
においては、上記請求項６記載の不揮発性半導体記憶素
子をメモリセルを構成する素子として使用しているた
め、ソース電位とは独立してＶｔｈを変化させることが
でき、従って、ソース電位とは独立して過消去セルを無
くすことが可能となる。

【００８５】以上のように、本発明の不揮発性半導体メ
モリ装置では、従来の不揮発性半導体メモリ装置と比較
して、過消去セルを簡単に無くすることができ、不揮発
性半導体メモリ装置を正常に動作させることが容易にな
る。さらに、余計な書き込み動作等が不要であり、ま
た、過消去セルの検出・正常化のために、通常よりも高
電圧を印加する必要もないので、メモリセル等の寿命
が、過消去セルの問題に伴って短くなるという従来の問
題点もなくなる。

【図面の簡単な説明】

【図１】 本発明の第１の実施の形態として示した不揮
発性半導体メモリ装置の回路図である。

【図２】 本発明の第１の実施の形態として示した不揮
発性半導体メモリ装置内のデータ検査回路及び不揮発性
半導体メモリ装置に接続される、ＰＲＯＭプログラム装
置の動作を説明するためのフローチャートである。

【図３】 本発明の第２の実施の形態として示した不揮
発性半導体メモリ装置の回路図である。

【図４】 本発明の第３の実施の形態として示した不揮
発性半導体メモリ装置に用いる新しい不揮発性半導体記
憶素子の断面図である。

【図５】 上記の新しい不揮発性半導体記憶素子を用い
た不揮発性半導体メモリ装置の回路図である。

【図６】 スタックゲート型記憶素子の断面図である。

【図７】 不揮発性半導体メモリ装置における、不揮発
性半導体記憶素子のデータ書き込み時及びデータ消去時
におけるＶｔｈの分布の例を示す概略図である。

【符号の説明】

Ｂ…不揮発性半導体メモリ装置、３１…不揮発性半導体
記憶素子、３３…メモリセル、３５…メモリセルアレ
イ、３５ａ、３５ｂ…メモリセルブロック、３６…周辺
回路、３７…デコーダ、３９…センスアンプブロック、
４１…データバス、４５…出力ポート、Ｃ…ＰＲＯＭプ
ログラム装置、６１…ソース配線、６３…デジット線、
６５…データ検査回路、６７…ソース電位設定回路、７
１…ソース電位記憶回路、１０１…Ｓｉ基板、１０３…
ｎ型ウェル、１０５…ｐ型ウェル、１０７…ｎ型トラン
ジスタ、１１１…ソース、１１５…ゲート、１１７…ド
レイン、１２３…負電圧発生回路、１５１…基板電位設
定回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/16

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 ソース及びドレインと該ソース及びドレ
   イン間に設けられた浮遊ゲート及び制御ゲートとにより
   構成された半導体記憶素子を複数備えた不揮発性半導体
   メモリ装置であって、該不揮発性半導体メモリ装置は、
   電気的にデータの書き込みが可能であり、かつ、書き込
   まれたデータを一括消去可能に構成されてなることを特
   徴とする不揮発性半導体メモリ装置において、 該不揮発性半導体メモリ装置は、前記半導体記憶素子に
   より構成されるメモリセルがソース配線およびデジット
   線を共通にする複数のメモリセルブロックに分割されて
   配置されたメモリセルアレイと、 前記メモリセルのアドレシングや出力を行う周辺回路
   と、 各メモリセルブロックごとに、前記メモリセルを構成す
   るトランジスタのしきい値電圧が接地電位以下となって
   いる半導体記憶素子の有無を検出するデータ検出回路
   と、 該データ検出回路の検出結果に応じて、各メモリセルブ
   ロック中のメモリセルに共通なソース配線を通じて供給
   される前記メモリセルブロックごとのソース電位の設定
   条件を変化させることが可能なソース電位設定回路と、
   を備えてなることを特徴とする不揮発性半導体メモリ装
   置。
2. 【請求項２】 請求項１記載の不揮発性半導体メモリ装
   置において、 前記デジット線は、前記データ検出回路に接続されてな
   り、 前記ソース配線は、前記ソース電位設定回路に接続され
   てなり、 前記データ検出回路は、前記周辺回路の一部を構成する
   デコーダに接続されたワード線を接地電位とした後に、
   前記各デジット線から出力されるデータのうち、過消去
   セルがある場合に対応するデータ”１”を検出した場合
   には、前記ソース電位設定回路のうち、前記デジット線
   と共通するソース配線を持つ前記メモリセルブロックの
   ソース電位を上昇させるように設定されてなり、過消去セルがない場合に対応する データ”０”を検出し
   た場合には、前記ソース電位をそのまま固定するように
   設定されてなることを特徴とする不揮発性半導体メモリ
   装置。
3. 【請求項３】 請求項１または２記載の不揮発性半導体
   メモリ装置において、 該不揮発性半導体メモリ装置の動作中に、その動作状態
   が変化する際に生成される前記データ検出回路からの信
   号を検出し、該信号の検出に対応して、前記メモリセル
   内のトランジスタのソース電位を任意の電位に設定でき
   るソース電位設定回路を備えてなることを特徴とする不
   揮発性半導体メモリ装置。
4. 【請求項４】 請求項１から３までのいずれかに記載の
   不揮発性半導体メモリ装置において、 前記ソース電位設定回路内には、該ソース電位設定回路
   の各メモリセルブロックごとに該ソース電位の設定値を
   記憶する、ソース電位記憶装置を備えてなることを特徴
   とする不揮発性半導体メモリ装置。
5. 【請求項５】 請求項４記載の不揮発性半導体メモリ装
   置において、前記ソース電位記憶装置は、前記ソース電
   位設定回路の各メモリセルブロックごとのソース電位の
   設定値を、随時記憶する手段を有してなることを特徴と
   する不揮発性半導体メモリ装置。
6. 【請求項６】 請求項１から５までのいずれかに記載の
   不揮発性半導体メモリ装置において、前記データ検出回
   路は、前記不揮発性半導体メモリ装置とは別個に構成さ
   れる、外部ＰＲＯＭプログラム装置に設けられているこ
   とを特徴とする不揮発性半導体メモリ装置。
7. 【請求項７】 第１の導電型を有する半導体基板上に、
   メモリセルを構成するトランジスタのドレイン及びソー
   スとして、該半導体基板と異なる第２の導電型を有する
   拡散層が形成され、前記半導体基板と絶縁膜を介して電
   荷蓄積層が形成され、前記電荷蓄積層と絶縁膜を介して
   制御ゲートが形成された構造を有する半導体記憶素子を
   備えた不揮発性半導体メモリ装置において、 前記半導体記憶素子と前記半導体基板との間には、該半
   導体記憶素子を外側から囲むように設けられた、前記第
   １の導電型と同じ導電型を有する第１の井戸層と、該第
   １の井戸層を外側から囲むように設けられた、前記第２
   の導電型と同じ導電型を有する第２の井戸層と、各メモ
   リセルブロックごとに、前記メモリセルを構成するトラ
   ンジスタのしきい値電圧が接地電位以下となっている半
   導体記憶素子の有無を検出するデータ検出回路とを備え
   てなり、前記第１の井戸層には、前記データ検出回路の
   検出結果に応じて、その電位を変化させることができる
   基板電位設定回路が設けられていることを特徴とする不
   揮発性半導体メモリ装置。
8. 【請求項８】 請求項１から６までのいずれかに記載さ
   れた不揮発性半導体メモリ装置において、前記請求項１
   から６までに記載された半導体記憶素子に代えて、前記
   請求項７記載の半導体記憶素子を用い、 前記ソース電位設定回路に代えて、前記基板電位設定回
   路を用いることを特徴とする不揮発性半導体メモリ装
   置。