JPH0498342A

JPH0498342A - 半導体記憶装置

Info

Publication number: JPH0498342A
Application number: JP2211362A
Authority: JP
Inventors: Masahiro Mizuno; 正博水野; Takashi Fujita; 隆藤田; Hiroshi Baba; 馬場　宏; Keizo Hama; 浜　敬三
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-08-09
Filing date: 1990-08-09
Publication date: 1992-03-31
Also published as: CA2044441C; US5357473A; DE69125078T2; EP0476247A1; EP0476247B1; KR950000550B1; CA2044441A1; KR920005163A; DE69125078D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、半導体記憶装置に関するものである。特に
構成する半導体記憶素子アレイの素子に欠陥があり、そ
れによるデータの読み出し、書き込みの誤りを回避し、
かつ高速アクセスができる半導体記憶装置に関するもの
である。

〔従来の技術〕

近年、半導体メモリ製造技術の進歩に伴い、従来固定デ
ィスク番こより構成されていたコンピュータの外部記憶
装置の記憶部を、半導体メモリで構成することが可能と
なってきた。このような装置としては、例えば米Ｗｅｓ
ｔｅｒｎ　　Ａｕｔｏｍａｔｉｏｎ社のＲＡＭ５ＴＯＰ
やあるいは特開平２−３２４２０　（特願昭６３−１８
１８７３）によるものがある。

（１）従来技術の構成の説明第９図は、このような従来の半導体記憶装置の構成の一
例を示す簡略構成図である。図において（１）は半導体
記憶素子アレイ、（２）はデータバス、　（３）はＤＲ
ＡＭコントローラ、（４）はアドレスバス、（５）はＤ
ＭＡコントローラ、（６）はＩ／Ｆ（インタフェース）
制御部、（７）はＥＣＣ回路、（８）はマイクロプロセ
ッサである。

（２）従来技術の作用、操作の説明衣に動作について図を用いて説明する。上位システムで
あるホストコンピュータから与えられた命令は授受を制
御するＩ／ＦｌｉｌＪ？ｉ１部（６）に入力される。命
令はその後ＤＭＡコントローラと上記インタフェース制
御部を統括制御するマイクロプロセッサ（８）によって
解読され実行される。命令は転送命令が主たるものであ
り、データの転送はＤＭＡコントローラ（５）が実行す
る。上位システムから指示されたデータの転送開始論理
アドレスと転送データ量からマイクロプロセッサ（８）
が、実際のデータ転送開始アドレスとデータ転送量を夏
出し、ＤＭＡコントローラ（５）に与える。欠陥が半導
体記憶素子アレイ（１）にある場合は起動時の自己診断
等で検出され、これを除外するように算出される。

ＤＲＡＭコントローラ（３）はデータの読み出し、書き
込みのタイミングを制御して、データが記憶されている
半導体記憶素子アレイ（１）に対してデータの読み出し
、書き込みタイミング信号を与える。アドレスバス（４
）はこのときの読み出しデータ又は書き込みデータのア
ドレスを与え、データバス（２）は読み出しデータまた
は書き込みデータを伝送する。ＥＣＣ回路（７）によっ
て読み出しデータ、あるいは書き込みデータはエラー訂
正が実施されて読み出される。又はＥＣＣ回路（７）に
よってエラー訂正用データが生成付加されデータととも
に書き込まれる。

特開平２−３２４２０　（特願昭６３−１８１８７３）
によるものの場合には、半導体ファイル装置として変調
復調回路を装置内に設は半導体ファイル装置と外部との
インタフェースを従来の磁気ディスク装置と全く同一と
する技術が開示されている。そしてこのことによって、
Ｉ／Ｆ！ＮＢ部（６）、ＥＣＣ回路（７）あるいは欠陥
の代替機能を磁気ディスク用のコントローラそのものに
委ねようとするものである。

〔発明が解決しようとする課題〕

従来のこの種の半導体記憶装置は以上のように構成され
ているので、ＥＣＣ回路（７）による不良アドレス及び
欠陥データの代替処理に時間がかかり数十μｓ必要であ
るという欠点があった。そしてこれが律速となり、上位
装置へのデータ転送速度の低下を招くおそれがあった。

これを避けるためには上位装置と半導体記憶装置との間
で用いる外部転送速度の１．５倍程度の高速な内部転送
速度を半導体記憶袋！内で維持する必要があり、更には
、外部と内部の異なる転送速度での転送を正しく行うた
めＩＭＢもの大容量のＦＩＦＯ（ファーストイン・ファ
ーストアウト）バッファメモリを設ける必要があった。

又、特開平２−３２４２０　（特願昭６３−１８１８７
３）によるものでは、従来の磁気ディスク装置と同一の
インタフェースを用いるため、代替アドレスを確定する
ためには、イニシャライズ動作が電源投入毎に必要であ
りイニシャライズに多くの時間がかかる不具合があった
。また磁気ディスクのデータのギャップに相当する部分
のデータエリアが無駄になるとともに、代替処理はトラ
ック単位やセクタ単位で行われるため、正常であるにも
かかわらず代替されてしまう部分が多く発生してしまう
と言う不具合があった。

また従来装置では動作中に発生したエラー中、ＥＣＣ回
路で回復できるソフトエラーが進行してＥＣＣ回路で回
復できないハードエラーになった欠陥についてはデータ
が損なわれる問題があった。

更に上述のような理由から一台の装置あたりに許される
欠陥数が大幅に制限される問題があった。

（発明の目的）本発明は上記のような問題点に鑑みてなされたもので、
欠陥処理に要する時間が短縮された半導体記憶装！を提
供することを目的とする。それによって欠陥ビットを多
数含む廉価の半導体記憶素子を半導体記憶素子アレーと
して多用することが可能となり、廉価な半導体記憶装置
が提供される。

また併せて、動作中に発生したエラーが進行してハード
エラーになるまえに、代替処理が行われ信顧性の高い半
導体記憶装置を提供することを目的とする。

〔課題を解決するための手段〕本発明は上記課題を解決するために、情報を記憶し、１
個又は２個以上の欠陥ビットを有する１個又は２個以上
の半導体メモリ素子を含む複数個の半導体メモリ素子か
らなる半導体記憶素子アレイと、該半導体記憶素子アレ
イにデータを伝送する複数ビットからなるデータバスと
、該半導体記憶素子アレイに書き込まれたデータの読み
出し、データの書き込みの制御をおこなうＤＲＡＭコン
トローラと、該ＤＲＡＭコントローラに起動命令を与え
、該半導体記憶素子アレイに読み出し、書き込みの対象
となるアドレスを与えデータの転送を制御するＤＭＡコ
ントローラと、上記ＤＭＡコントローラから出力され、
上記半導体記憶素子アレイにアドレスを入力する複数ビ
ットからなるアドレスバスと、ホストコンピュータと磁
気ディスクインタフェースを介して行われるデータ及び
コマンドの授受を制御するインタフェース制御部と、読
み出し動作においては上記半導体記憶素子アレイから転
送されるデータを読み出し、データのエラーを検知し補
正し、上記データバスにデータを入力し書き込み動作に
おいてはホストコンピュータから転送されたデータから
ＦＣＣデータを生成し付加するＥＣＣ回路と、上記ＤＭ
Ａコントローラと上記インタフェース＃御部を統括副扉
するマイクロプロセッサとを備えた半導体記憶装置にお
いて、１個又は２個以上のビットからなるアドレスの中
、少なくも１個の欠陥ビットの存在するアドレスと、該
アドレスに代替する代替アドレスに関する情報を記憶し
出力する欠陥アドレス記憶メモリと、上記欠陥アドレス
記憶メモリの出力に従って、該代替アドレスをもって該
欠陥ビットの存在するアドレスに代替操作する欠陥アド
レス操作回路とを有する半導体記憶装置を構成した。

更に、欠陥アドレス記憶メモリ及び欠陥アドレス操作回
路に代えて、欠陥ビットの存在するアドレスで出力され
るデータの中に存在する欠陥ビットの位置の情報を記憶
し出力する欠陥ビット記憶メモリと、欠陥ビットに代替
する欠陥代替用半導体記憶素子と、上記欠陥ビット記憶
メモリの出力に従って、上記欠陥ビットからの出力と上
記欠陥代替用半導体記憶素子からの出力を入替操作する
欠陥データ操作回路とを有する半導体記憶装置を構成し
た。

更に、欠陥ビットの存在するアドレスで出力されるデー
タの中に存在する該欠陥ビットの位置の情報を記憶し出
力する欠陥ビット記憶メモリと、該欠陥ビットに代替す
る欠陥代替用半導体記憶素子と、上記欠陥ビット記憶メ
モリの出力に従って、上記欠陥ビットからの出力と上記
欠陥代替用半導体記憶素子からの出力を入替操作する欠
陥データ操作回路とを有する半導体記憶装置を構成した
。

更に、欠陥アドレス記憶メモリ及び欠陥ビット記憶メモ
リが書き換え可能な不揮発性メモリで構成され、ＥＣＣ
回路においてデータのエラーが検知されたとき、該エラ
ーを発生するアドレスの位置情報を上記欠陥アドレス記
憶メモリに書き込み、該アドレスの位置情報及び該エラ
ーを発生するアドレスにおける該エラーを発生するビッ
トの位置の情報を上３己欠陥ビット記憶メモリに書き込
む半導体記憶装置を構成した。

更に、出荷前に欠陥アドレス及び欠陥ビットの検出が行
われ、検出されたときは、それらの位置の情報をあらか
じめそれぞれ欠陥アドレス記憶メモリ及び欠陥ビット記
憶メモリに与える半導体記憶装置を構成した。

更に、稼働時に又は（１１）の半導体記憶装置検出され
たときは、それらの位置の情報をそれぞれ欠陥アドレス
記憶メモリ及び欠陥ビット記憶メモリに与え、）＠次追
加登録する半導体記憶装置を構成した。

更に、ＥＣＣ回路において検知された回復可能エラーの
回数を計数するカウンタを具備し、同一アドレスにおい
て該回復可能エラーの回数が所定回数計数されたときは
、該アドレスを他のアドレスを以て代替させる半導体記
憶装置を構成した。

更に、パソコン等に接続できるシリアルポートを有し、
オンライン状態において欠陥アドレス記憶メモリ又は欠
陥ビット記憶メモリの内容の書換えが可能である半導体
記憶装置を構成した。

更に、外形寸法、取付方法、コネクタ寸法及び制御イン
タフェースが従来使用されている固定ディスク装置と同
一である半導体記憶装置を構成した。

更に、ホストコンピュータに、本半導体記憶装置を接続
した情報処理装置を構成した。

更に、又は（１１）の半導体記憶装置を全アドレスにお
いて逐次所定テストパターンの書き込み、読み出し及び
該書き込まれたテストパターンと該読み出されたテスト
パターンとの比較を行うことにより検出し、又は（１１
）の半導体記憶装置の存在が検出されたとき、該欠陥ア
ドレス又は該欠陥ビットの集合状態に関する種類を識別
した後に、該種類に対応して該欠陥アドレス又は該欠陥
ビットの代替を行う欠陥代替方法を構成した。

〔作用〕

半導体記憶素子アレイ（１）の欠陥に対して欠陥アドレ
スによるときは欠陥アドレス操作回路（１２）が欠陥ア
ドレス記憶メモリ（９）の出力に従って予め記憶されて
いる別のアドレスにより欠陥アドレスを代替する。欠陥
ビットによるときは欠陥データ操作回路（工３）が欠陥
ビット記憶メモリ（１０）の出力に従ってその欠陥アド
レスにおける欠陥のあるデータビットを欠陥代替用半導
体記憶素子（１１）に予め記憶されている別のデータビ
ットと入れ替えデータを代替する。

欠陥をＥＥＰＲＯＭよりなる欠陥アドレス記憶メモリ（
９）及び欠陥ビット記憶メモリ（１０）に記憶させるこ
とができる。且つ予め出荷前に、又稼動時に追加して記
憶させることができる。欠陥の書換えはオンラインにお
いても本装置に設けられたシリアルポート（１５）を経
由してパソコン（１７）等によりオンラインで行い記憶
させることができる。

ＥＣＣ回路（７）において回復可能なエラーが検知され
、カウンタ（１４）によって同一アドレス上で複数回の
回復可能なエラーを所定の回数計数した場合、そのアド
レスを含むブロックを別の空き領域に複製し、以降この
ブロックのアクセス命令を受は取ったときにはマイクロ
ブロセ・ンサ（８）が変換アドレスを記憶しており自動
的に代替先きのアドレスをアクセスする。このとき同時
に欠陥アドレス記憶メモリ　（９）と欠陥ビット記憶メ
モリ（１０）の内容が併せて更新される。

外形寸法、取付方法、コネクタ寸法及び制御インタフェ
ースが従来使用されている固定ディスク装置と同一であ
る。

ホストコンピュータに接続して情報処理装置を構成する
ことができる。

又は（１１）の半導体記憶装置を全アドレスにおいて逐
次所定テストパターンの書き込み、読み出し及び該書き
込まれたテストパターンと該読み出されたテストパター
ンとの比較を行うことにより検出し、欠陥アドレス又は
欠陥ビ・ントの存在が検出されたとき、又は（１１）の
半導体記憶装置の集合状態に関する種類を識別した後に
、該種類に対応して欠陥の代替が行われる。

〔実施例〕

（１）実施例の構成の説明本発明の一実施例を図について説明する。

第１図は本実施例の全体構成図である。

第１図において、１００は本発明に係わる半導体記憶装
置である。

１１０はＳ　ＣＳ　Ｉ　　Ｉ　／　Ｆ　（Ｓ＋＋＋ａｌ
ｌ　ＣｏｍｐｕｔｅｒＳｙｓｔｅｍ　１ｎｔｅｒｆａｃ
ｅ）、１２０は装置内ニー１−７ト識別部、１３０はメ
モリ制御部、１４０はデータ転送部である。又１５０は
メインユニット、１６０〜１６３はＤＲＡＭユニットで
ある。以下、各部について説明する。

ＳＣ３Ｉ　　Ｉ／Ｆ　（１１０）はＤＲＡＭユニットと
上位ホストコンピュータ（Ｉ６）間の応答動作部である
。ＳＣ３Ｉバスを経由して上位から与えられたセクショ
ンへの応答、コマンドのデコード、メソセージ、ステー
タスの応答及びセレクションはすべて後述するマイクロ
プロセッサと５ｃＳＩチツプの間のやりとりで処理され
る。

５Ｃ３Ｉ　　Ｉ／Ｆ（１１０）に採用した５Ｃ３Ｉチツ
プは１６ｂｉｔパス版であり、本実施例のマイクロプロ
セッサのバス巾が１６ビツトであることとあいまって、
２バイト幅の効率の良い転送が可能である。これによっ
てメモリ転送の周波数を下げ、低消費電力化をはかるこ
とができる。

このインタフェースは、次のような手順で５Ｃ３Ｉ　　
Ｉ／Ｆの命令を処理する。

上位装置（ＳＣ３Ｉコントローラ）からセレクションさ
れると、自動的にコマンドモードになり、コマンドを受
は取った後、５Ｃ３Ｉチツプに割り込みが入る。

５ｃｓｒチツプは、インターフェース用バッファの中身
を読み、コマンドのデコードを行い、その内容に従い、
動作を（例えばデータの転送を）開始する。

次に、装置内ユニット識別部（１２０）は装置内には各
種のユニットが、任意のスロット位置に必要数取り付け
られて居り、それを装置内ユニット識別部によって自動
認識する。

装置内ユニット識別は以下のようにして行われる。メイ
ンユニット（１５０）のマザーボードの各スロット（１
５１）〜（１５３）には、固有のアドレス番号が与えら
れており、そこに挿入されたＤＲＡＭユニット（１６０
）に、４ビツトのアドレス番号が送出される。

各ＤＲＡＭユニットには、その種類を示す、４ビツトの
ユニットタイプが与えられている。

マイクロプロセッサ（８）から各ＤＲＡＭユニットに、
アドレス線と、ユニットタイプ線が接続されており、マ
イクロプロセッサ（８）の指定したアドレスとアドレス
番号が一致したアドレスのユニットが、ユニットタイプ
線上に、自分のユニットタイプを送出する。

以上の機能を利用して、アドレスの論理物理変換後、該
当するＤＲＡＭユニットをユニットアドレス線で選択し
、ユニット内のページをページ設定線で指定する。ここ
でページとはこれによって半導体記憶素子アレイの３２
ＭＢのメモリ空間を８ＭＢ単位のページに区切って制御
することが行ねれる。

各ユニットあたりのページ数、装置あたりのユニ７ト数
は装置起動時のユニットタイプアドレスサーチによって
マイクロプロセッサ（８）上のテーブルにセットされ、
論理物理変換等で参照される。

また、装置が稼動状態でもユニット実装状態をモニタし
ているので、各ユニットの増設、縮退が容易である。

次に、メモリ制御部（１３０）においてはＲＡＳ、ＣＡ
Ｓ制御及びリフレソンユ制御は１６ＭＢ単位に制御回路
（ＩＣ）を用意し、ＣＰＵのマツブトＩ１０として位置
づけられる。

基本クロックが常時与えられ、一定時間ごとのリフレッ
シュ動作が実施される。将来のアドレス拡張は拡張用デ
ータラ、チを設け、８ＭＢごとのページ拡張を行う。

ページ設定は、メインユニット上のユニットアドレスレ
ジスタ（４ｂｉｔ）とページ設定レジスタ（４ｂｉｔ）
を用いて設定される。ＤＲＡＭユニット内のページは、
１６ページまで拡張可能で１６ＭｂＤＲＡＭ使用のＤＲ
ＡＭユニットへ拡張可能である。

メモリ制御とりフレンシュ動作は、ＤＲＡＭコントロー
ラ（３）を、また半導体記憶素子アレイのアドレスをセ
ントするアドレスランチには、１１ｂｉｔデータラツチ
を採用する。

ＤＲＡＭコントローラ（３）は、１６Ｍ、Ｂのメモリ単
位に配置させる（３２ＭＢ　　ＤＲＡＭユニットに２個
）。

装置内の各ＤＲＡＭコントローラ（３）の、リセット解
除のタイミングをずらすことによって各ユニットのりフ
レッシュタイミングをずらし、消費電力を下げる。

次に、データ転送部（１４０）はＤＲＡＭ上へのリード
ライト動作に係わるデータ転送を行う。

後述するＤＲＡＭコントローラ（３）によりＣＰＵを経
由せずに５Ｃ３ＩコントローラとＤＲＡＭの間で直接転
送が行われる。

動作はライト動作とリード動作とに分かれる。

ライト動作は、ＤＲＡＭ上に上位装置からのライトデー
タを書き込む動作である。５Ｃ３Ｉ　　Ｉ／Ｆを経由し
送られてきた１バイト幅のデータは４バイトごとに７ビ
ツトのＥＣＣを付け３９ビット単位にＤＲＡＭ上に書き
込まれる。

リード動作はＤＲＡＭからデータを読み出し、上位装置
に転送する動作である。ＤＲＡＭから読みだされた３９
ビツトのデータはＥＣＣ回路（７）で誤りの検出、訂正
を行った後ｌバイト幅にして５Ｃ３Ｉ　　Ｉ／Ｆを経由
して上位装置に転送される。

上位装置（ＳＣ３Ｉコントローラ）から送られる転送要
求は、一定長の論理ブロック番号と転送ブロック数で与
えられる。これを装置内のアドレス空間に変換して、転
送開始アドレス（該当するＤＲＡＭユニットとそのユニ
ット内の該当アドレス）とデータ転送バイト数に変換し
てＤＲＡＭに与えられる。

この転送の中核をなすのが、マイクロプロセッサ（８）
である。このマイクロプロセッサ（８）の特徴は次の通
りである。

内部３２ｂｉｔ、１６ｂｉｔバスを備えるため、データ
転送効率が良い。

スリーブモード及びストップモードを用いて、低消費電
力運転が出来る。

以上に述べたのがＤＭＡ転送であって、通常のデータ転
送であるが、データのコンベアを行うときには、プログ
ラム転送を行う、これは、ＤＭＡを使用せずに、プログ
ラムでメモリ間のデータ転送を行うものである。自己診
断や、ＥＣＣ回路（７）の不具合時のパスに使用する。

次に、第２図は本実施例の構成図である。

１個又は２個以上の欠陥ビットを含む半導体記憶素子ア
レイ　（１）があり、ＤＲＡＭコントローラ（３）はそ
のデータの読み出し、データの書き込みの制御をおこな
う制御部である。アドレスバス（４）はＤＲＡＭコント
ローラに起動命令を与え、該半導体記憶素子アレイに読
み出し、書き込みの対象となるアドレスを与えデータの
転送を制御するＤＭＡコントローラ（５）よりアドレス
を半導体記憶素子アレイ（１）に伝送する複数ビットか
らなるハスである。データバス（２）はデータのエラー
を検知し補正するＥＣＣ回路（７）よりデータを半導体
記憶素子アレイ（１）に伝送する複数ビットからなるハ
スである。マイクロプロセッサ（８）はＤＭＡコントロ
ーラ（５）、ＥＣＣ回路（７）及びＩ／Ｆ制御部（６）
を制御する中央制御装置である。欠陥アドレス記憶メモ
リ（９）は、アドレスバス（４）の途中に介在する欠陥
アドレス操作回路（１２）に対し記憶されている欠陥ア
ドレスと代替アドレスの情報を与えるメモリである。欠
陥ビット記憶メモリ（１０）はデータバス（２）の途中
に介在する欠陥データ操作回路（１３）に対し記憶され
ている欠陥データと代替データの情報を与えるメモリで
ある。欠陥代替用半導体記憶素子（１１）は半導体記憶
素子アレイ（１）の欠陥ビットに代替するデータを記憶
する素子である。カウンタ（１４）はソフトエラーの計
数器である。シリアルポート（１５）はマイクロプロセ
ッサ（８）の外部パソコン（１７）との接続部である。

ホストコンピュータ（１６）はインターフェースを介し
て本装置と接続し、Ｉ／Ｆ制御部（６）はデータ及びコ
マンドの授受の制御部である。

（２）実施例の動作の説明次に動作について説明する。

上位システムであるホストコンピュータ（１６）から与
えられた命令は授受を制御するＩ／Ｆ制御部（６）に入
力される。命令はその後ＤＭＡコントローラ（５）と上
記１／Ｆ制御部（６）を統括制御するマイクロプロセッ
サ（８）によって解読され実行される。命令は転送命令
が主たるものであり、データの転送はＤＭＡコントロー
ラ（５）及びＥＣＣ回路（７）が実行する。上位システ
ムから指示されたデータの転送開始論理アドレスと転送
データ量からマイクロプロセッサ（８）が、実際のデー
タ転送開始アドレスとデータ転送量を算出し、ＤＭＡコ
ントローラ（５）に与える。

ＤＲＡＭコントローラ（３）はデータの読み出し、書き
込みのタイミングを制御して、データが記憶されている
半導体記憶素子アレイ（１）に対してデータの読み出し
、書き込みタイミング信号を与える。アドレスバス（４
）はこのときの読み出しデータ又は書き込みデータのア
ドレスを与え、データバス（２）は読み出しデータまた
は書き込みデータを伝送する。

第３図は半導体記憶素子アレイ及び欠陥ビットの属性を
示す図である。

第３図に図示するように、半導体記憶素子アレイ（１）
のメモリ空間を三次元的にＸ、Ｙ、Ｚ軸で表し、Ｚ軸が
ＲＯＷ（行ともいう）、Ｙ軸がＣＯＬＵＭＮ（列ともい
う）とする。

半導体記憶素子アレイ（１）はデータを記憶するが、デ
ータ用に３２石、そのデータのＥＣＣ用に７石、更にデ
ータ代替用に欠陥代替用半導体記憶素子（１１）と呼ぶ
２石の４ＭｂＤＲＡＭが１ブロンクに搭載される。この
ブロックがＩＤＲＡＭユニット上に２ブロンク実装され
る。欠陥代替用半導体記憶素子（１１）は行の代替に１
石用い、列の代替に他の１石を用いる。

また、アドレス空間は、２０４８ＲＯＷｘ（１９８４＋
６３＋１）ＣＯＬＵＭＮからなる。

ＣＯＬＵＭＮの中の６３はＣＯＬＵＭＮシフト代替のエ
リヤで、残り１はＣＥアドレスとして自己診断に使用す
る。

次に欠陥代替方式について述べる。

欠陥代替とはＤＲＡＭ上に存在する欠陥ビットを回避し
てリードライトする技術であり、欠陥の存在の可能性の
あるＤＲＡＭを使いこなし安価で信鯨性の高い装置を実
現するためのキーとなるものである。

これを実現するため本実施例においては以下のような対
策が講じられている。

生産工程中及び起動時の自己診断さらには装置稼動状態
においてデータの転送命令実行中にエラーが検知された
場合は、以降欠陥アドレスをアクセスしないように物理
的にアドレスを代替する動作、又は欠陥のデータ線を入
れ替える動作が実施される。

この欠陥代替を行った際の欠陥情報はＤＲＡＭユニット
単位に限定して管理するため、これを記憶するＥＥＰＲ
ＯＭ　（８ＫＸ８　ｂ　ｉ　ｔ）は、欠陥ビット記憶メ
モリ（１０）としてＤＲＡＭユニット（１６０）上に搭
載されている。

欠陥の種類は次の通りである。

本装置のメモリ空間は、４ＭｂのＤＲＡＭを３９石スタ
ンクされ構成される。このメモリ空間に、欠陥が存在す
るとすると、アドレスが連続しない点型欠陥（１８ａ）
、１石のなかで行方向、または列方向にアドレスが連続
するＸＹ型欠陥（１８ｂ）、７ｉ数個の石の同一アドレ
スに存在するＺ型欠陥（１８ｃ）及び、１石の中で行方
向と列方向にアドレスが連続するプール型欠陥（１８ｄ
）の四種類に分類される。

欠陥代替の方法については、このような４種類の欠陥を
効率良く代替処理するために、以下の２種類の欠陥代替
方法を併用するとよい。

代替方法の−としてデータ代替がある。これは代替用メ
モリのデータを欠陥部のそれと入れ替えるものである。

欠陥代替用の冗長メモリを備え、欠陥が存在するアドレ
スでのデータ中、欠陥であるビットのデータと欠陥代替
用のメモリのデータを入れ替えることによって代替する
。

欠陥位置を記憶するメモリを節約する為に、代替の単位
は、行単位、列単位で行われ、欠陥代替用メモリとして
行代替用と列代替用の２石（欠陥のないＤＲＡＭ）が必
要で設けられている。

欠陥情報はＤＲＡＭユニット（１６０）上の欠陥ビット
記憶メモリ（１０）に、欠陥のアドレス（行または列）
において、欠陥の存在するビット番号を出力するように
記憶されている。

この出力によってデータ線のセレクタを切り替え、欠陥
アドレス（行または列）において、欠陥ビット出力を、
欠陥代替用のＤＲＡＭ出力と入れ替える。

欠陥ビット記憶メモリ（１０）は、後に詳細に説明する
が、行用上列用のメモリがありそれぞれ第５図に示すよ
うにＤＲＡＭと同一のアドレスが与えられて動作してお
り、記憶されている内容は下位６ビツトがそのアドレス
での代替するビット番号で、ＭＳＢが代替フラグを示し
、代替済みでこのビットが有意になる。たとえばメモリ
アレイの上から３石目の５列目に１８ａのような欠陥ビ
ットあるとすると、ＣＯＬＬＩＭＮ代替用記憶素子（Ｉ
ｌａ）に対するＣＯＬＵＭＮ代替ＥＥＰＲＯＭ（１０ｂ
）のアドレス５の内容は１１００００×１となり、上か
ら３石目（つまり３ビツト目）が代替されることを示す
。

代替方法の二としてシフト代替がある。欠陥アドレスを
避けるようにアドレスを変換するものである。

欠陥情報はＤＲＡＭユニット上のＥＥＦＲＯＭに、欠陥
の存在する列が指定された場合には、そこを避けるよう
に、列アドレスをシフトするだけの定数が記憶されてお
り、列アドレスライン上におかれた加算器である欠陥ア
ドレス操作回路（１２）によって指定するアドレスを変
更する。

一般にＥＥＦＲＯＭはアクセスタイムが長いため（１５
０〜２５０ｎｓ）　ＥＥＰＲＯＭ　（１０ａ）の内容（
列のデータ代替用ＥＥＰＲＯＭの後ろ半分のアドレスを
兼用している）をいったんＳＲＡＭ（Ｘ８）にロードし
て使用する。

このＳＲＡＭのアドレスは、ＤＲＡＭの列アドレスと同
一のものが与えられており、そのアドレスでの、アドレ
スのシフト量が第６図に示すように下位６ビツトで記憶
されている。

欠陥ビン）（１８ａ）のように三次元的に孤立している
とき、欠陥ビット（１８ｂ）のように−次元的に連なっ
ているきはデータビットの入れ替え（データ代替）を行
うようにし、欠陥ビット（１８ｃ）のように二次元的に
拡がっているとき、欠陥ビット（１８ｄ）のようにかな
り大きいときはアドレスの代替（シフト代替）を行なう
のが適当である。

次に欠陥が検出された時機又は場所による代替の手順に
ついて説明する。

欠陥の検出場所により分類すると次の３つに分類される
。

■出荷前のメモリチエツクで発見された欠陥。

■装置起動時に発見された欠陥。

■装置稼動中に発見された欠陥。

■では電圧、温度の環境条件の変化を併用し書き込みデ
ータ読み出しデータの比較をしながら欠陥の検知を行う
。

■では装置ｔｌｆＸ導入後３０秒〜１分間の間に全メモ
リ空間に対してデータの書き込み及び読み出しを行いな
い、欠陥の検知を行い欠陥が検知されれば代替処理を行
いＲＥＡＤＹを出力する。

■及び■で発見された欠陥は、発見された時欠陥アドレ
ス記憶メモリ　（９）及び欠陥ビット記憶メモリ（１０
）に代替登録され処理される。

これらの欠陥処理情報は、欠陥が発見されるたびに蓄積
されていく。

■は特に生産工程中のＥＴＦ　（エラーテストフォーマ
ット）ステージであらかしめＤ　ＲＡ　Ｍユニット（１
６０）単位で代替がおこなわれる。

■の場合でも、最終的には■■と同様の処理が行われる
が、現に使用中のデータを失わないために、次に示す手
順をふむ。

ＥＣＣ回路（７）で回復可能なエラーが検知された場合
は、マイクロプロセッサ（８）で同一アドレスでの回復
可能なエラーを計数し、これが複数回計数した場合には
やがて回復不能のエラーに進展する可能性があるので、
所定回数の計数をしてそのアドレスを含むブロックを別
の空き領域に複製する。

以陳このブロックのアクセス命令を受は取った場合には
マイクロプロセッサ（８）が変換アドレスを記憶してお
り自動的に代替さきのアドレスをアクセスする。

同時にこの欠陥アドレスにおいても■■と同様に代替処
理が施される。

但し欠陥代替単位が行又は列単位であるから、他の必要
なデータを…なわないために代替単位の複製を行ってか
ら代替処理を行う必要がある。

このために電源再投入時にはマイクロプロセッサの変換
アドレス情報は消失しているが、しかし欠陥記憶メモリ
の内容は更新されているので、ソフトエラーの複数回発
生したアドレスは代替済みであり再びアクセスされるこ
とはない。

その他にも、外部から強制的に代替処理をさせたり、欠
陥代替情報を外部へ吸い上げる機能を持たせ生産及び保
守用の機能を維持する。

又、シリアルポート（１５）を備え、これを介してパソ
コン（１７）等に接続できる。このシリアルポート（１
５）経由で欠陥アドレス記憶メモリー（１０）及び欠陥
ビット記憶メモリー（１０）の書き換えが可能である。

これは装置がオンライン状態でも実行できるため接続さ
れているシステム上でのエラーの頻度の高いアドレスが
判明した場合には、システムを止めることな（強制的に
Ｈ／Ｗ代替を実施出来る。

又、その欠陥代替状況は欠陥ビット記憶メモリー（１０
）の内容を読み出すことができる構造になっており、出
荷時や、稼働時の欠陥代替の様子を調べることが出来る
。

欠陥代替時に、代替対象にどの代替方法を適用するかを
判断する手順はＤＲＡＭのテスト方法及び欠陥の種類を
考慮して選択する。

本発明において欠陥の代替は次のように行なわれる。

ホストコンピュータ（１６）よりＩ　／　Ｆ　＊Ｊ御部
（６）を介してデータの転送命令実行中に、ＥＣＣ回路
（７）において回復不能エラーが検知された場合は、こ
のエラー発生時のアドレス情報に基づいて、以陳この欠
陥アドレスをアクセスしないように物理的にアドレスを
代替するか（シフト代替）、または欠陥データビットを
入れ替える動作（データ代替）が実施される。

欠陥の代替に先立ち、欠陥の存在及び種類を発見する場
合の動作について説明する。

出荷時、あるいは装置起動時に欠陥を発見するための診
断プログラムを走らせる。この診断プログラムは、所定
のアルゴリズムに基づいて、半導体素子アレイ（１）の
各ビットが正しく読み書きできるかチエツクする。たと
えば、所定のアルゴリズムとは、半導体素子アレイ　（
１）に所定のデータパターンを書き込み、これを再び読
み出して比較することにより各ビットが正常か否か判定
できる。　　このようにして各ビットを検査すると、欠
陥ビットがどこに存在しているかがわかるので、欠陥ビ
ットのマツプを作成する。欠陥ビットのマツプが作成さ
れたら、前述したような点型欠陥（１８ａ）か、ＸＹ型
欠陥（１８ｂ）か、Ｚ型欠陥（１８ｃ）か、プール型欠
陥（１８ｄ）かを判断する。三次元方向に欠陥ビットが
連続していない場合に点型欠陥と判断する。また、行（
Ｘ）方向または列（Ｙ）方向に２個以上欠陥ビットが連
続する場合をＸＹ型欠陥とする。またＺ方向（つまり同
一アドレスに）複数個の欠陥ビットがあればＺ型欠陥と
判断する。そして、行（Ｘ）と列（Ｙ）の両方向に欠陥
ビットがあればプール型欠陥と判断する。

この欠陥アドレス及び欠陥ビットの存在の検出及び種類
の識別の動作ついて第８図により説明する。

第８図は欠陥の検出・識別のフローチャートである。

ステップＳｌにおいて開始する。

ステ、プＳ２において全アドレスについて、所定テスト
パターンを本装置に書き込んで記憶させ、次いで記憶さ
れたデータに基づいてテストパターンを読み出し、読み
出されたテストパターンを書き込んだ所定テストパター
ンと比較を行い、全て終了したか否かをみる。終了した
ときはステップＳ８に進む。

終了していないときは、先ずステップｓ３に進んで所定
テストパターンの書き込みを行い、次いでステップＳ４
に進んで所定テストパターンの読み出しを行いステップ
Ｓ５に進む。

ステップＳ５において所定テストパターンとの比較を行
い、同一であればステップｓ６に進み、次のアドレスに
ついて所定テストパターンの書き込み、読み出し及び比
較を行うためステップｓ２に戻る。

ステップＳ５において読み出されたテストパターンと書
き込んだ所定テストパターンとの比較を行って同一でな
ければステップｓ７に進む。

ステップＳ７において欠陥ビットの一時的な記憶をして
欠陥ビットマツプの作成を行いステップＳ６に進み、次
のアドレスについて順次所定テストパターンの書き込み
、読み出し及び比較を行うためステップＳ２に戻る。

ステップＳ８において全アドレスについて上記の比較が
終了したとき欠陥ビットマツプにある欠陥ビットが点型
欠陥か否かをみる。欠陥ビットが点型欠陥であり、他の
型の欠陥ビットが無いときはステップ３１２に進み終了
する。欠陥ビ・ントマップに最初から欠陥ビットが無い
ときも同様である。欠陥ビットが点型欠陥でないときは
ステップＳ９に進む。

ステップＳ９において欠陥ビットがＸＹ型欠陥か否かを
みる。欠陥ビットがＸＹ型欠陥であり、他の型の欠陥ビ
ットが無いときはステップＳ１２に進み終了する。欠陥
ビットがＸＹ型欠陥でないときはステップＳ１０に進む
。

ステップＳＩＯにおいて欠陥ビットがＺ型欠陥か否かを
みる。欠陥ビットがＺ型欠陥であり、他の型の欠陥ビッ
トが無いときはステップＳ１２に進み終了する。欠陥ビ
ットがＺ型欠陥でないときはステップ３１１に進む。

ステップ３１１において欠陥ビットがプール型欠陥か否
かをみる。欠陥ビットがプール型欠陥であり、他の型の
欠陥ビットが無いときはステップＳ１２に進み終了する
。欠陥ビットがプール型欠陥でないときは既に他の型の
欠陥ビットが無いからステップＳ１２に進み終了する。

このようにして、点型欠陥かＸＹ型欠陥と判断したもの
は、ビット代替を行うため、そのビット位置を欠陥ビッ
ト記憶メモリ（１０）に記憶する。

また、Ｚ型欠陥の場合は、アドレス代替を行うため、そ
のアドレスを欠陥アドレス記憶メモリ　（９）に記憶す
る。また、プール型欠陥の場合は、ビット代替でもアド
レス代替でもかまわないが、第３図では、ビット代替の
場合を示している。なお、第４回に示すように欠陥ビッ
ト記憶メモリ（１０）はＲＯＷ代替ＥＥＰＲＯＭ　（１
０ａ）とＣＯＬＵＭＮ代替ＥＥＰＲＯＭ　（１０ｂ）か
らなっており、行（Ｘ）方向に欠陥ビットが存在する場
合には、ＲＯＷ代替ＥＥＰＲＯＭ　（１０ａ）に記憶し
、列（Ｙ）方向に欠陥ビットが存在する場合には、ＣＯ
ＬＵＭＮ代替ＥＥＰＲＯＭ　（１０ｂ）に記憶する。点
型欠陥あるいはプール型欠陥の場合はどちらでもよい。

第５図はこのＣＯＬＵＭＮ代替ＥＥＰＲＯＭあるいはＲ
ＯＷ代替ＥＥＰ、ＲＯＭの内部フォーマントを示す図で
ある。アドレス（ＡＤＲ３）が０〜２０４７まであり、
各アドレスが８ビツトで構成されている。このアドレス
は、半導体記憶素子アレイのアドレスに一対一に対応し
ている。そして、８ビツト中６ビノトは、アドレスで指
定された３２ビツト中の欠陥ビット位置を示すために用
いられる。また、１ビツトはこの６ビノトが有効か否か
、つまり欠陥代替をするか否かを示すフラッグが記憶さ
れる。もし、診断プログラムでＲＯＷアドレス１００の
１６ビツト目が点型欠陥であると診断されたと仮定し、
これをＲＯＷ代替ＥＥＰＲＯＭ（１０ａ）に登録する場
合は、ＲＯＷ代替ＥＥＰＲＯＭ　（１０ｂ）のアドレス
１００は以下のようになる。

ＬＳＢ←　　　　　　　　　→Ｍ　Ｓ　Ｂ１００番地　
０　０　０　０　１．０．ｘ　　１そして、半導体記憶
素子（１１）のＲＯＷ代替部（１ｌ　ｂ）の１００行目
が代替される行となる。

次に、第６図を用いて欠陥アドレス記憶メモリ（９）の
フォーマットを説明する。アドレスの代替はＣＯＬＵＭ
Ｎ方向にシフトさせることによって行うようにする。こ
のため、ＣＯＬＵＭＮシフト代替エリアが設けてあり最
大６３までのアドレス代替が可能である。

図に示すようにＣＯＬＵＭＮアドレス（ＡＤＲ５）が０
〜２０４７まであり、各アドレスは８ビツトで構成され
ている。８ビツト中６ビノトは、アドレスのソフト量が
入り、１ビツトにはシフトすることを知らせるフラッグ
を記憶させる。　たとえばＣＯＬＵＭＮアドレス１００
と１０２をアドレス代替しなければならないと判断した
とき、欠陥アドレス記憶メモリ（９）の１００番地前後
は以下のようになる。

９９　０　０　０　０　０　０　　ｘ　　０１００　１
　０　０　０　０　０　　ｘ　　１←１０１　０　１　
０　０　０　０　　ｘ　　１１０２　０　１　０　０　
０　０　　ｘ　　１←１０３　０　１　０　０　０　０
　　ｘ　　１つまりｎヶ目の欠陥に対してその欠陥の存
在するアドレス−（ｎ−１）から以降にｎを連続して記
録するようにしている。

このようにすると、１００番地をアクセスするとき、実
際にはシフト量を加算することにより１０１番地をアク
セスすることになる。同様に１０１番地の場合は１０３
番地をアクセスし、１０２番地をアクセスするときは実
際には１０４番地をアクセスすることになり、１００番
地と１０２番地はアクセスから除外させる。

次に、実際のアクセス時にどのようにしてアドレスの代
替が自動的に行われるかを説明する。

まず、マイクロプロセッサ（８）からアクセスするアド
レスをＤＭＡコントローラ（５）へ与える。ＤＭＡコン
トローラ（５）は欠陥アドレス記憶メモリ（９）にすで
に記憶されている欠陥アドレスの情報に基づき、代替ア
ドレスの指示を欠陥アドレス操作回路（１２）に与える
。欠陥アドレス繰作回路（１２）は欠陥アドレス記憶メ
モリ（９）に記憶されている代替アドレスを欠陥アドレ
スに代替する。

第４図に示すように、欠陥アドレス操作回路（１２）に
は加算器が構成されていて、欠陥アドレス記憶メモリ（
９）はアドレスをシフトするシフト数を出力する。例え
ば、アドレス１００．２００に欠陥ビットが存在する場
合には、アドレス１００〜１９９では１を、２００以降
は２を出力する。ＤＭＡコントローラ（５）が与えたア
ドレスに対してこのシフトするシフト数を加算器で加え
たアドレスを半導体記憶素子アレイ（１）に与える。こ
れによって欠陥ビットを避けるようにアドレスを設定出
来る。

次に、欠陥アドレスにおける欠陥ビットの代替について
述べる。欠陥ビット記憶メモリ（１０）に欠陥アドレス
におけるデータの正しくないビットの欠陥位置の情報が
記憶されており、この欠陥ビット記憶メモリ（１０）は
半導体記憶素子アレイ　（１）と同一アドレスに割りつ
けられている。

つまり半導体記憶素子アレイ（１）の行方向アドレスは
同時にＲＯＷ代替半導体記憶素子の行方向アドレスにも
連なかっており、半導体記憶素子アレイ（１）のＸ＝１
００が指定された場合、ＲＯＷ代替半導体記憶素子のχ
−１００のデータも同時に選択される。

欠陥データ操作回路（１３）は欠陥代替用半導体記憶素
子（１１）に記憶されている代替データをデータバス（
２ａ）を介して入力する。この際欠陥データ操作回路（
Ｉ３）はセレクタとして機能し、欠陥ビット記憶メモリ
（１０）で当該行又は列が欠陥であり代替されていると
判断すると、半導体記憶素子アレイ（１）から出力され
る欠陥データを欠陥データ操作回路（１３）内で捨て、
かわりに欠陥代替用半導体記憶素子（１１）からの代替
データを選択して出力する。

欠陥ビット記憶メモリ（１０）は、ＤＭＡコントローラ
（５）からＲＯＷとＣＯＬＵＭＮとそれぞれにアドレス
を与えられたデータの転送を受ける。

欠陥データ操作回路（１３）はセレクタとして構成され
ている。半導体記憶素子アレイ（１）から出力される欠
陥データを選択的に通過させずに正常なデータのみを通
過させる。欠陥ビット記憶メモリ（１０）は欠陥アドレ
スにおける欠陥ビットの位置を出力し、その出力によっ
て欠陥データ操作回路（１３）が半導体記憶素子アレイ
（１）にある欠陥データを欠陥代替用半導体記憶素子（
１１）にある正しい代替データで入れ替える操作を行う
。

次に、欠陥データ操作回路（１３）について第７図によ
り説明する。第７図は欠陥データ操作回路（１３）の回
路図である。

欠陥データ操作回路（１３）には、ＥＣＣ回路（７）に
連なるデータバス（２）の−の部分（２ｂ）と、又半導
体記憶素子アレイ（１）に連なるデータバス（２）の他
の部分（２ｃ）とが接続し、又欠陥代替用半導体記憶素
子（１１）には別にデータバス（２ａ）が接続していて
、データが欠陥データ操作回路（１３）を経由して伝送
される。

欠陥ビット記憶メモリ（１０）からは欠陥ビットに関す
る情報がＲＯＷ及びＣＯＬＵＭＮそれぞれに入力される
。欠陥データ操作回路（１３）はＤＭＡコントローラ（
５）によりデータの転送を制御される。

データがＥＣＣ回路（７）に連なるデータバス（２）の
−の部分（２ｂ）より、欠陥データ操作回路（１３）に
入力されるとき、データが正常で、即ちデータに欠陥が
無い場合は、データは欠陥データ操作回路（１３）の中
のバッファ回路（１３ａ）に入力されこれを経由して出
力され、データバス（２）の他の部分（２ｃ）より半導
体記憶素子アレイ（１）に伝送される。

この際、データに欠陥があるときは、データは半導体記
憶素子アレイ（１）のＲＯＷ及びＣＯＬＵＭＮの何れに
ある場合も、欠陥ビット記憶メモリ（１０）からの欠陥
ビットに関する情報の入力と共にＡＮＤ回路（１３ｂ）
に入力し、これを経由して別に接続されたデータバス（
２ａ）に出力され欠陥代替用半導体記憶素子（１１）に
伝送される。

データが半導体記憶素子アレイ（１）からＥＣＣ回路（
７）に伝送されるときは、データは、データバス（２）
の他の部分（２Ｃ）より欠陥データ操作回路（１３）に
入力され、データが正常であればマルチプレクサ（１３
ｃ）を経て、バッファ回路（１３ｄ）を経由してデータ
バス（２）の−の部分（２ｂ）よりＥＣＣ回路（７）に
伝送される。データが正常でないときは欠陥ビット記憶
メモリ（１０）からの欠陥ビットに関する情報の入力と
共にマルチプレクサ（１３ｃ）に入力するが、ＥＣＣ回
路（７）に伝送されない。

データが欠陥代替用半導体記憶素子（１１）からＥＣＣ
回路（７）に伝送されるときは、データは、別のデータ
バス（２ａ）より欠陥データ操作回路（１３）に入力さ
れ、マルチプレクサ（１３Ｃ）を経て、バッファ回１８
（１３ｄ）を経由してデータバス（２）の−の部分（２
ｂ）よりＥＣＣ回路（７）に伝送される。

このアドレスの代替、データの入れ替えはどちらか一方
が行なわれればよいが、−の欠陥アドレスに対して一ビ
ットの欠陥ビットが含まれている場合はデータビットの
入れ替え、複数の欠陥ビットが含まれている場合はアド
レスの代替を行なう。

なお、これら代替アドレス及び代替データビットは書換
え可能な不揮発性メモリーで構成された欠陥アドレス記
憶メモリ（９）及び欠陥ビット記憶メモリ（１０）に書
き込まれ記憶される。

そして、欠陥アドレス記憶メモリ　（９）及び欠陥ビッ
ト記憶メモリ（１０）は書換え可能な不揮発性メモリー
であるから、その内容はエラーが検知されるたびに更新
され内容は累積していく。

次に予防保守について説明する。

ＥＣＣ回路（７）において回復可能なエラ〜が検知され
た場合、マイクロプロセッサ（８）に設置されたカウン
タ（１４）によって回復可能なエラーを計数し、同一ア
ドレス上において複数回の回復可能なエラーを計数した
場合には、やがて回復不能なエラーに進展する可能性が
大きいから、所定回数を計数したときそのアドレスを含
むブロックを別の使用しない書換え可能な不揮発性メモ
リーの空き領域に複製移転しする。以降このブロックの
アクセス命令を受は取った場合にはマイクロプロセッサ
（８）が変換アドレスを記憶しており自動的に代替アド
レスにアクセスする。

このアドレス位置情報は後の電源投入時ＤＭＡコントロ
ーラ（５）、アドレスバス（４）を介し欠陥アドレス記
憶メモリ　（９）に書き込まれ、又はそのエラー発生ビ
・７ト位置情報が同様の経路で欠陥ビット記憶メモリ（
１０）に書き込まれる。

従って次の電源再投入後にはエラーの所定回数発生した
アドレスは代替済みであるので、再びアクセスされるこ
とはない。

本実施例は、上位装置であるホストコンピュータ（１６
）との交信を行なうＩ／Ｆ制御部（６）とデータの転送
を行なうＤＭＡコントローラ（５）、それらを制御する
マイクロプロセッサ（８）からみると、あたかも欠陥の
ない半導体記憶素子アレイ（１）を扱うように制御でき
る。従って上位装置から与えられた論理アドレスを装置
上の実際のデータ転送開始アドレスを算出する場合の欠
陥回避処理に要する時間が殆ど必要無くなる。

本実施例の装置は出荷前の試験において、欠陥アドレス
及び欠陥ビットの検出を行い、それらの位置情報をあら
かしめ欠陥アドレス記憶メモリ及び欠陥ビット記憶メモ
リに与える。ここでほとんど全ての欠陥に対する代替が
完了され以降これらの欠陥はアクセスされない。

しかし万−新しく発生又は発見される欠陥は以下の通り
処理される。

欠陥回避処理は装置の起動時の自己診断でも行なわれる
。又装置の出荷前試験で、あらかじめ欠陥アドレス及び
欠陥ビットは全て代替アドレス及び代替ビットにより代
替を完了しておき、その後発生したものは不揮発性のメ
モリに累積記憶されていくので、自己診断時に・処理す
るものは極めて少ない。

又本装置は稼動時に検出された欠陥アドレス及び欠陥ビ
ットが検出されるたびに欠陥アドレス記憶メモリ（９）
、欠陥ビット記憶メモリ（１０）に記憶され内容は累積
される。

本装置にはシリアルポート（１５）が設置されてパソコ
ン等に接続され、これを経由して外部から欠陥アドレス
記憶メモリ　（９）、欠陥ビット記憶メモリ（１０）に
欠陥アドレスや欠陥ビットの位置を記憶することができ
る。これは装置がオンライン状態でも実行できる。

また、本実施例の装置は、外形寸法、取付方法、コネク
タ寸法、制御インタフェース等を従来使用されている固
定ディスク装置と同一とすることができる。

又各種のホストコンピュータ（１６）に本実施例の半導
体記憶装置を接続し各種の情報処理装置が構成される。

（発明の効果〕半導体記憶アレイ（１）中の欠陥に対して欠陥アドレス
によるときは欠陥アドレス操作回路（１２）が欠陥アド
レス記憶メモリ（９）の出力に従って予め記憶されてい
る別のアドレスにより欠陥アドレスを代替し、欠陥ビッ
トによるときは欠陥データ操作回路（１３）が欠陥ビッ
ト記憶メモリ（１０）の出力に従ってその欠陥アドレス
における欠陥のあるデータビットを欠陥代替用半導体記
憶素子（１１）に予め記憶されている別のデータビット
と入れ替えデータを代替するから、効果の乏しい大きな
メモリ領域の確保やデータ転送を高速にする等の必要が
なく、又１／Ｆ制御部、データの転送を行なうＤＭＡコ
ントローラ、およびそれらを制御するマイクロプロセッ
サからみると、あたかも欠陥のない半導体記憶素子アレ
イを扱うように制御でき、上位装置から論理アドレスが
与えられ、その論理アドレスを装置において実際のデー
タ転送開始アドレスを算出する場合の欠陥回避処理に要
する時間が殆ど必要無くなる。又半導体記憶素子アレイ
を構成する半導体素子にビット不良が相当数台まれてい
ても信顛性の高い半導体記憶装置が構成できる。

欠陥をＥＥＰＲＯＭよりなる欠陥アドレス記憶メモリ（
９）及び欠陥ビット記憶メモリ（１０）に記憶させ、且
つ予め出荷前に、又稼動時に追加して記憶させ、欠陥の
書換えはオンラインにおいてもシリアルポートを経由し
てパソコン等により行い記憶させることができるから時
間が節約される。即ち本装置は出荷前試験において、欠
陥アドレス及び欠陥ビットの検出を行いそれらの位置情
報をあらかしめ欠陥アドレス記憶メモリ（９）、欠陥ビ
ット記憶メモリ（１０）に与えられ、且つ常に更新され
内容は累積されているから、毎回の起動時に行なわれる
自己診断時に処理する欠陥数が少なく起動時間が短い。

シリアルポー）（１５）が設置され、このシリアルポー
ト経由でパソコン等に接続されて欠陥メモリの書き換え
が行われかつこれは装置がオンライン状態でも実行でき
るから、接続されているシステム上でのエラーの頻度が
高いアドレスが存在すると判明した場合は、装置稼働中
の状態において強制代替処理が行われ、高い保守性が確
保される。

ＥＣＣ回路（７）において回復可能なエラーが検知され
、カウンタ（１４）によって同一アドレス上で複数回の
回復可能なエラーを所定の回数計数した場合、そのアド
レスを含むブロックを別の空き領域に複製し、このとき
同時に欠陥アドレス記憶メモリ（９）と欠陥ビット記憶
メモリ（１０）の内容が併せて更新されるから、回復可
能なエラーが回復不能に進展した場合にあっても、その
ために又は（１１）の半導体記憶装置にアクセスするこ
とを回避することが出来る。

又次の電源投入後に同じブロックのアクセス命令を受は
取ったときには、欠陥アドレス記憶メモリ（９）又は欠
陥ビット記憶メモリ（１０）の内容が更新されているの
で自動的に代替先きのアドレスをアクセスするから時間
の無駄がない。

外形寸法その他が在来製品と同一であるから使用しやす
い。

ホストコンピュータに接続して広範囲に情報処理装置を
構成できるから広範囲に使用できる。

欠陥の集合状態に対応して代替が行われるから、正常で
ありながら使用されなくなる欠陥のないビットが少数に
抑えられる。

欠陥ビットを含む不良チップを救済することにより大容
量の半導体記憶装置を廉価に提供できる。

【図面の簡単な説明】

第１図は一実施例の半導体記憶装置の全体の構成を示す
構成図、第２図は半導体記憶装置を示す構成図、第３図は半導体
記憶素子アレイ及び欠陥ビットの属性を示す図、第４図は概略の回路図、第５図及び第６図はそれぞれＥＥＦＲＯＭの内部フォー
マットを示す図、第７図は欠陥データ操作回路の回路図、第８図はフロー
チャート、第９図は従来の半導体記憶装置の簡略構成図である。［主要部分の符号の説明］（１）二手導体記憶素子アレイ（２）：データパス（３）：ＤＲＡＭコントローラ（４）ニアドレスハス（５）：ＤＭＡコントローラ（６）：　Ｉ／Ｆ制御部（７）：ＥＣＣ回路（８）二マイクロプロセッサ（９）：欠陥アドレス記憶メモリ（１０）：欠陥ビット記憶メモリ（１１）：欠陥代替用半導体記憶素子（１２）：欠陥アドレス操作回路（１３）：（１４）　　：（１Ｂ）：欠陥データ操作回路カウンタ欠陥アドレス二手導体記憶装置二メモリ制御部：データ転送部：ＤＲＡＭユニット

Claims

【特許請求の範囲】

（１）以下の要素を有する半導体記憶装置（ａ）情報を記憶し、欠陥ビットを有する可能性のある
複数個の半導体メモリ素子からなる半導体記憶素子アレ
イと、（ｂ）該半導体記憶素子アレイにデータを伝送する複数
ビットからなるデータバスと、（ｃ）上記半導体記憶素子アレイにアドレスを入力する
複数ビットからなるアドレスバスと、（ｄ）該半導体記
憶素子アレイに書き込まれたデータの読み出し、データ
の書き込みの制御をおこなう読み書きコントローラと、（ｅ）ホストコンピュータ等の外部システムとのデータ
及びコマンドの授受を制御するインタフェース制御部と
、（ｆ）上記読み書きコントローラと上記インタフェース
制御部を統括制御するマイクロプロセッサ部と、（ｇ）少なくも１個の欠陥ビットの存在するアドレスと
、該アドレスを代替する代替アドレスに関する情報を記
憶し出力する欠陥アドレス記憶メモリと、（ｈ）上記欠陥アドレス記憶メモリの出力に従って、該
代替アドレスをもって該欠陥ビットの存在するアドレス
に代替操作する欠陥アドレス操作回路。
（２）以下の要素を有する半導体記憶装置（ａ）情報を記憶し、欠陥ビットを有する可能性のある
複数個の半導体メモリ素子からなる半導体記憶素子アレ
イと、（ｂ）該半導体記憶素子アレイにデータを伝送する複数
ビットからなるデータバスと、（ｃ）上記半導体記憶素子アレイにアドレスを入力する
複数ビットからなるアドレスバスと、（ｄ）該半導体記
憶素子アレイに書き込まれたデータの読み出し、データ
の書き込みの制御をおこなう読み書きコントローラと、（ｅ）ホストコンピュータホストコンピュータ等の外部
システムとのデータ及びコマンドの授受を制御するイン
タフェース制御部と、（ｆ）上記読み書きコントローラと上記インタフェース
制御部を統括制御するマイクロプロセッサ部と、（ｇ）欠陥ビットの存在するアドレスで出力されるデー
タの中に存在する該欠陥ビットの位置の情報を記憶し出
力する欠陥ビット記憶メモリと、（ｈ）欠陥ビットに代
替する欠陥代替用半導体記憶素子と、（ｉ）上記欠陥ビット記憶メモリの出力に従って、上記
欠陥ビットの入出力と上記欠陥代替用半導体記憶素子の
入出力を入替操作する欠陥データ操作回路。
（３）情報を記憶し、１個又は２個以上の欠陥ビットを
有する１個又は２個以上の半導体メモリ素子を含む複数
個の半導体メモリ素子からなる半導体記憶素子アレイと
、該半導体記憶素子アレイにデータを伝送する複数ビット
からなるデータバスと、該半導体記憶素子アレイに書き込まれたデータの読み出
し、データの書き込みの制御をおこなうＤＲＡＭコント
ローラと、該ＤＲＡＭコントローラに起動命令を与え、該半導体記
憶素子アレイに読み出し、書き込みの対象となるアドレ
スを与えデータの転送を制御するＤＭＡコントローラと
、上記ＤＭＡコントローラから出力され、上記半導体記憶
素子アレイにアドレスを入力する複数ビットからなるア
ドレスバスと、ホストコンピュータと磁気ディスクインタフェースを介
して行われるデータ及びコマンドの授受を制御するイン
タフェース制御部と、読み出し動作においては上記半導体記憶素子アレイから
転送されるデータを読み出し、データのエラーを検知し
補正し、上記データバスにデータを入力し書き込み動作
においてはホストコンピュータから転送されたデータか
らＥＣＣデータを生成するＥＣＣ回路と、上記ＤＭＡコ
ントローラと上記インタフェース制御部を統括制御する
マイクロプロセッサとを備えた半導体記憶装置において
、１個又は２個以上のビットからなるアドレスの中、少
なくも１個の欠陥ビットの存在するアドレスと、該アド
レスに代替する代替アドレスに関する情報を記憶し出力
する欠陥アドレス記憶メモリと、上記欠陥アドレス記憶メモリの出力に従って、該代替ア
ドレスをもって該欠陥ビットの存在するアドレスに代替
操作する欠陥アドレス操作回路とを有することを特徴と
する半導体記憶装置。
（４）欠陥アドレス記憶メモリ及び欠陥アドレス操作回
路に代えて、欠陥ビットの存在するアドレスで出力されるデータの中
に存在する該欠陥ビットの位置の情報を記憶し出力する
欠陥ビット記憶メモリと、欠陥ビットに代替する欠陥代替用半導体記憶素子と、上記欠陥ビット記憶メモリの出力に従って、上記欠陥ビ
ットの入出力と上記欠陥代替用半導体記憶素子の入出力
を入替操作する欠陥データ操作回路とを有することを特
徴とする請求項（３）の半導体記憶装置。
（５）欠陥ビットの存在するアドレスで出力されるデー
タの中に存在する該欠陥ビットの位置の情報を記憶し出
力する欠陥ビット記憶メモリと、該欠陥ビットに代替す
る欠陥代替用半導体記憶素子と、上記欠陥ビット記憶メモリの出力に従って、上記欠陥ビ
ットからの出力と上記欠陥代替用半導体記憶素子からの
出力を入替操作する欠陥データ操作回路とを有すること
を特徴とする請求項（３）の半導体記憶装置。
（６）欠陥アドレス記憶メモリ及び欠陥ビット記憶メモ
リが書き換え可能な不揮発性メモリで構成され、ＥＣＣ
回路又は読み出しデータと書き込みデータの比較におい
てデータのエラーが検知されたとき、該エラーを発生す
るアドレスの位置情報を上記欠陥アドレス記憶メモリに
書き込み、該アドレスの位置情報及び該エラーを発生す
るアドレスにおける該エラーを発生するビットの位置の
情報を上記欠陥ビット記憶メモリに書き込むことを特徴
とする請求項（３）、（４）又は（５）の半導体記憶装
置。
（７）出荷前に欠陥アドレス及び欠陥ビットの検出が行
われ、検出されたときは、それらの位置の情報をあらか
じめそれぞれ欠陥アドレス記憶メモリ及び欠陥ビット記
憶メモリに与えることを特徴とする請求項（６）の半導
体記憶装置。
（８）稼働時に欠陥アドレス又は欠陥ビット検出された
ときは、それらの位置の情報をそれぞれ欠陥アドレス記
憶メモリ及び欠陥ビット記憶メモリに与え、順次追加登
録することを特徴とする請求項（６）の半導体記憶装置
。
（９）ＥＣＣ回路において検知された回復可能エラーの
回数を計数するカウンタを具備し、同一アドレスにおい
て該回復可能エラーの回数が所定回数計数されたときは
、該アドレスを他のアドレスを以て代替させることを特
徴とする請求項（６）の半導体記憶装置。
（１０）パソコン等に接続できるシリアルポートを有し
、オンライン状態において欠陥アドレス記憶メモリ又は
欠陥ビット記憶メモリの内容の書換えが可能であること
を特徴とする請求項（６）の半導体記憶装置。
（１１）外形寸法、取付方法、コネクタ寸法及び制御イ
ンタフェースが従来使用されている固定ディスク装置と
同一であることを特徴とする請求項（３）、（４）、（
５）、（６）、（７）、（８）、（９）又は（１０）の
半導体記憶装置。
（１２）ホストコンピュータに、請求項（３）、（４）
、（５）、（６）、（７）、（８）、（９）、（１０）
又は（１１）の半導体記憶装置を接続したことを特徴と
する半導体記憶装置。
（１３）欠陥アドレス又は欠陥ビットを全アドレスにお
いて逐次所定テストパターンの書き込み、読み出し及び
該書き込まれたテストパターンと該読み出されたテスト
パターンとの比較を行うことにより検出し、欠陥アドレ
ス又は欠陥ビットの存在が検出されたとき、該欠陥アド
レス又は該欠陥ビットの集合状態に関する種類を識別し
た後に、該種類に対応して該欠陥アドレス又は該欠陥ビ
ットの代替を行うことを特徴とする半導体記憶装置。
（１４）装置のメモリ増設単位であるＤＲＡＭユニット
上にそのＤＲＡＭユニット上の該半導体記憶素子アレイ
の欠陥にかんする情報をもつ該欠陥アドレス記憶メモリ
と該欠陥ビット記憶メモリをもつことを特徴とする請求
項（６）の半導体記憶装置。
（１５）装置のメモリ増設単位であるＤＲＡＭユニット
上にその種類を示すユニットタイプが与えられ、該ＤＲ
ＡＭユニットは該マイクロプロセッサに接続するアドレ
ス線とユニットタイプ線を有し、該マイクロプロセッサ
が指定したメインユニットのスロットのアドレスの番号
と一致したアドレスの該ＤＲＡＭユニットが該ユニット
タイプ線上に該ユニットタイプを送出することを特徴と
する請求項（３）の半導体記憶装置。