JPH08137763A

JPH08137763A - フラッシュメモリ制御装置

Info

Publication number: JPH08137763A
Application number: JP27146394A
Authority: JP
Inventors: Fumio Usui; 文雄臼井; Toshimitsu Kinugasa; 利光衣笠; Tomomori Kinoshita; 智盛木下; Kyozo Sano; 恭三佐野
Original assignee: Fujitsu Ltd; Fujitsu Peripherals Ltd
Current assignee: Fujitsu Ltd; Fujitsu Peripherals Ltd
Priority date: 1994-11-04
Filing date: 1994-11-04
Publication date: 1996-05-31
Also published as: US5793774A

Abstract

(57)【要約】【目的】この発明は、フラッシュメモリ制御装置に関
し、フラッシュメモリに記憶されるデータにエラーチェ
ック用データを付加することによってフラッシュメモリ
を用いたシステムの信頼性を向上させることを目的とす
る。【構成】データを記憶する第１のフラッシュメモリ
と、データのエラーチェック用コードを生成する検査コ
ード生成手段と、検査コード生成手段によって生成され
るエラーチェック用コードを記憶する記憶手段と、前記
第１のフラッシュメモリに対してデータの読出し又は書
込みのための一連の処理を実行すると共に、その一連の
処理の実行中に前記第１のフラッシュメモリに記憶され
るデータに対応して前記検査コード生成手段によって生
成されるエラーチェック用コードを前記記憶手段に記憶
する制御手段とを備えることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、フラッシュメモリ制
御装置に関し、特にフラッシュメモリに記憶されるデー
タにエラーチェック用コードを付与するフラッシュメモ
リ制御装置に関する。また、この発明は、フラッシュメ
モリに対して初期化処理を行うフラッシュメモリ制御装
置に関する。

【０００２】

【従来の技術】フラッシュメモリは、電気的に書き換え
可能なＥＥＰＲＯＭの一種で、近年、大容量化、高速
化、低価格化が進み、パーソナルコンピュータやワーク
ステーションなどに採用されることが多くなってきた。
また、これらの装置においても信頼性の高いシステムが
要求されることから、データについては、パリティチェ
ック方式やＥＣＣ（Error Check and Correction ）方
式に代表されるようなエラー検出及び訂正機能の付加が
必須となっている。

【０００３】フラッシュメモリは、その内部に消去・書
込みのための制御回路を内蔵したＥＥＰＲＯＭの一種
で、設定値等の記憶に代表されるような補助的な記憶装
置として用いられることが多かった。これは、電源切断
により記憶データが消失することはないが、消去・書込
みの際には専用のコマンドシーケンスをデータ端子より
与えなければならない点において、一般のメモリとは異
なる複雑な制御が必要だからである。

【０００４】図１５に、フラッシュメモリに対してアク
セスをする場合のコマンドシーケンスの一例を示す。Ａ
は、フラッシュメモリに対してリード又はリセットをす
る場合のシーケンスであり、アドレス５５５５Ｈ（Ｈは
１６進数であることを示す記号）にデータＡＡＨをライ
トし、アドレス２ＡＡＡＨにデータ５５Ｈをライトし、
アドレス５５５５ＨにＦ０Ｈをライトし、さらに読出そ
うとするデータが格納されている読出しアドレスをリー
ドすることによって、読出そうとするデータを読み出
す。以上のような４つのシーケンスにより、読出そうと
するデータをリードすることができ、これ以降はのリ
ードシーケンスのみで連続して読出しが可能となる。

【０００５】Ｂはデータのイレーズをする場合のコマン
ドシーケンスであり、同図に示すような７つのシーケン
スによりデータのイレーズができる。Ｃはデータをライ
トをする場合のコマンドシーケンスであり、同図に示す
ような５つのシーケンスによりデータのライトができ
る。このライトコマンドシーケンスは毎回行うことが必
要である。

【０００６】以上のように、フラッシュメモリに対して
データの読出し又は書込みをする場合には、コマンドシ
ーケンスを実行する必要があるが、通常このコマンドシ
ーケンスはＣＰＵ等のバスマスタが行っている。また、
コマンドシーケンスの実行途中において電源の瞬暖が発
生したり、リセットをする場合には、ＣＰＵが直接フラ
ッシュメモリに対してコマンドシーケンスを発行してフ
ラッシュメモリを初期化する必要がある。

【０００７】

【発明が解決しようとする課題】以上のように、フラッ
シュメモリに対してデータの読出し又は書込みをするに
は、コマンドシーケンスを必要とするため、フラッシュ
メモリに記憶されるデータにはパリティビットやＥＣＣ
ビットを付加することができず、フラッシュメモリを用
いたシステムの信頼性を向上させることができないとい
う問題を生じていた。

【０００８】この発明は、以上のような事情を考慮して
なされたものであり、フラッシュメモリ制御装置におい
て、データにパリティビット及びＥＣＣビット等のエラ
ーチェック用コードを付加させてエラーチェックを行う
ことにより、フラッシュメモリを用いたシステムの信頼
性を向上させることのできるフラッシュメモリ制御装置
を提供することを目的とする。

【０００９】また、一般にフラッシュメモリの動作電圧
レベルとＣＰＵの動作電圧レベルが異なるので、フラッ
シュメモリへのコマンドシーケンス実行中に電源の瞬断
が発生した場合には、ＣＰＵはパワーオンリセットされ
るにもかかわらずフラッシュメモリは動作が継続される
という状況が発生し、ＣＰＵとフラッシュメモリとの間
のシーケンスが乱れ誤動作するおそれがあった。また、
ＣＰＵによるコマンドシーケンス実行中にリセットがさ
れた場合も、同様の問題が発生し誤動作するおそれがあ
った。

【００１０】フラッシュメモリにデータを書込む場合に
は、前記したように、ＣＰＵが直接フラッシュメモリに
対してそのつどコマンドシーケンスを実行しなければな
らず、ＣＰＵの負荷が大きいという問題点がある。ま
た、このようなコマンドシーケンスを実行する必要があ
るため、ダイナミックメモリアクセスコントローラ（Ｄ
ＭＡＣ）からフラッシュメモリに対して、直接ＤＭＡ転
送することが困難であるという問題がある。

【００１１】この発明は、以上のような事情を考慮して
なされたものであり、電源投入時又はリセット時等にお
いて、フラッシュメモリに対してＣＰＵを介さずにコマ
ンドシーケンスを実行することのできるフラッシュメモ
リ制御装置を提供することを目的とする。

【００１２】

【課題を解決するための手段】図１にこの発明のフラッ
シュメモリ制御装置の第１の基本構成ブロック図を示
す。同図において、この発明は、データを記憶する第１
のフラッシュメモリ１０４と、データのエラーチェック
用コードを生成する検査コード生成手段１０３と、検査
コード生成手段１０３によって生成されるエラーチェッ
ク用コードを記憶する記憶手段１０５と、前記第１のフ
ラッシュメモリ１０４に対してデータの読出し又は書込
みのための一連の処理を実行すると共に、その一連の処
理の実行中に、前記第１のフラッシュメモリ１０４に記
憶されるデータに対応して前記検査コード生成手段１０
３によって生成されるエラーチェック用コードを前記記
憶手段１０５に記憶する制御手段１０１とを備えること
を特徴とするフラッシュメモリ制御装置を提供するもの
である。

【００１３】ここで、記憶手段１０５は、たとえば揮発
性メモリを使用することができ、この場合は、揮発性メ
モリに記憶されたエラーチェック用コードを保持させる
電源手段１０６をさらに備えておくことが好ましい。こ
のような記憶手段１０５及び電源手段１０６を用いた第
２の基本構成ブロック図を図２に示す。

【００１４】揮発性メモリとしてはＳＲＡＭ，ＤＲＡＭ
等を用いることができるが、特にＳＲＡＭを用いること
が好ましい。この発明の装置を安価に提供することがで
きるからである。また電源手段１０６としては、この発
明の装置全体の電源が切れても揮発性メモリを電気的に
バックアップできる電源であれば何でもよいが、電池を
用いることが好ましい。

【００１５】フラッシュメモリ１０４は、その内部に消
去・書込みのための制御回路を内蔵した電気的に書き替
え可能なＥＥＰＲＯＭの一種であり、駆動用電源の供給
がなくても記憶を保持する不揮発性メモリである。

【００１６】検査コードで生成手段１０３は、通常１チ
ップのＩＣや論理回路で構成されるものであるがソフト
ウェアによって実現してもよい。また、検査コード生成
手段１０３に入力されるデータは、８ビット又は１６ビ
ット等の長さを持つデータであり、出力されるエラーチ
ェック用コードは通常１ビットのデータ長を持つデータ
であるが、このデータ長は特に限定されない。

【００１７】エラーチェック用コードを生成する方式と
しては、パリティチェック方式あるいはＥＣＣ方式等が
用いられるが、これに限定するものではない。また、パ
リティチェック方式として、偶数パリティチェック方式
又は奇数パリティチェック方式のどちらを用いてもよ
い。

【００１８】制御手段１０１は、通常マイクロプロセッ
サ（ＣＰＵ）が用いられるが、この中に、ＲＡＭ、ＲＯ
Ｍ、タイマー及びＩ／Ｏコントローラなどを含むいわゆ
るワンチップ型のマイクロプロセッサを用いてもよい。
また、制御手段１０１としては、アドレスバス、データ
バスを自己のために専有できるバスマスタであればよ
く、たとえばＤＭＡＣでもよい。また、図示していない
が、検査コード生成手段（Ｐ／Ｇ）１０３、フラッシュ
メモリ１０４及び記憶手段１０５は、アドレスバス及び
データバスによって制御手段１０１に接続されているこ
とは言うまでもない。

【００１９】さらに、図３の第３の基本構成ブロック図
に示すように、前記第１のフラッシュメモリ１０４及び
前記記憶手段１０５の動作を制御するメモリ制御手段１
０２と、前記制御手段１０１が実行する一連の処理のう
ち第１のフラッシュメモリ１０４に対しデータを読出し
又は書込むための前処理であるコマンドシーケンスを検
出するコマンドシーケンス検出手段１０７をさらに備
え、前記コマンドシーケンス検出手段１０７が前記コマ
ンドシーケンスを検出した場合には、前記メモリ制御手
段１０２が、前記コマンドシーケンス検出手段１０７か
らの検出情報を受け、コマンドシーケンス実行中は前記
記憶手段１０５に対する読出し及び書込みができないよ
うに前記記憶手段１０５を制御することが好ましい。

【００２０】また、前記コマンドシーケンス検出手段１
０７が前記コマンドシーケンスが終了したことを検出し
た場合に、前記メモリ制御手段１０２が、このコマンド
シーケンス直後に制御手段１０１による実際のデータの
読出し又は書込み処理が実行できるように前記第１のフ
ラッシュメモリ１０４を制御し、エラーチェック用コー
ドの読出し又は書込みが実行できるように前記記憶手段
１０５を制御することが好ましい。

【００２１】ここで、メモリ制御手段１０２は、前記第
１のフラッシュメモリ１０４や記憶手段１０５の動作を
制御するための、いわゆるチップセレクト信号を送出す
るものであり、論理素子を組合わせて構成されることが
好ましい。このチップセレクト信号は、第１のフラッシ
ュメモリ１０４等に対するリード又はライトを許可ある
いは禁止するものである。コマンドシーケンス検出手段
１０７は、アドレスデコード、アドレス検出、データ検
出及びコマンドシーケンスの開始や終了を検出するもの
であり、通常論理素子を組合わせて構成されるものであ
るが、これに限定されない。ここでコマンドシーケンス
とは、フラッシュメモリにデータを書込んだり、フラッ
シュメモリからデータを読み出すときに必要となる一連
の処理のことである。

【００２２】一般に、通常のＲＡＭやＲＯＭに対してデ
ータのリード処理又はライト処理をする場合には、直接
ＣＰＵ１０１がリード命令あるいはライト命令をＲＡＭ
又はＲＯＭに送出すればよいが、フラッシュメモリに対
しては、実際にデータのリード処理やライト処理をする
前に、フラッシュメモリ特有の一連の処理をする必要が
ある。

【００２３】たとえばあるフラッシュメモリでは、図１
３又は図１４に示したようなコマンドシーケンスをしな
ければ実際のデータのリード又はライトができない。す
なわち、コマンドシーケンス検出手段１０７は、このよ
うなコマンドシーケンスが開始されたこと及び終了した
ことを検出するものであり、通常この検出に対応した制
御信号が出力される。

【００２４】図３においては、コマンドシーケンス検出
手段１０７から出力された制御信号は、メモリ制御手段
１０２に入力され、これにより、メモリ制御手段１０２
の動作が制御される。なお、図３には直接図示していな
いが、メモリ制御手段１０２及びコマンドシーケンス検
出手段１０７にはアドレスバス及びデータバスを通して
制御手段１０１が接続される。

【００２５】また、図４にこの発明の第４の基本構成ブ
ロック図を示す。ここで、この発明は、前記記憶手段１
０５が第２のフラッシュメモリからなり、前記第１のフ
ラッシュメモリ１０４及び前記第２のフラッシュメモリ
１０５の動作を制御するメモリ制御手段１０２と、前記
制御手段１０１が接続される第１の経路と前記検査コー
ド生成手段１０３が接続される第２の経路とのどちらか
一方を選択し、第２のフラッシュメモリ１０５に接続す
る選択手段１０８とを備え、前記制御手段１０１が、前
記一連の処理のうち第１のフラッシュメモリ１０４に対
してデータを読出し又は書込むための前処理であるコマ
ンドシーケンスを実行する場合には、第２のフラッシュ
メモリ１０５に対してもこのコマンドシーケンスが実行
されるように前記選択手段１０８が第１の経路を選択
し、前記制御手段１０１が、前記一連の処理のうち第１
のフラッシュメモリ１０４に対してデータの読出し又は
書込みを実際に行う場合には、第２のフラッシュメモリ
１０５に対して前記エラーチェック用コードの読出し又
は書込みが実行されるように前記選択手段１０８が第２
の経路を選択し、第１のフラッシュメモリ１０４に記憶
されるべき実際のデータに対応するエラーチェック用コ
ードのみを、第２のフラッシュメモリ１０５に記憶させ
ることを特徴とするフラッシュメモリ制御装置を提供す
るものである。

【００２６】選択手段１０８は、いわゆるマルチプレキ
サ（ＭＵＸ）をその主要部として、２つの経路の選択接
続の機能を実現するように、いくつかの論理素子を組み
合わせて構成することが好ましい。ここで、第１の経路
とは、データを通すバスラインであり、いわゆるデータ
バスがこれに相当し、ここでは、選択手段１０８と制御
手段１０１が接続される。また第２の経路とは、検査コ
ード生成手段１０３から送出されるエラーチェック用コ
ードを通すバスラインであり、検査コード生成手段１０
３と選択手段１０８とを接続するものである。

【００２７】また、選択手段１０８と第２のフラッシュ
メモリ１０５とを接続するラインもデータを通すバスラ
インであり、このバスライン上には、第１の経路上を通
ってきたデータあるいは第２の経路上を通ってきたエラ
ーチェック用コードが選択手段１０８から送られる。

【００２８】図５に、この発明の第５の基本構成ブロッ
ク図を示す。ここで、図４に示した選択手段１０８が、
前記制御手段１０１から書込まれる選択情報を保持する
保持手段１０９と、前記保持手段１０９に書込まれた選
択情報から前記第１の経路と前記第２の経路とのどちら
か一方を第２のフラッシュメモリ１０５に選択接続する
動作を行う接続切替手段１１０とを備えるものである。

【００２９】さらに、前記制御手段１０１が、前記コマ
ンドシーケンスを開始することを示すＯＮ情報を前記保
持手段１０９に書込んだ場合には、前記接続切替手段１
１０が前記第１の経路を選択接続した後前記制御手段１
０１が前記コマンドシーケンスを実行し、前記制御手段
がコマンドシーケンスが終了したことを示すＯＦＦ情報
を前記保持手段１０９に書込んだ場合には、前記接続切
替手段１１０が前記第２の経路を選択接続した後前記制
御手段１０１が前記エラーチェック用コードの読出し又
は書込みを実行することを特徴とする。

【００３０】ここで、保持手段１０９は、設定データを
保持するための論理素子が好ましく、たとえばレジスタ
を用いることが好ましいが、これに限定されるものでは
ない。また、保持手段１０９は、接続切替手段１１０に
接続され、制御手段１０１が、接続切替手段１１０を制
御するための所定の数値を保持手段１０９に書込む。ま
た、接続切替手段１１０としては、前記したようなマル
チプレキサ（ＭＵＸ）を用いることが好ましい。

【００３１】接続切替手段１１０は、第１の経路を通し
て制御手段１０１に接続され、第２の経路を通して検査
コード生成手段１０３に接続され、さらに別の経路によ
って第２のフラッシュメモリ１０５にも接続される。ま
た、保持手段１０９は、その中に書込まれた数値によっ
て決められる信号を接続切替手段１１０へ出力する。す
なわち、制御手段１０１が保持手段１０９に書込む値に
よって接続切替手段１１０が制御される。

【００３２】図６に、この発明の第６の基本構成ブロッ
ク図を示す。同図において、この発明は、前記選択手段
１０８が、前記コマンドシーケンスを検出するコマンド
シーケンス検出手段１０７をさらに備え、前記コマンド
シーケンス検出手段１０７が、前記コマンドシーケンス
が終了したことを検出し前記保持手段１０９にこの終了
通知を行った場合に、保持手段１０９の保持内容がＯＦ
Ｆ情報に自動的に書き替えられ、前記制御手段１０１が
前記エラーチェック用コードの読出し又は書込みを実行
することを特徴とするフラッシュメモリ制御装置を提供
するものである。

【００３３】ここで、コマンドシーケンス検出手段１０
７は、保持手段１０９に接続されて、コマンドシーケン
スが終了したことを示す信号を保持手段１０９に出力す
るように論理素子を組合わせて構成される。すなわち、
コマンドシーケンス終了時において、制御手段１０１に
よらず、コマンドシーケンス検出手段１０７が保持手段
１０９を制御し、その結果接続切替手段１１０を制御す
る構成を備えたものである。

【００３４】図７に、この発明の第７の基本構成ブロッ
ク図を示す。同図において、この発明は、前記選択手段
１０８が、前記コマンドシーケンスを検出するコマンド
シーケンス検出手段１０７と、前記コマンドシーケンス
検出手段１０７から送られる情報によって前記第１の経
路と前記第２の経路とのどちらか一方を第２のフラッシ
ュメモリ１０５に接続する動作を行う接続切替手段１１
０とを備え、前記コマンドシーケンス検出手段１０７が
コマンドシーケンスの開始を検出した場合には、前記コ
マンドシーケンス検出手段１０７は、前記接続切替手段
１１０が前記第１の経路を第２のフラッシュメモリ１０
５に接続するように情報を前記接続切替手段１１０に送
り、前記コマンドシーケンス検出手段１０７が、コマン
ドシーケンスの終了を検出した場合には、前記コマンド
シーケンス検出手段１０７は、前記接続切替手段１１０
が前記第２の経路を第２のフラッシュメモリ１０５に接
続するように情報を前記接続切替手段１１０に送ること
を特徴とするフラッシュメモリ制御装置を提供するもの
である。

【００３５】ここで、コマンドシーケンス検出手段１０
７は、接続切替手段１１０に直接接続されて、コマンド
シーケンスの検出状況に応じて接続切替手段１１０を制
御する信号を出力するように構成される。すなわち、接
続切替手段１１０の切替動作の制御は制御手段１０１を
介さずに、コマンドシーケンス検出手段１０７が直接行
う。

【００３６】図８に、この発明の第８の基本構成ブロッ
ク図を示す。同図において、この発明は、図１に示した
この発明の第１の基本構成ブロックに、前記検査コード
生成手段１０３によって生成されたエラーチェック用コ
ードと、前記記憶手段１０５に記憶されたエラーチェッ
ク用コードとを比較する比較手段１１１をさらに備えた
ものである。ここで、比較手段１１１は、入力される２
つのエラーチェック用コードが一致するかどうかを判断
する機能を実現するように、論理素子が組み合わせられ
て構成される。なお、図示していないが、比較手段１１
１は、比較の結果、一致したか否かを外部へ知らせる出
力を有することが好ましい。

【００３７】前記エラーチェック用コードとしてパリテ
ィビットを利用する場合には、比較手段１１１はパリテ
ィビットによるエラーを検出し、前記エラーチェック用
コードとしてＥＣＣビットを利用する場合には、比較手
段１１１はＥＣＣビットによるエラーを検出しさらにエ
ラー訂正を行う。

【００３８】図１６に、この発明のフラッシュメモリ制
御装置の第９の基本構成ブロック図を示す。同図におい
てこの発明は、フラッシュメモリ１２１と、初期化情報
を発生する初期化手段１２３と、フラッシュメモリ１２
１に対してデータの読出し及び書込みのための制御を行
う信号検出制御手段１２２とを備え、前記信号検出制御
手段１２２が、前記初期化手段１２３から出力される所
定の初期化情報を検出した場合に、フラッシュメモリ１
２１に対して初期化処理をすることを特徴とするフラッ
シュメモリ制御装置を提供するものである。

【００３９】図１７に、この発明のフラッシュメモリ制
御装置の第１０の基本構成ブロック図を示す。同図にお
いて、この発明は、フラッシュメモリ１２１と、フラッ
シュメモリ１２１に対してデータの読出しおよび書込み
のための制御を行う信号検出制御手段１２２と、データ
書込み手段１２４とを備え、前記信号検出制御手段１２
２が、データ書込み手段１２４から出力されるデータ書
込み情報を検出した場合に、フラッシュメモリ１２１に
対してデータ書込み処理を実行することを特徴とするフ
ラッシュメモリ制御装置を提供するものである。

【００４０】また、同図に示すように、データ読出し手
段１２５を備えて、入力されるデータ読出し信号を検出
した場合に、フラッシュメモリ１２１に対してデータ読
出し処理を実行するようにしてもよい。

【００４１】ここで、フラッシュメモリ１２１は、前記
したフラッシュメモリ１０４と同様に、電気的に書き替
え可能なＥＥＰＲＯＭの一種である。また、信号検出制
御手段１２２は、入力される情報に応じて、フラッシュ
メモリ１２１に対して初期化処理又はデータの書込み処
理あるいは読出し処理を実行するものであり、所定の処
理が実行できるように論理素子を組合せて構成されるこ
とが好ましい。この構成は、汎用のロジックＩＣを用い
てもよいが、システムの規模、汎用性、経済性等を考慮
してＡＳＩＣを用いることが好ましく、さらに専用の１
チップＬＳＩとして供給してもよい。

【００４２】初期化手段１２３は、通常コンピュータを
用いたシステムで用いられるいわゆるパワーオンリセッ
ト制御回路やリセット制御回路を意味し、電源投入時に
システムを構成するハードウェアすべての初期化を自動
的に行うとともに、システム異常時及び必要な時に外部
からの指示入力によってシステムを構成するハードウェ
アのすべてあるいは一部の初期化を行うものである。

【００４３】パワーオンリセット制御回路やリセット制
御回路は、専用ＩＣが数多く市販されているのでそれを
用いることが好ましいが、プリント基板上に論理素子を
配置して構成してもよい。

【００４４】なお、初期化処理とは、ハードウェアが正
常動作できるように初期値や動作モード等の設定を行う
ものであり、特に、フラッシュメモリに対する初期化処
理とはフラッシュメモリの動作モードを読出しモードに
設定することをいう。この読出しモードに設定するため
には、フラッシュメモリの仕様によって異なるが、一般
的にはフラッシュメモリの所定のアドレスに対して何回
かの所定のデータの書込みを行うことが必要である。

【００４５】データ書込み手段１２４及びデータ読出し
手段１２５は、コンピュータシステムにおいて、いわゆ
るバスマスタとなりうるＣＰＵ、ＤＭＡＣその他これに
類する機能デバイスが用いられる。ここで、バスマスタ
とは、アドレスバスやデータバスを自己のために専有す
ることのできる機能デバイスのことを意味する。

【００４６】また、通常ＣＰＵ等は、データ書込み手段
１２４及びデータ読出し手段１２５としての両機能を備
えており、ＲＡＭ、ＲＯＭあるいはフラッシュメモリの
ようなＥＥＰＲＯＭに対して読出し及び書込みの処理を
することによってシステムの機能を実現する。

【００４７】この発明におけるフラッシュメモリに対す
るデータ書込み処理及びデータ読出し処理とは、一般的
なメモリであるＲＡＭあるいはＲＯＭと異なり、実際に
データを書込み／読出す動作に加えて、それに先立って
行われるフラッシュメモリ特有の一連の書込み動作を含
むものである。

【００４８】

【作用】図１において、この発明によれば、第１のフラ
ッシュメモリ１０４に記憶されるデータに対応したエラ
ーチェック用コードを記憶手段１０５に記憶するので、
このエラーチェック用コードを利用したエラーチェック
機能によってフラッシュメモリに記憶されたデータの信
頼性及びフラッシュメモリを用いたシステムの信頼性の
向上をはかることができる。

【００４９】また、図２において、エラーチェック用コ
ードを記憶する記憶手段１０５として揮発性メモリを用
いるので、安価な回路構成でフラッシュメモリを用いた
システムの信頼性の向上をはかることができる。しか
も、電源手段１０６によって揮発性メモリをバックアッ
プするので、フラッシュメモリを用いたシステムの電源
が切断されてもエラーチェック用コードの保持が可能で
ある。

【００５０】図３において、この発明は、コマンドシー
ケンス検出手段１０７を備え、これによって第１のフラ
ッシュメモリ１０４に対するコマンドシーケンスを検出
する。そして、コマンドシーケンス実行中は、コマンド
シーケンス検出手段１０７から検出情報がメモリ制御手
段１０２に出力される。メモリ制御手段１０２は、この
検出情報を受けて、記憶手段１０５に対する読出し又は
書込みができないように前記記憶手段１０５を制御す
る。

【００５１】さらに、コマンドシーケンス検出手段１０
７がコマンドシーケンスが終了したことを検出した場合
には、その終了の検出信号より、メモリ制御手段１０２
が、実際のデータの読出し又は書込みが実行できるよう
に第１のフラッシュメモリ１０４を制御し、エラーチェ
ック用データの読出し又は書込みが実行できるように記
憶手段１０５を制御する。

【００５２】このように制御することにより、コマンド
シーケンス実行中は、記憶手段１０５に対する読出し又
は書込みが禁止されるので、実際のデータに対応するエ
ラーチェック用コード以外、すなわち無用なエラーチェ
ック用コードは記憶手段に記憶されないようにできる。

【００５３】図４において、エラーチェック用コードを
記憶する手段として第２のフラッシュメモリ１０５を用
い、さらに選択手段１０８を設けて、第１のフラッシュ
メモリ１０４に対してコマンドシーケンス実行中は、第
２のフラッシュメモリ１０５に対してもコマンドシーケ
ンスを実行させるようにし、コマンドシーケンス終了
後、第１のフラッシュメモリ１０４に対して実際のデー
タの読出し又は書込みを行う場合には、第２のフラッシ
ュメモリに対してエラーチェック用コードの読出し又は
書込みが行われるようにするので、記憶手段を電池によ
ってバックアップする必要はなく、長時間システムの電
源が切断された場合にも、第１のフラッシュメモリに記
憶されるデータの信頼性を保持することができる。

【００５４】図５において、制御手段１０１が、コマン
ドシーケンスを開始することを示すＯＮ情報又はコマン
ドシーケンスが終了したことを示すＯＦＦ情報を、保持
手段１０９に書込むことにより、接続切替手段１１０が
接続すべき経路の選択をするので、簡単なハードウェア
構成を用いファームウェアによる制御によって第１のフ
ラッシュメモリに記憶されるデータの信頼性を向上させ
ることができる。

【００５５】図６において、この発明はコマンドシーケ
ンス検出手段１０７を備え、コマンドシーケンスが終了
したことを検出してこれを保持手段１０9 に伝え、さら
に接続切替手段１１０に対して切替制御を出すようにし
ているので、図５のものと比べて制御手段の負担を軽減
することができる。

【００５６】図７において、この発明は、コマンドシー
ケンス検出手段１０７の出力を直接接続手段１１０に接
続し、コマンドシーケンス検出手段１０７がコマンドシ
ーケンスの開始又は終了されたことを検出して、接続切
替手段１１０に情報を送るので、制御手段１０１によっ
て直接接続切替手段１１０を制御する必要がなく、ハー
ドウェアの動作によって第１のフラッシュメモリに記憶
されるデータの信頼性の向上をはかることができる。

【００５７】図８において、この発明によれば、比較手
段１１１が、検査コード生成手段１０３によって生成さ
れたエラーチェック用コードと、記憶手段１０５に記憶
されたエラーチェック用コードとを比較するので、フラ
ッシュメモリに記憶されるデータに誤りがないかどうか
常にチェックすることができ、データの信頼性の確保と
フラッシュメモリを用いたシステムの信頼性の向上をは
かることができる。

【００５８】また、エラーチェック用コードとしてパリ
ティビットを利用すればパリティビットによるエラー検
出が可能である。また、エラーチェック用コードＥＣＣ
ビットを利用すればＥＣＣビットによるエラー検出訂正
が可能である。

【００５９】この発明によれば、信号検出制御手段１２
２が、所定の初期化情報を検出し、フラッシュメモリ１
２１に対して初期化処理をするので、電源の瞬断又は異
常時あるいは必要な時のリセット要求が発生した場合に
フラッシュメモリに対する読出し及び書込みの動作が不
能になることを防止できる。

【００６０】また、信号検出制御手段１２２が、データ
書込み手段１２４又はデータ読出し手段１２５から出力
されるデータ書込み情報又はデータ読出し情報を検出し
た場合に、データ書込み手段１２４又はデータ読出し手
段１２５に代わって、信号検出制御手段１２２がフラッ
シュメモリ１２１に対してデータの書込み処理又はデー
タの読出し処理を実行するので、データ書込み手段１２
４又はデータ読出し手段１２５すなわちマイクロプロセ
ッサの負担を軽減することができる。

【００６１】また、データ書込み手段１２４又はデータ
読出し手段１２５がダイナミックメモリアクセスコント
ローラである場合にはフラッシュメモリへのＤＭＡ転送
が可能である。

【００６２】

【実施例】以下、図に示す実施例に基づいてこの発明を
詳述する。なお、これによってこの発明が限定されるも
のではない。図９に、この発明のフラッシュメモリ制御
回路の第１実施例を示す。この実施例は、電池によりバ
ックアップされたＮ×１（ｂｉｔ）のＳＲＡＭ５を用い
てパリティデータを付加するものである。

【００６３】ここで、１はプロセッサ（ＣＰＵ）であ
り、予め組み込まれたプログラムに従い命令を実行する
ものであり、２はフラッシュメモリ４及びＳＲＡＭ５の
各メモリのリード、ライトなどをコントロールするメモ
リ制御回路、３はデータのパリティを生成するパリティ
ジェネレータ（以下、Ｐ／Ｇと呼ぶ）である。

【００６４】また、４はフラッシュメモリであり、ＣＰ
Ｕ１からの所定のコマンドシーケンスによりデータの消
去・書き込みが可能な不揮発性メモリである。５は、ス
タティックランダムアクセスメモリ（ＳＲＡＭ）であ
り、データの保持動作が不要な揮発性メモリである。６
はこのフラッシュメモリ制御回路を内蔵する本体装置の
電源が切断された後もＳＲＡＭ５を駆動するための電池
である。この電池としては、たとえば、アルカリ電池、
リチウム電池あるいはニッカド電池などを用いることが
できる。

【００６５】７−１はＣＰＵ１に接続されたアドレスバ
スａ、データバスｂ、リードライトｃの信号線を通して
行われるコマンドシーケンスを検出するコマンドシーケ
ンス検出回路であり、特にこの実施例においては、メモ
リ制御回路２を介してＳＲＡＭ５のセレクト信号ｅ−５
をインヒビットするものである。

【００６６】１０は、パリティチェック回路であり、Ｐ
／Ｇ３で生成されたパリティとＣＰＵ１がフラッシュメ
モリ４からリードしたデータから求められるパリティの
値とを比較してパリティエラーのチェックを行うもので
ある。１１はＥＣＣ（Error Checking and Correctio
n）回路であり、ＥＣＣデータによるＥＣＣエラーのチ
ェックを行うものである。

【００６７】１３は、８ビットのダイレクトメモリアク
セスコントローラ（以下、ＤＭＡＣと呼ぶ）であり、Ｃ
ＰＵ１とは独立してバスを獲得してメモリへのデータの
書込み読出しを行うものであり、１４はリードオンリー
メモリ（以下、ＲＯＭと呼ぶ）であり、ＣＰＵ１が動作
を行うプログラムを格納しているものである。

【００６８】また、ａはＣＰＵ１から出されるアドレス
信号を転送するアドレスバス、ｂはＣＰＵ１のデータ信
号を転送するデータバス、ｃはリードライトの信号線で
あり、ＣＰＵ１からのリード又はライトサイクルを区別
する信号線、ｄはパリティデータバスであり、Ｐ／Ｇ３
により生成されたパリティデータ又はＳＲＡＭ５からリ
ードされたパリティデータを転送するバスである。

【００６９】また、ｅはセレクト信号線であり、ｅ−４
がフラッシュメモリ４を選択するチップセレクト信号、
ｅ−５がＳＲＡＭ５を選択するチップセレクト信号、ｅ
−１４がＲＯＭを選択するチップセレクト信号である。
またｆはマスク信号であり、コマンドシーケンス実行中
にＳＲＡＭ５のアクセスをマスクする信号、ｊはＥＣＣ
データ信号を転送するＥＣＣデータバスである。

【００７０】また、ここではＣＰＵ１は８ビットタイ
プ、アドレスバスａは１６ビット、データバスｂは８ビ
ット、パリティデータバスｄは１ビット、ＥＣＣデータ
バスｊは２ビット以上、フラッシュメモリ４はＮ×８ビ
ット（Ｎは自然数）、ＳＲＡＭ５はＮ×１ビット又はＮ
×８ビット（Ｎは自然数）とし、フラッシュメモリのデ
ータ幅８ビットに対して１ビットのパリティビットが付
加される。

【００７１】ｋはメモリリード信号でありフラッシュメ
モリ４、ＳＲＡＭ５及びＲＯＭ１４に対しリードアクセ
スであることを示す信号、１はメモリライト信号であり
フラッシュメモリ４及びＳＲＡＭ５に対しライトアクセ
スであることを示す信号、ｍはパリティエラー信号であ
りＰ／Ｃ１０においてパリティエラーを検出したことを
示す信号、ｎはＥＣＣエラー信号でありＥＣＣ回路１１
においてＥＣＣエラーを検出したことを示す信号、ｏは
リクエスト信号でありＤＭＡＣ１３がＣＰＵ１に対しバ
ス獲得の要求があることを示す信号、ｐはアクノリッジ
信号でありＣＰＵ１がＤＭＡＣ１３のバス獲得要求に対
しバスを開放したことを示す信号である。

【００７２】ここで、Ｐ／Ｇ３とＰ／Ｃ１０はＥＣＣ回
路１１と置き換えてもよく、この場合パリティデータバ
スｄはＥＣＣデータバスｊに、パリティエラーｍはＥＣ
Ｃエラーｎとなる。

【００７３】同図において、フラッシュメモリ４へのデ
ータライトをする場合と考えると、データバスｂを介し
て８ビットのデータがＰ／Ｇ３に入力されると、１ビッ
トのパリティデータが生成され、パリティデータバスｄ
を介してＳＲＡＭ５にこのパリティデータがライトされ
る。

【００７４】また、フラッシュメモリ４からデータリー
ドをする場合を考えると、ＳＲＡＭ５から１ビットのパ
リティデータがデータバスｄ上にリードされ、Ｐ／Ｃ１
０においてデータバスｂ上の８ビットデータから求めら
れるパリティの値とパリティデータバスｄ上の値とを比
較し、パリティエラーのチェックを行う。

【００７５】ここでのパリティチェック方式について
は、偶数パリティチェック方式又は奇数パリティチェッ
ク方式の２種類があり、どちらを用いてもかまわない。
フラッシュメモリ４へのデータのリード・ライトの際に
そのデータのパリティデータを安価なＳＲＡＭ５にリー
ド・ライトするようにしているので、コストアップを最
小限に抑え、フラッシュメモリの信頼性を向上すること
ができる。

【００７６】図９において、コマンドシーケンス検出回
路７−１がない場合は、フラッシュメモリ４にデ−タの
リード・ライトをするに先立ってフラッシュメモリ４に
対して行われるコマンドシーケンス自体もパリティ付与
の対象となる。すなわち、コマンドシーケンス実行中に
もＳＲＡＭ５に対してパリティのリード・ライトが行わ
れる。

【００７７】これに対して図９のようにコマンドシーケ
ンス検出回路７−１がある場合には、以下に示すよう
に、コマンドシーケンスに対してはパリティのリード・
ライトを防止することができる。

【００７８】通常、メモリ制御回路２はＣＰＵ１のアド
レスａをデコードしており、フラッシュメモリ４へのア
クセスである場合、セレクトｅ−４，ｅ−５及びメモリ
リードｋまたはメモリライト１をアサートしてフラッシ
ュメモリ４及びＳＲＡＭ５へのメモリアクセスが行われ
る。

【００７９】しかし、フラッシュメモリ４は一般のメモ
リとは異なり、データ書き込みを行う前にはコマンドシ
ーケンスによる消去と書き込み指示のライト及び消去完
了と書き込み完了の確認のリードが行われる。すなわ
ち、通常のメモリアクセスとコマンドシーケンスの違い
は、コマンドシーケンスが予め決められたアドレスに予
め決められたデータをライトする、若しくはそれに続き
予め決められたアドレスをリードする点にある。

【００８０】そこでコマンドシーケンス検出回路７−１
は、アドレスバスａ、データバスｂ及びリードライトｃ
を監視し、現在のバスサイクルが通常のメモリアクセス
であるのか、コマンドシーケンスであるのかを判別す
る。コマンドシーケンス検出回路７−１の一例を図１０
に示す。

【００８１】同図において、２０はデコード回路であ
り、フラッシュメモリへのアクセスを検出する回路であ
る。２１はアドレス検出回路であり、第１から第３のコ
マンドシーケンスのアドレスを検出する回路である。２
２はデータ検出回路であり、第１から第３のコマンドシ
ーケンスのデータを検出する回路である。２３はコマン
ドシーケンス開始検出回路であり、コマンドシーケンス
の開始を検出回路である。

【００８２】２４はＭＵＸ制御回路であり、ＳＲＡＭ５
のアクセスをマスクするためのマスク信号ｆを出力して
メモリ制御回路を制御する回路、又はデータとパリティ
の切り換えを行うＭＵＸ８をコントロールｈにより制御
する回路である。２５はライトコマンドシーケンス検出
回路であり、ライトコマンドシーケンスを検出する回路
である。２６はコマンドシーケンス完了検出回路であ
り、コマンドシーケンスの完了を検出する回路である。

【００８３】１ａはフラッシュメモリセレクトであり、
フラッシュメモリがセレクトされたことを示す信号であ
る。１ｂは１ｓｔ−アドレス検出であり、コマンドシー
ケンスの第１アドレスが検出されたことを示す信号であ
る。１ｃは２ｎｄ−アドレス検出であり、コマンドシー
ケンスの第２アドレスが検出されたことを示す信号であ
る。１ｄは３ｒｄ−アドレス検出であり、コマンドシー
ケンスの第３アドレスが検出された事を示す信号であ
る。

【００８４】１ｅは１ｓｔ−データ検出であり、コマン
ドシーケンスの第１データが検出されたことを示す信号
である。１ｆは、２ｎｄ−データ検出であり、コマンド
シーケンス第２データが検出されたことを示す信号であ
る。１ｇは、３ｒｄ−データ検出であり、コマンドシー
ケンスの第３データが検出されたことを示す信号であ
る。１ｈは、３ｒｄ−ライトコマンド検出であり、コマ
ンドシーケンスの第３データがライトコマンドであった
ことを示す信号である。

【００８５】１ｉは、コマンドシーケンスの開始検出で
あり、コマンドシーケンスの開始を検出したことを示す
信号である。１ｊは、ライトコマンドシーケンス検出で
あり、ライトコマンドのシーケンスを検出したことを示
す信号である。１ｋは、コマンドシーケンス完了検出で
あり、コマンドシーケンスの完了を示す信号である。

【００８６】現在のバスサイクルがコマンドシーケンス
のライトである場合には、コマンドシーケンス検出回路
７−１はメモリ制御回路２に対してマスクｆをアサート
することにより、ＳＲＡＭ５へのセレクトｅ−５をアサ
ートしないように通知する。これにより、ＳＲＡＭ５に
はライトが行われず、無用なパリティデータがライトさ
れるのを防止する。また、コマンドシーケンスのリード
である場合も同様に、ＳＲＡＭ５へのセレクトｅ−５は
アサートされず、無用なパリティデータがリードされて
パリティエラーとなることを防止する。

【００８７】現在のバスサイクルが通常のメモリアクセ
スである場合は上述した様に、コマンドシーケンス検出
回路７−１からのマスクｆはアサートされず、メモリ制
御回路２からセレクトｅ−４，ｅ−５がアサートされ、
フラッシュメモリ４とＳＲＡＭ５両方に対してアクセス
が行われる。

【００８８】また、ＤＭＡＣ１３がリクエストｏにより
バスの獲得を要求し、ＣＰＵ１がアクノリッジｐにより
応答した後、ＤＭＡＣ１３によって行われるバスサイク
ルも上記のＣＰＵ１のバスサイクルの場合と同様であ
る。すなわち、コマンドシーケンスのリード，ライトを
行っている場合はＳＲＡＭ５へのアクセスは行わず、通
常のメモリアクセスの場合にのみＳＲＡＭ５へのアクセ
スが行われる。

【００８９】フラッシュメモリ４は電源が切断されても
その記憶データを保持する特性を有するので、本体装置
の電源が一旦切断されても、フラッシュメモリ４にライ
トされたデータは保持されている。又、ＳＲＡＭ５は随
時データの保持動作を必要としないが電源が切断される
と記憶したデータを保持出来ないため、電池６により本
体装置の電源が切断された時にＳＲＡＭ５に電源の供給
を行うことにより、本体装置の電源が切断されてもデー
タを保持するようにする。

【００９０】これにより、本体装置の電源が、一旦切断
され、その後再投入が行われた際も、フラッシュメモリ
４のデータと、ＳＲＡＭ５のパリティデータは保持され
る。又、パリティチェック方式ではなくＥＣＣ方式を採
用する場合は、Ｐ／Ｇ３とＰ／Ｃ１０の代わりにＥＣＣ
回路１１を用いてＥＣＣチェックを行う点が異なるが、
フラッシュメモリ４とＳＲＡＭ５についての動作は同様
である。

【００９１】図１１に、この発明のフラッシュメモリ制
御回路の第２実施例を示す。この実施例は、フラッシュ
メモリ（４−１，４−ｐ）を２個用い、バックアップ用
の電池を用いずに、一方のフラッシュメモリにパリティ
データを格納するものである。またここでは、パリティ
データの書込み又は読出しの制御のためにレジスタとフ
ァームウェアを利用する。

【００９２】同図において、Ｎ×８ビートのデータ用の
フラッシュメモリ４−１と、パリティ用のフラッシュメ
モリ４−ｐを備える。また、８はマルチプレキサ（ＭＵ
Ｘ）であり、パリティ用のフラッシュメモリ４−ｐに格
納されるデータとして、コマンドデータとパリティデー
タとを切り替えるものである。９は、ＭＵＸ８に対して
データを切り替えるためのコントロールクラブを保持す
るレジスタである。

【００９３】また、７−２は７−１と同様のコマンドシ
ーケンス検出回路であり、ここからレジスタ９内のコン
トロールフラグを初期化するためのクリア信号ｉが出力
される。ローカルバスｇはＭＵＸ８によって切り替えら
れて、ＣＰＵ１のコマンドシーケンス実行中はデータバ
スｂに接続され、ＣＰＵ１の通常のフラッシュメモリ４
に対するライト又はリードサイクル中はパリティデータ
バスｄに接続される。また、初期状態はパリティデータ
バスｄへの接続となっている。ここで、フラッシュメモ
リ４−Ｐはローカルバスｇに接続され、ＭＵＸ８にはデ
ータバスｂ及びパリティデータバスｄとが接続される。

【００９４】フラッシュメモリ４−１へデータをライト
する場合には、そのデータに基づいてＰ／Ｇ３により生
成した１ビットのパリティデータをフラッシュメモリ４
−Ｐにライトし、フラッシュメモリ４−１からデータを
リードする場合には、フラッシュメモリ４−Ｐから１ビ
ットのパリティデータＰ１をパリティデータバスｄ上に
リードし、Ｐ／Ｃ１０において、データバスｂ上にリー
ドされた８ビットデータから求められるパリティの値
と、パリティデータバスｂ上の値を比較しパリティエラ
ーのチェックを行う。

【００９５】ただし、フラッシュメモリ４は一般のメモ
リとは異なりコマンドシーケンスを必要とするため、Ｍ
ＵＸ８はコマンドシーケンス実行時と通常のメモリアク
セス時との接続が異なるように、ローカルバスｇの接続
を切り替える。すなわち、コマンドシーケンス実行時に
おいては、ＭＵＸ８によってローカルバスｇをデータバ
スｂに接続させ、フラッシュメモリ４−Ｐとフラッシュ
メモリ４−１に対して同様のコマンドシーケンスを実行
させる。

【００９６】また、通常のメモリアクセスを実行する場
合には、フラッシュメモリ４−Ｐにパリティデータをリ
ード又はライトするため、ＭＵＸ８によってローカルバ
スｇをパリティデータバスｄに接続させ、パリティデー
タ専用のメモリとして取り扱うようにする。

【００９７】以上のように、電池によるバックアップを
必要とするＳＲＡＭを用いないで、フラッシュメモリを
利用したパリティエラーチェックを行うので、長時間の
電源切断に対してもデータの信頼性を保証することがで
きる。

【００９８】図１１において、このＭＵＸ８の動作を制
御する方法の一例として、ファームウェアによる方法を
用いることとする。同図に示すように、ファームウェア
からＭＵＸ８を制御するための信号であるコントロール
ｈを出力するレジスタ９を備え、ＣＰＵ１又はＤＭＡＣ
１３により、このレジスタに所定の値を書き込むことに
よってこのコントロールｈを制御する。

【００９９】ここで、レジスタ９にはコントロールｈに
対応するコントロールフラグを設けて、ＣＰＵ１等がこ
れに所定の値を書き込む。たとえば、コントロールフラ
ブにＯＮ情報を書き込んだ場合には、コントロールｈは
ＯＮ状態とし、コントロールフラグにＯＦＦ情報を書き
込んだ場合には、コントロールｈはＯＦＦ状態とする。

【０１００】初期状態において、コントロールｈはＯＦ
Ｆ状態とし、このときＭＵＸ８はローカルバスｇをパリ
ティデータバスｄに接続させる。また、コマンドシーケ
ンスを実行する直前に、レジスタ９のコントロールｈを
ＣＰＵ１等によってＯＮ状態とし、ＭＵＸ８を切り替
え、ローカルバスｇをデータバスｂに接続する。

【０１０１】コマンドシーケンスを完了し通常のメモリ
アクセスを行う場合は、再びレジスタ９のコントロール
ｈをＯＦＦの状態とし、ＭＵＸ８を切り替えて、ローカ
ルバスｇをパリティデータバスｂに接続し、パリティデ
ータのフラッシュメモリ４−Ｐへの書き込み又はフラッ
シュメモリ４−Ｐからの読み出しを行う。

【０１０２】以上のような構成に加えて、さらに図１１
に示すようにコマンドシーケンス回路７−２を設けても
よい。このコマンドシーケンス回路７−２を設けること
により、図９に示したのと同様にコマンドシーケンスを
検出し、その完了時にコマンドシーケンス回路７−２か
ら出力されるクリアｉをアサートすることにより、レジ
スタ９のコントロールｈを初期化する。

【０１０３】この初期化動作により、コマンドシーケン
ス完了時に、自動的にＭＵＸ８が切替えられ、ローカル
バスｇはパリティデータバスｄに接続される。また、通
常のメモリアクセス動作に関しては、図９に示した第１
実施例と同様であり、メモリ制御回路２はＣＰＵ１のア
ドレスバスａをデコードし、フラッシュメモリ４へのア
クセスである場合には、セレクトｅ−１，ｅ−Ｐ、及び
メモリリードｋまたはメモリライトｌをアサートして、
フラッシュメモリ４−１，４−Ｐへのメモリアクセスを
する動作を行う。

【０１０４】図１３及び図１４に、この第２実施例にお
けるライトコマンドシーケンスの例を示す。図１３は、
コマンドシーケンス回路７−２を備えていない場合のコ
マンドシーケンスであり、図１４はコマンドシーケンス
回路７−２を備えた場合のコマンドシーケンスである。

【０１０５】以下、これに基づいて第２実施例の動作を
説明する。コマンドシーケンスのライトを行う場合に
は、ＣＰＵ１がレジスタ９のコントロールフラグをオン
にする動作を行うと、コントロールｈによってＭＵＸ８
が切り替えられる。これは、図１３の及び図１４の
に対応し、この動作によりローカルバスｇがデータバス
ｂに接続される。

【０１０６】なお、コマンドシーケンスがリードである
場合も、同様にＣＰＵ１がレジスタ９のコントロールフ
ラグをオンにすることにより、コントロールｈを通して
ＭＵＸ８を切り替え、ローカルバスｇをデータバスｂに
接続する。この後、ライトコマンドシーケンスが、フラ
ッシュメモリ４−１及び４−Ｐに対して実行される（図
１３及び図１４の〜）。

【０１０７】次に、通常のメモリアクセス（リード又は
ライト）が行われるが、このときＣＰＵ１によりレジス
タ９のコントロールフラグをオフすることにより、コン
トロールｈを通じてＭＵＸ８を切り替え、ローカルバス
ｇをパリティデータバスｄに接続する（図１３の）。
あるいは、コマンドシーケンス検出回路７−２がある場
合は、コマンドシーケンス検出回路７−２がコマンドシ
ーケンスを検出してその完了時にクリアｉをアサートす
る。

【０１０８】このときレジスタ９のコントロールフラグ
は自動的に初期化されて、コントロールｈを通してＭＵ
Ｘ８を切り替え、ローカルバスｇはパリティデータバス
ｄに接続されるので、ＣＰＵ１はそのままメモリアクセ
スを続行することができ、コマンドシーケンスを簡単化
できる。

【０１０９】すなわち、図１４においては、図１３に示
したＣＰＵ１によるシーケンスを省略できるので、Ｃ
ＰＵ１の負担を軽減することが可能である。この後、通
常のメモリアクセスであるデータの書込みが行われる
（図１３の又は図１４の）と共に、第１実施例と同
様にして、パリティデータがフラッシュメモリ４−Ｐに
格納される。すなわち、ＭＵＸ８によってローカルバス
ｇがパリティデータバスｄに接続されている場合には、
フラッシュメモリ４−ｐはフラッシュメモリ４−１のパ
リティデータ記憶用として動作する。

【０１１０】また、ＤＭＡＣ１３がリクエストｏにより
バスの獲得を要求し、ＣＰＵ１がアクノリッジｐにより
応答した後、ＤＭＡＣ１３によって行われるバスサイク
ルも上記のＣＰＵ１の場合と同様である。

【０１１１】この第２実施例では、データと共にパリテ
ィデータもフラッシュメモリに記憶させておくため、回
路又は装置の電源が決断されても、フラッシュメモリに
ライトされたデータ及びパリティデータは保持されてい
る。又、パリティチェック方式ではなくＥＣＣ方式であ
る場合は、Ｐ／Ｇ３とＰ／Ｃ／１０の代わりにＥＣＣ回
路１１を用いて（この場合ＥＣＣデータバスｊは２ビッ
ト以上となる）ＥＣＣチェックを行う点が異なるが、フ
ラッシュメモリ４−１，４−Ｐについての動作は同様で
ある。

【０１１２】このように、第２実施例において、フラッ
シュメモリにパリティデータを記憶することによって、
第１実施例では必要であったバックアップ用の電池を用
いずに、長時間の電源切断に対しても信頼性を確保する
ことができる。

【０１１３】また、ＭＵＸ８の切り替え制御のためにレ
ジスタ９を設けて、ファームウェアによる切り替え制御
を行わせることによって、柔軟にフラッシュメモリの制
御が可能である。また、コマンドシーケンス検出回路７
−２を設けることにより、フラッシュメモリ制御のため
のＣＰＵ１の負担を軽減することができる。

【０１１４】図１２に、この発明のフラッシュメモリ制
御回路の第３実施例を示す。この実施例は、第２実施例
と同様にフラッシュメモリ（４−１，４−Ｐ）を２個用
い、バックアップ用の電池を用いずにパリティデータを
格納するものである。ただし、ここでは、ＭＵＸ８の制
御をすべてハードウェア的に行う。すなわち、図１１に
おけるレジスタ９とその内部に保持されるコントロール
フラグの代わりに、コマンドシーケンス検出回路７−３
を設けて、この出力信号であるコントロールｈによって
ＭＵＸ８の制御を行う。

【０１１５】コマンドシーケンス検出回路７−３は、ア
ドレスバスａ、データバスｂ及びリードライトｃを監視
し、現在のバスサイクルが通常のメモリアクセスである
のか、コマンドシーケンスであるのかを判別して、その
出力信号コントロールｈによってＭＵＸ８を制御する。

【０１１６】ＭＵＸ８の初期状態は、ローカルバスｇと
パリティデータｄとが接続された状態であり、コマンド
シーケンスの実行中は、コントロールｈによってＭＵＸ
８を切り替え、ローカルバスｇをデータバスｂに接続す
る。また、コマンドシーケンスが完了した後、コマンド
シーケンス検出回路７−３がコントロールｈにより、Ｍ
ＵＸ８を切り替え、ローカルバスｇをパリティデータバ
スｄに接続し、初期状態に戻す。また、通常のメモリア
クセス動作は、図９及び図１１の実施例と同様である。

【０１１７】次に、この第３実施例におけるライト及び
リードコマンドシーケンスの例を説明する。コマンドシ
ーケンスのライトを行う場合には、コマンドシーケンス
検出回路７−３が、ＣＰＵ１のアドレスバスａ、データ
バスｂ及びリードライトｃから入力されるデータ及び信
号を解折して、コマンドシーケンスのライトであること
を検出し、コントロールｈを通じてＭＵＸ８を切り替
え、ローカルバスｇをデータバスｂに接続する。この時
行われるコマンドシーケンスのライトは、フラッシュメ
モリ４−１，４−Ｐ両方に対して実行される。

【０１１８】また、コマンドシーケンスのリードである
場合も同様に、コマンドシーケンス検出回路７−３がＣ
ＰＵ１のアドレスバスａ、データバスｂ及びリードライ
トｃからコマンドシーケンスのリードであることを検出
し、コントロールｈを通じてＭＵＸ８を切り替え、ロー
カルバスｇをデータバスｂに接続する。この時行われる
コマンドシーケンスのリードは、フラッシュメモリ４−
１，４−Ｐ両方に対して実行される。

【０１１９】コマンドシーケンス検出回路７−３がコマ
ンドシーケンスが終了したことを検出すると、コントロ
ールｈを通じてＭＵＸ８を切り替える。これによって、
ローカルバスｇはパリティデータｄに接続されるため、
ＣＰＵ１はそのまま通常のメモリアクセスを続行でき
る。

【０１２０】通常のメモリアクセスを行う場合は上述し
た様に、ＭＵＸ８はローカルバスｇをパリティデータバ
スｄに接続している状態であるので、フラッシュメモリ
４−Ｐはフラッシュメモリ４−１のパリティデータ記憶
用として動作する。

【０１２１】また、ＤＭＡＣ１３がリクエストｏにより
バスの獲得を要求し、ＣＰＵ１がアクノリッジｐにより
応答した後、ＤＭＡＣ１３によって行われるバスサイク
ルも上記のＣＰＵ１の場合と同様である。この第３実施
例でも、第２実施例と同様に回路又は装置の電源が切断
されても、フラッシュメモリ４にライトされたデータ及
びパリティデータはフラッシュメモリに保持されてい
る。

【０１２２】又、パリティチェック方式ではなくＥＣＣ
方式である場合は、Ｐ／Ｇ３とＰ／Ｃ１０の代わりにＥ
ＣＣ回路１１を用いて（この場合ＥＣＣデータバスｊは
２ビット以上となる）ＥＣＣチェックを行う点が異なる
が、フラッシュメモリ４−１，４−Ｐについての動作は
同様である。

【０１２３】このように、第３実施例において、コマン
ドシーケンス検出回路７−３によって直接ハードウェア
的にＭＵＸ８を制御しているので、第２実施例の場合と
比較してＣＰＵ１による制御には依存せずに、フラッシ
ュメモリに対するアクセス制御をすることができる。す
なわち、ＣＰＵ１による複雑なソフトウェア制御なし
で、フラッシュメモリを用いたシステムの信頼性の向上
をはかることができる。

【０１２４】以下に、フラッシュメモリに対して、初期
化処理又は、ＣＰＵを介さずにコマンドシーケンスを実
行することのできるフラッシュメモリ制御装置の実施例
を示す。図１８に、この発明のフラッシュメモリ制御装
置の一実施例における回路構成図を示す。同図におい
て、３１はフラッシュメモリであり、３２は、フラッシ
ュメモリ３１に対してデータの読出しおよび書込み、さ
らにデータの読出しおよび書込みのためのコマンドシー
ケンスを実行するフラッシュメモリ制御回路である。

【０１２５】３３は、パワーオンリセット制御回路であ
り、電源投入時にハードウェアのすべて又は一部を初期
化するものである。３４、リセット制御回路であり、シ
ステム動作中に異常が発生した場合やその他必要な場合
等にハードウェアのすべて又は一部を初期化するもので
ある。ここで、パワーオンリセット制御回路３３及びリ
セット制御回路３４はそれぞれ通常１チップの論理素子
として実現されるが、両回路は、共用できる回路部分も
多いので両回路の機能を含んだ１つの論理素子として構
成することが好ましい。ハードウェアコストを押えられ
るからである。

【０１２６】３５は、マイクロプロセッサ（ＣＰＵ）で
あり、図示していないＲＯＭや、フラッシュメモリ３１
に内蔵されるプログラムに従って命令を実行するもので
ある。３６は、ダイナミックアクセスコントローラ（Ｄ
ＭＡＣ）であり、ＣＰＵの介入なしに、ＲＡＭなどのメ
モリやＩ／Ｏコントローラに対して直接アクセスをする
ものである。

【０１２７】３７は、アドレスバスドライバ（アドレス
ＤＶ）であり、フラッシュメモリ３１及びフラッシュメ
モリ制御回路３２へのアドレスバスを分離するものであ
る。３８は、データバストランシーバ（データＴＲＶ）
であり、フラッシュメモリ３１及びフラッシュメモリ制
御回路３２へのデータバスを分離するものである。

【０１２８】また、信号ａ２は、パワーオンリセットＰ
ＲＳＴであり、パワーオンリセット制御回路３３から電
源投入時に出力され、ハードウェア全部又は一部の初期
化を行う信号である。信号ｂ２は、フラッシュメモリリ
ード（ＲＤ）であり、フラッシュメモリ３１に格納され
たデータを読み出すための制御信号、信号ｃ２はフラッ
シュメモリライト（ＷＴ）であり、フラッシュメモリ３
１へデータを書込むための制御信号である。

【０１２９】ｄ２はメモリアドレスバス（ＲＡＭアドレ
スバス）であり、フラッシュメモリ３１のアドレスを転
送するアドレスバス、ｅ２はメモリデータバス（ＲＡＭ
データバス）であり、フラッシュメモリ３１のデータを
転送するデータバスである。信号ｆ２はリセットＲＳＴ
であり、ＣＰＵ等の異常の場合や必要な時にハードウェ
アの全部又は一部を初期化する信号である。

【０１３０】信号ｇ２はリードライト（Ｒ／Ｗ）であ
り、ＣＰＵ３５及びＤＭＡＣ３６が読出しサイクルにあ
るか書込みサイクルにあるのかをフラッシュメモリ制御
回路３２等へ通知する制御信号である。ｈ２は、プロセ
ッサアドレスバス（ＣＰＵアドレスバス）であり、ＣＰ
Ｕ３５及びＤＭＡＣ３６に接続されたアドレスバス、ｉ
２はプロセッサデータバス（ＣＰＵデータバス）であ
り、ＣＰＵ３５及びＤＭＡＣ３６に接続されたデータバ
スである。

【０１３１】信号ｊ２は、レディ（ＲＤＹ）であり、フ
ラッシュメモリ３１の消去又は書込みが完了したことを
フラッシュメモリ制御回路３２へ通知する信号、信号ｋ
２は割込み（ＩＮＴ）であり、フラッシュメモリ３１の
消去又は書込みが完了したことをフラッシュメモリ制御
回路３２からＣＰＵ３５へ通知する信号である。信号ｌ
２はバスイネーブル（ＥＮ）であり、フラッシュメモリ
制御回路３２がアドレスバスドライバ３７及びデータバ
ストランシーバ３８の開閉をコントロールする信号、信
号ｍ２はリクエスト（ＲＥＱ）であり、フラッシュメモ
リ制御回路３２がＤＭＡＣ３６に次のデータを要求する
信号である。

【０１３２】信号ｎ２は、リセット要求であり、外部あ
るいはスイッチ等によって入力され、異常又は必要な時
にリセット制御回路３４にリセットを要求する信号であ
る。信号ｏ２はアドレスストローブ（ＡＳ）であり、Ｃ
ＰＵ３５又はＤＭＡＣ３６の出力したアドレスが有効で
あることを示す信号、信号ｐ２はデータストローブ（Ｄ
Ｓ）であり、ＣＰＵ３５又はＤＭＡＣ３６のデータが有
効であることを示す信号である。

【０１３３】信号ｑ２は、アクノリッジ（ＡＣＫ）であ
り、フラッシュメモリ制御回路３２がＣＰＵ３５又はＤ
ＭＡＣ３６にフラッシュメモリに対するバスサイクルが
終結することを要求する信号である。信号ｒ２は、バス
リクエスト（ＢＲ）であり、ＤＭＡＣ３６がＣＰＵ３５
に対してバスの専有を要求する信号、信号Ｓ２はバスグ
ラント（ＢＧ）であり、ＣＰＵ３５がバスリクエスト
（ＢＲ）に応答し、ＤＭＡＣ３６のためにバスを開放し
たことを示す信号である。

【０１３４】図１９に、図１８におけるフラッシュメモ
リ制御回路３２の一実施例の構成ブロック図を示す。４
０はコマンド識別回路であり、ＣＰＵ３５又はＤＭＡＣ
３６の制御信号（ＲＳＴ，ＰＲＳＴなど）及びアドレス
／データバスよりフラッシュメモリ３１へのコマンドを
識別する回路である。

【０１３５】４１はコマンドタイミング回路であり、フ
ラッシュメモリ３１へコマンドを発行する際のパルスタ
イミングを制御する回路である。４２はバス制御回路で
あり、アドレスDV３７及びデータTRV３８を制御する回
路である。４３はラッチ制御回路であり、データライト
サイクルのアドレスとデータのラッチを制御する回路で
ある。

【０１３６】４４はリード／ライト制御回路であり、フ
ラッシュメモリ３１へ発行するＲＤ（ｂ２）、ＷＴ（ｂ
２）を制御する回路である。４５はアドレスバスドライ
バ回路であり、ＲＡＭアドレスｄ２へアドレスを出力す
る回路である。４６はデータバスドライバ回路であり、
ＲＡＭデータバスｅ２へデータを出力する回路である。

【０１３７】４７はアドレスラッチ回路であり、ＣＰＵ
３５又はＤＭＡＣ３６のデータライトサイクルのアドレ
スをラッチする回路である。４８はデータラッチ回路で
あり、ＣＰＵ３５又はＤＭＡＣ３６のデータライトサイ
クルのデータをラッチする回路である。４９はアクノリ
ッジタイミング回路であり、データライトサイクルにお
いて、バスサイクルのアクノリッジを制御する回路であ
る。

【０１３８】５０は割り込み制御回路であり、ＣＰＵ３
５へのＩＮＴ（ｋ２）及びＤＭＡＣ３６へのＲＥＱ（ｍ
２）を制御する回路である。コマンドアドレス♯０〜♯
ｎは、所定のコマンドのアドレスを格納する回路であ
る。コマンドデータ♯０〜♯ｎは、所定のコマンドのデ
ータを格納する回路である。

【０１３９】フラッシュメモリ制御回路３２は、以上の
ような構成を持ち、たとえばＣＰＵからデータ書込みの
コマンドを受信すると、コマンド識別回路４０でコマン
ドが解析され、そのコマンドに対応して、フラッシュメ
モリ３１に対してリード／ライト制御回路４４からライ
ト信号ＷＴが出力され、コマンドアドレス♯０〜♯ｎ及
びコマンドデータ♯０〜♯ｎに格納されている所定のア
ドレス及びデータが出力される。

【０１４０】次に、この実施例の動作について説明す
る。ここで用いるフラッシュメモリ３１は、一般のフラ
ッシュメモリ３１と同様に、一連のコマンドシーケンス
当りフラッシュメモリ３１に対して３回の書込みを必要
とするものとし、一連のコマンドシーケンスが完了した
後は自動的に読出しモードになるものとする。また、こ
の実施例においては、電源投入時にＣＰＵ３５が実行す
る初期プログラムをフラッシュメモリ３１に格納してい
るものとする。

【０１４１】まず、図１８の構成を持つ装置に電源が投
入される場合のフラッシュメモリの制御方法について述
べる。図２０に、電源投入又はリセット要求がされた場
合のタイムチャートを示す。

【０１４２】電源投入された直後には、パワーオンリセ
ット制御回路３３より信号ＰＲＳＴ（ａ２）がリセット
制御回路３４へ一定時間出力され、さらに、リセット制
御回路３４から信号ＲＳＴ（ｆ２）がＣＰＵ等に対して
一定時間出力される。これにより、電源投入直後に初期
化されるべきハードウェア及び一般のリセットにより初
期化されるべきハードウェアが初期化される。図５にお
いてはＣＰＵ３５及びＤＭＡＣ３６が初期化される。

【０１４３】フラッシュメモリ制御回路３２において、
コマンド識別回路４０にＲＳＴ（ｆ２）又はＰＲＳＴ
（ａ２）が入力されると、フラッシュメモリ３１に対し
て一連のコマンドシーケンスが実行される。すなわち、
図５に示したように、３回のライト動作を実行する。こ
のとき、信号ＷＴをアクティブにすると同時に、ＲＡＭ
アドレスバスｄ２及びＲＡＭデータバスｅ２を通して、
リセットに対するコマンドアドレス（ＣＡＩ，ＣＡ２及
びＣＡ３）とコマンドデータ（ＣＤ１，ＣＤ２及びＣＤ
３）をフラッシュメモリ３１へ出力する。

【０１４４】ここで、３回のライト動作におけるタイミ
ング調整はコマンドタイミング回路４１が行い、そのタ
イミングに合わせてコマンドアドレス及びコマンドデー
タがそれぞれアドレスバスドライバ４５及びデータバス
ドライバ４６を通して出力される。

【０１４５】以上の動作により、フラッシュメモリ３１
は読出しモードに設定されて、初期化が完了する。この
後、ＣＰＵ３５はフラッシュメモリ３１に格納されたプ
ログラムを読出して初期プログラムが実行される。

【０１４６】このように、電源投入後にパワーオンリセ
ットがかかったとき、フラッシュメモリ制御回路３２が
フラッシュメモリ３１に対して初期化処理すなわち一連
のコマンドシーケンスを実行するようにしているので、
ＣＰＵの介在なしに、フラッシュメモリ３１は必ず読出
しモードとなる。

【０１４７】すなわち、パワーオンリセットでコマンド
シーケンスが乱れて、フラッシュメモリに対して正常の
動作ができずＣＰＵが誤動作することはない。したがっ
て、フラッシュメモリへのコマンドシーケンスの実行中
に電源の瞬断が発生した場合でも、フラッシュメモリに
格納されたデータやプログラムが読出せなくなることを
防止できる。これは、特に、電源投入時にＣＰＵ３５が
実行する初期プログラムをフラッシュメモリ３１に格納
しているシステムにおいて有効である。

【０１４８】また、異常又は必要な時にリセット要求ｎ
２がリセット制御回路３４に入力される場合も同様であ
る。

【０１４９】図２０に示したように、リセット制御回路
３４から信号ＲＳＴ（ｆ２）が一定時間出力されて、こ
の間にパワーオンリセットのときと同様に、ＷＴ信号、
コマンドアドレス（ＣＡＩ，ＣＡ２及びＣＡ３）及びコ
マンドデータ（ＣＤ１，ＣＤ２及びＣＤ３）がフラッシ
ュメモリ制御回路３２からフラッシュメモリ３１へ出力
される。すなわち、パワーオンリセットと同様に、フラ
ッシュメモリ３１は読出しモードに設定され、フラッシ
ュメモリ３１に格納されたプログラムがＣＰＵによって
実行される。したがって、ＣＰＵ３５やＤＭＡＣ３６等
の異常時や、必要に応じて外部からシステムのリセット
をかける場合にも、フラッシュメモリに格納されたデー
タやプログラムが読出せなくなることを防止できる。

【０１５０】次にＣＰＵ３５がフラッシュメモリ３１へ
データを書込む場合のフラッシュメモリの制御方法につ
いて説明する。図２１に、ＣＰＵ３５がフラッシュメモ
リ３１にデータを書込む場合のタイムチャートを示す。
フラッシュメモリ３１にデータを書込むために、図２１
には図示していないが、前に書き込まれたデータの消去
処理が実行される。この後、図２１に示すタイムチャー
トが実行される。

【０１５１】フラッシュメモリ３１へデータを書き込む
ために、図２１に示すようにＣＰＵ３５は、アドレスス
トローブＡＳ、データストローブＤＳ、リードライトＲ
／Ｗをアクティブにして、ＣＰＵアドレスバスｈ２に書
込むべきフラッシュメモリ３１上のアドレスを出力し、
ＣＰＵデータバスｉ２に書込むべきデータを出力する。

【０１５２】フラッシュメモリ制御回路３２は、コマン
ド識別回路４０及びラッチ制御回路４３によってこれら
の信号を検出して、アドレスラッチ回路４７及びデータ
ラッチ回路４８を介して、上記のアドレス（ＰＡ）及び
データ（ＰＤ）をラッチし、さらにＣＰＵに対してデー
タの書込みサイクルが完了したことを示す信号ＡＣＫ
（ｑ２）をアクノリッジタイミング回路４９を介してＣ
ＰＵに返す。この後、ＣＰＵ３５は次の命令の実行に入
ることができる。すなわち、ＣＰＵ３５は、直接コマン
ドシーケンスを実行してフラッシュメモリ３１を制御す
ることがないので、負担が軽減される。

【０１５３】一方、フラッシュメモリ制御回路３２は、
この後、信号バスイネーブルＥＮによってＲＡＭアドレ
スバスｄ２をＣＰＵアドレスバスｈ２から分離すると共
に、ＲＡＭデータバスｅ２をＣＰＵデータバスｉ２から
分離する。

【０１５４】このとき分離した状態で、フラッシュメモ
リ制御回路３２は、フラッシュメモリ３１に対してライ
トコマンドを３回実行する。この３回のライトコマンド
は、図２１に示すようにＷＴ（ｃ２）信号、コマンドア
ドレス（ＣＡ１，ＣＡ２及びＣＡ３）及びコマンドデー
タ（ＣＤ１，ＣＤ２及びＣＤ３）を出力することによっ
て行われる。これにより、フラッシュメモリ３１は書込
みモードとなる。

【０１５５】この後、フラッシュメモリ制御回路３２は
ラッチ回路４７及び４８によってラッチしていたアドレ
ス（ＰＡ）及びデータ（ＰＤ）をＷＴ信号と共に出力
し、フラッシュメモリ３１の所定のアドレス（ＰＡ）に
データ（ＰＤ）を書込む。このように、合計４回のフラ
ッシュメモリに対する書込みシーケンスを実行すること
でデータの書込みが完了する。

【０１５６】このデータの書込み完了後、フラッシュメ
モリ制御回路３２はバスイネーブルＥＮ信号を切り変え
て、ＲＡＭアドレスバスｄ２をＣＰＵアドレスバスｈ２
に、ＲＡＭデータバスｅ２をＣＰＵデータバスｉ２に接
続する。

【０１５７】また、フラッシュメモリ制御回路３２は、
フラッシュメモリ３１からその内部でデータの書込みが
完了したことを示す信号ＲＤＹ（ｊ２）を受けとり、さ
らにこの書込み完了を信号ＩＮＴ（ｋ２）によりＣＰＵ
３５へ通知する。通常この信号ＩＮＴ（ｋ２）は、ＣＰ
Ｕ３５には割り込み信号として入力される。なお、フラ
ッシュメモリ３１は、上記の書込みシーケンスが完了す
ることにより、内部的に読出しモードに復帰する。

【０１５８】以上のように、フラッシュメモリ制御回路
３２がＣＰＵからのフラッシュメモリ３１へのデータの
書込み信号を検出し、一連の書込みシーケンスを実行す
ることによってフラッシュメモリ制御回路３２がＣＰＵ
に代わってデータの書込みを行い、フラッシュメモリ３
１においてデータの書込みが完了した後に書込み完了通
知をＣＰＵ３５に行っているので、ＣＰＵ３５が直接フ
ラッシュメモリ３１にデータを書込む一連の処理をする
場合に比べてＣＰＵの負担を軽減することができる。

【０１５９】次に、ＣＰＵ３５がフラッシュメモリ３１
からデータを読み出す場合の処理を図２２のフローチャ
ートを用いて説明する。通常、フラッシュメモリ３１は
読出しモード、すなわちすぐにデータを読出せる状態に
なっているので、リードコマンドを書込む必要がない。
図２２に示すように、ＣＰＵ３５から、アドレスストロ
ーブＡＳ、データストローブＤＳ、リードライトＲ／Ｗ
の各信号が出力され、ＣＰＵアドレスバスｈ２に読み出
したいフラッシュメモリ３１のアドレス（ＲＡ）が出力
される。

【０１６０】フラッシュメモリ制御回路３２は、上記の
ＡＳ，ＤＳ及びＲ／Ｗの各信号を検出して、データの読
出し要求であることを認識すると信号バスイネーブルＥ
Ｎによるアドレスバス及びデータバスの切替えは行わず
に、フラッシュメモリ３１に対してデータ読出しのため
の制御信号ＲＤ（ｂ２）をアクティブにして、データを
読み出す。

【０１６１】このとき、フラッシュメモリ制御回路３２
によってＲＡＭアドレスバスｄ２はＣＰＵアドレスバス
ｈ２に、ＲＡＭデータバスｅ２はＣＰＵデータバスｉ２
に接続されたままであるので、フラッシュメモリ３１か
ら読み出されたデータはＣＰＵアドレスバスｈ２に出力
され、ＣＰＵ３５へ転送される。

【０１６２】また、データの読出しが行われた際にフラ
ッシュメモリ制御回路３２は、所定のタイミグでデータ
の読出しサイクルが完了したことを示す信号ＡＣＫ（ｑ
２）をＣＰＵ３５へ返す。

【０１６３】以上のように、通常のフラッシュメモリ３
１は読出しモードとなっているので、フラッシュメモリ
３１からデータを読み出す場合には、ＣＰＵ３５の負担
をかけずに、通常のＲＡＭ等からのデータの読出しと同
様にデータの読出しをすることができる。

【０１６４】また、図１８に示したＤＭＡＣ３６による
フラッシュメモリ３１へのデータの書込み及びデータの
読出しも、図２１及び図２２に示したＣＰＵ３５による
書込み処理及び読出し処理と同様であるが、ただし次の
点が異なる。

【０１６５】ＤＭＡＣ３６は、フラッシュメモリ３１へ
のデータ書込み又は読出しを行う場合には、まず、ＣＰ
Ｕ３５に対して信号ＢＲ（ｒ２）を出力してバスの開放
を要求する。ＣＰＵ３５は、この信号ＢＲを受けて、バ
スを開放可能であるならば、信号ＢＧ（ｓ２）をＤＭＡ
Ｃ３６へ送出してバスの開放が可能であることを通知
し、ＤＭＡＣ３６のためにＣＰＵアドレスバスｈ２及び
ＣＰＵデータバスｉ２を開放する。ＤＭＡＣ３６は、こ
の信号ＢＧを検出すると、フラッシュメモリ３１に対す
るデータの読出し又は書込みの動作を実行する。このデ
ータの読出し及び書込みの一連のシーケンスにおける各
信号のタイミングは、図２１及び図２２と同様である。

【０１６６】一方、フラッシュメモリ制御回路３２は、
前記したＣＰＵ３５から出力される信号ＢＧを検出する
ことにより、現在バスを専有しているバスマスタがＣＰ
Ｕ３５であるのかＤＭＡＣ３６であるのかを認識する。
フラッシュメモリ制御回路３２が、バスマスタがＤＭＡ
Ｃ３６であることを認識した場合には、データの書込み
の一連のシーケンス終了後にフラッシュメモリ３１から
の信号ＲＤＹを検出した後フラッシュメモリ制御回路３
２は信号ＲＥＱにより次のデータの書込みが可能になっ
たことをＤＭＡＣ３６へ通知する。

【０１６７】このように、フラッシュメモリ制御回路３
２がフラッシュメモリ３１に対する一連の書込みシーケ
ンスをＤＭＡＣ３６に代わって行ない、フラッシュメモ
リ３１のデータ書込みが完了した後に、書込み完了通知
をＤＭＡＣ３６に行っているので、通常のＲＡＭに対す
るＤＭＡ転送と同様に、ＤＭＡＣ３６からフラッシュメ
モリ３１へのＤＭＡ転送が可能となる。

【０１６８】この発明におけるフラッシュメモリ制御装
置では、以上述べた実施例に示したような効果を奏する
ので、実施例のような構成及び機能を備えたフラッシュ
メモリ制御装置を使用するコンピュータ装置やシステム
の信頼性及び性能の向上をはかることができる。

【０１６９】

【発明の効果】この発明によれば、フラッシュメモリに
記憶されるデータに対応したエラーチェック用コードを
記憶手段に記憶するので、フラッシュメモリに記憶され
たデータの信頼性及びフラッシュメモリを用いたシステ
ムの信頼性の向上をはかることができる。

【０１７０】また、エラーチェック用コードを記憶する
記憶手段として揮発性メモリを用いるので、安価な構成
で、フラッシュメモリを用いたシステムの信頼性の向上
をはかることができる。さらに、コマンドシーケンス検
出手段を備え、コマンドシーケンス実行中は記憶手段に
対する読出し及び書き込みが禁止されるので、無用なエ
ラーチェック用コードは記憶手段に記憶されないように
することができる。

【０１７１】この発明によれば、エラーチェック用コー
ドの記憶手段としてフラッシュメモリを用い、コマンド
シーケンス終了後の実際のデータの読出し又は書込みを
行う場合にエラーチェック用コードの読出し又は書込み
が行われるようにするので、長時間システムの電源が切
れても記憶されるデータの信頼性を保持することができ
る。

【０１７２】また、エラーチェック用コードをフラッシ
ュメモリから読み出し又はフラッシュメモリに書込む場
合に、その制御を制御手段がファームウェアにより行う
こと、コマンドシーケンスが終了したことを検出してハ
ードウェア的に行うこと、または制御手段の介在なしに
ハードウェアにより自動的に行うことのいずれかの方法
で行うようにできるので、より柔軟なフラッシュメモリ
を用いたシステムの構成の設計が可能である。

【０１７３】さらに、比較手段が、検査コード生成手段
によって生成されたエラーチェック用コードと、記憶手
段に記憶されたエラーチェック用コードとを比較するの
で、フラッシュメモリに記憶されるデータの信頼性の確
保とフラッシュメモリを用いたシステムの信頼性の向上
をはかることができる。

【０１７４】この発明によれば、信号検出制御手段が、
所定の初期化情報を検出し、フラッシュメモリに対して
初期化処理をするので、電源の瞬断又は異常時あるいは
必要な時のリセット要求が発生した場合にフラッシュメ
モリに対する読出し及び書込みの動作が不能になること
を防止できる。

【０１７５】また、信号検出制御手段が、データ書込み
手段又はデータ読出し手段から出力されるデータ書込み
情報又はデータ読出し情報を検出した場合に、データ書
込み手段又はデータ読出し手段に代わって、信号検出制
御手段がフラッシュメモリに対してデータの書込み処理
又はデータの読出し処理を実行するので、データ書込み
手段又はデータ読出し手段すなわちマイクロプロセッサ
の負担を軽減することができる。

【０１７６】さらに、データ書込み手段又はデータ読出
し手段がダイナミックメモリアクセスコントローラであ
る場合にはフラッシュメモリへのＤＭＡ転送が可能であ
る。

【図面の簡単な説明】

【図１】この発明のフラッシュメモリ制御装置の第１基
本構成を示すブロック図である。

【図２】この発明のフラッシュメモリ制御装置の第２基
本構成を示すブロック図である。

【図３】この発明のフラッシュメモリ制御装置の第３基
本構成を示すブロック図である。

【図４】この発明のフラッシュメモリ制御装置の第４基
本構成を示すブロック図である。

【図５】この発明のフラッシュメモリ制御装置の第５基
本構成を示すブロック図である。

【図６】この発明のフラッシュメモリ制御装置の第６基
本構成を示すブロック図である。

【図７】この発明のフラッシュメモリ制御装置の第７基
本構成を示すブロック図である。

【図８】この発明のフラッシュメモリ制御装置の第８基
本構成を示すブロック図である。

【図９】この発明の第１実施例における回路構成図であ
る。

【図１０】この発明におけるコマンドシーケンス検出回
路の実施例の回路構成図である。

【図１１】この発明の第２実施例における回路構成図で
ある。

【図１２】この発明の第３実施例における回路構成図で
ある。

【図１３】この発明の第２実施例におけるライトコマン
ドシーケンスの説明図である。

【図１４】この発明の第２実施例におけるライトコマン
ドシーケンスの説図である。

【図１５】従来におけるフラッシュメモリに対するコマ
ンドシーケンスの説明図である。

【図１６】この発明のフラッシュメモリ制御装置の第１
の基本構成ブロック図である。

【図１７】この発明のフラッシュメモリ制御装置の第２
の基本構成ブロック図である。

【図１８】この発明のフラッシュメモリ制御装置の一実
施例における回路構成ブロック図である。

【図１９】図１８におけるフラッシュメモリ制御回路３
２の構成ブロック図である。

【図２０】電源投入又はリセット要求がされた場合のタ
イムチャートである。

【図２１】フラッシュメモリ３１へのデータを書込む場
合のタイムチャートである。

【図２２】フラッシュメモリ３１からデータを読出す場
合のタイムチャートである。

【符号の説明】

１プロセッサ（ＣＰＵ）２メモリ制御回路３パリティジェネレータ（Ｐ／Ｇ）４フラッシュメモリ４−１フラッシュメモリ（データ用）４−Ｐフラッシュメモリ（パリティ用）５スタティックランダムアクセスメモリ（ＳＲＡＭ）６電池７−１コマンドシーケンス検出回路７−２コマンドシーケンス検出回路７−３コマンドシーケンス検出回路８マルチプレキサ（ＭＵＸ）９レジスタ１０パリティチェック回路（Ｐ／Ｃ）１１ＥＣＣ回路１３ダイレクトメモリアクセスコントローラ（ＤＭＡ
Ｃ）１４リードオンリーメモリ（ＲＯＭ）３１：フラッシュメモリ３２：フラッシュメモリ制御回路３３：パワーオンリセット制御回路３４：リセット制御回路３５：プロセッサ（ＣＰＵ）３６：ダイナミックメモリアクセスコントローラ（Ｄ
ＭＡＣ）３７：アドレスドライバ（アドレスＤＶ）３８：データトランシーバ（データＴＲＶ）ａアドレスバスｂデータバスｃリードライトｄパリティデータバスｅセレクトｆマスクｇローカルデータバスｈコントロールｉクリアｊＥＣＣデータバスｋメモリリードｌメモリライトｍパリティエラーｎＥＣＣエラーｏリクエストｐアクノリッジａ２：パワーオンリセット（ＰＲＳＴ）ｂ２：リード（ＲＤ）ｃ２：ライト（ＷＴ）ｄ２：メモリアドレスバス（ＲＡＭアドレスバス）ｅ２：メモリデータバス（ＲＡＭデータバス）ｆ２：リセット（ＲＳＴ）ｇ２：リードライト（Ｒ／Ｗ）ｈ２：プロセッサアドレスバス（ＣＰＵアドレスバス）ｉ２：プロセッサデータバス（ＣＰＵデータバス）ｊ２：レディ（ＲＤＹ）ｋ２：割り込み（ＩＮＴ）ｌ２：イネーブル（ＥＮ）ｍ２：リクエスト（ＲＥＱ）ｎ２：リセット要求ｏ２：アドレスストローブ（ＡＳ）ｐ２：データストローブ（ＤＳ）ｑ２：アクノリッジ（ＡＣＫ）ｒ２：バスリクエスト（ＢＲ）ｓ２：バスグラント（ＢＧ）

───────────────────────────────────────────────────── フロントページの続き (72)発明者木下智盛兵庫県加東郡社町佐保35番富士通周辺機株式会社内 (72)発明者佐野恭三兵庫県加東郡社町佐保35番富士通周辺機株式会社内

Claims

【特許請求の範囲】

【請求項１】データを記憶する第１のフラッシュメモリ
と、データのエラーチェック用コードを生成する検査コード
生成手段と、検査コード生成手段によって生成されるエラーチェック
用コードを記憶する記憶手段と、前記第１のフラッシュメモリに対してデータの読出し又
は書込みのための一連の処理を実行すると共に、その一
連の処理の実行中に、前記第１のフラッシュメモリに記
憶されるデータに対応して前記検査コード生成手段によ
って生成されるエラーチェック用コードを前記記憶手段
に記憶する制御手段とを備えることを特徴とするフラッ
シュメモリ制御装置。
【請求項２】前記記憶手段が揮発性メモリからなり、
この揮発性メモリを駆動し、かつ揮発性メモリに記憶さ
れたエラーチェック用コードを保持させる電源手段をさ
らに備えることを特徴とする請求項１記載のフラッシュ
メモリ制御装置。
【請求項３】前記第１のフラッシュメモリ及び前記記
憶手段の動作を制御するメモリ制御手段と、前記制御手段が実行する一連の処理のうち第１のフラッ
シュメモリに対しデータを読出し又は書込むための前処
理であるコマンドシーケンスを検出するコマンドシーケ
ンス検出手段をさらに備え、前記コマンドシーケンス検出手段が前記コマンドシーケ
ンスを検出した場合には、前記メモリ制御手段が、前記
コマンドシーケンス検出手段からの検出情報を受け、コ
マンドシーケンス実行中は前記記憶手段に対する読出し
及び書込みができないように前記記憶手段を制御するこ
とを特徴とする請求項２記載のフラッシュメモリ制御装
置。
【請求項４】前記コマンドシーケンス検出手段が前記
コマンドシーケンスが終了したことを検出した場合に、
前記メモリ制御手段が、このコマンドシーケンス直後に
制御手段による実際のデータの読出し又は書込み処理が
実行できるように前記第１のフラッシュメモリを制御
し、エラーチェック用コードの読出し又は書込みが実行
できるように前記記憶手段を制御することを特徴とする
請求項３記載のフラッシュメモリ制御装置。
【請求項５】前記記憶手段が第２のフラッシュメモリ
からなり、前記第１のフラッシュメモリ及び前記第２のフラッシュ
メモリの動作を制御するメモリ制御手段と、前記制御手段が接続される第１の経路と前記検査コード
生成手段が接続される第２の経路とのどちらか一方を選
択し、第２のフラッシュメモリに接続する選択手段とを
備え、前記制御手段が、前記一連の処理のうち第１のフラッシ
ュメモリに対してデータを読出し又は書込むための前処
理であるコマンドシーケンスを実行する場合には、第２
のフラッシュメモリに対してもこのコマンドシーケンス
が実行されるように前記選択手段が第１の経路を選択
し、前記制御手段が、前記一連の処理のうち第１のフラッシ
ュメモリに対してデータの読出し又は書込みを実際に行
う場合には、第２のフラッシュメモリに対して前記エラ
ーチェック用コードの読出し又は書込みが実行されるよ
うに前記選択手段が第２の経路を選択し、第１のフラッ
シュメモリに記憶されるべき実際のデータに対応するエ
ラーチェック用コードのみを、第２のフラッシュメモリ
に記憶させることを特徴とする請求項１記載のフラッシ
ュメモリ制御装置。
【請求項６】前記選択手段が、前記制御手段から書込
まれる選択情報を保持する保持手段と、前記保持手段に
書込まれた選択情報から前記第１の経路と前記第２の経
路とのどちらか一方を第２のフラッシュメモリに選択接
続する動作を行う接続切替手段とを備え、前記制御手段が前記コマンドシーケンスを開始すること
を示すＯＮ情報を前記保持手段に書込んだ場合には、前
記接続切替手段が前記第１の経路を選択接続した後、前
記制御手段が前記コマンドシーケンスを実行し、前記制御手段がコマンドシーケンスが終了したことを示
すＯＦＦ情報を前記保持手段に書込んだ場合には、前記
接続切替手段が前記第２の経路を選択接続した後、前記
制御手段が前記エラーチェック用コードの読出し又は書
込みを実行することを特徴とする請求項５記載のフラッ
シュメモリ制御装置。
【請求項７】前記選択手段が、前記コマンドシーケン
スを検出するコマンドシーケンス検出手段をさらに備
え、前記コマンドシーケンス検出手段が、前記コマンドシー
ケンスが終了したことを検出し前記保持手段にこの終了
通知を行った場合に、保持手段の保持内容がＯＦＦ情報
に自動的に書き替えられ、前記制御手段が前記エラーチ
ェック用コードの読出し又は書込みを実行することを特
徴とする請求項６に記載のフラッシュメモリ制御装置。
【請求項８】前記選択手段が、前記コマンドシーケン
スを検出するコマンドシーケンス検出手段と、前記コマンドシーケンス検出手段から送られる情報によ
って前記第１の経路と前記第２の経路とのどちらか一方
を第２のフラッシュメモリに接続する動作を行う接続切
替手段とを備え、前記コマンドシーケンス検出手段がコマンドシーケンス
の開始を検出した場合には、前記コマンドシーケンス検
出手段は、前記接続切替手段が前記第１の経路を第２の
フラッシュメモリに接続するように情報を前記接続切替
手段に送り、前記コマンドシーケンス検出手段が、コマンドシーケン
スの終了を検出した場合には、前記コマンドシーケンス
検出手段は、前記接続切替手段が前記第２の経路を第２
のフラッシュメモリに接続するように情報を前記接続切
替手段に送ることを特徴とする請求項５記載のフラッシ
ュメモリ制御装置。
【請求項９】前記検査コード生成手段によって生成さ
れたエラーチェック用コードと、前記記憶手段に記憶さ
れたエラーチェック用コードとを比較する比較手段をさ
らに備えることを特徴とする請求項１から８に記載した
いずれかのフラッシュメモリ制御装置。
【請求項１０】前記検査コード生成手段が生成するエ
ラーチェック用コードがパリティビットであり、前記比
較手段がパリティビットによるエラーの検出を行うこと
を特徴とする請求項９記載のフラッシュメモリ制御装
置。
【請求項１１】前記検査コード生成手段が生成するエ
ラーチェック用コードがＥＣＣビットであり、前記比較
手段がＥＣＣビットによるエラー検出訂正を行うことを
特徴とする請求項９記載のフラッシュメモリ制御装置。
【請求項１２】フラッシュメモリと、初期化情報を発
生する初期化手段と、フラッシュメモリに対してデータの読出し及び書込みの
ための制御を行う信号検出制御手段とを備え、前記信号検出制御手段が、前記初期化手段から出力され
る所定の初期化情報を検出した場合に、フラッシュメモ
リに対して初期化処理をすることを特徴とするフラッシ
ュメモリ制御装置。
【請求項１３】前記初期化手段がパワーオンリセット
制御回路から構成され、電源投入時に前記信号検出制御手段がパワーオンリセッ
ト制御回路から出力される初期化情報を受けて、フラッ
シュメモリに対して所定の初期化シーケンスを実行しフ
ラッシュメモリを読出しモードとすることを特徴とする
請求項１２記載のフラッシュメモリ制御装置。
【請求項１４】前記初期化手段がリセット制御回路か
ら構成され、前記信号検出制御手段がリセット制御回路
から出力される初期化情報を受けて、フラッシュメモリ
に対して所定の初期化シーケンスを実行し、フラッシュ
メモリを読出しモードとすることを特徴とする請求項１
２記載のフラッシュメモリ制御装置。
【請求項１５】フラッシュメモリと、フラッシュメモリに対してデータの読出しおよび書込み
のための制御を行う信号検出制御手段と、データ書込み手段とを備え、前記信号検出制御手段が、データ書込み手段から出力さ
れるデータ書込み情報を検出した場合に、フラッシュメ
モリに対してデータ書込み処理を実行することを特徴と
するフラッシュメモリ制御装置。前記信号検出制御手段
が、データ読出し手段から出力されるデータ読出し情報
を検出した場合に、フラッシュメモリに対してデータ読
出し処理を実行することを特徴とするフラッシュメモリ
制御装置。
【請求項１６】データ読出し手段をさらに備え、前記信号検出制御手段が、データ書込み手段又はデータ
読出し手段から出力されるデータ書込み情報又はデータ
読出し情報を検出した場合に、フラッシュメモリに対し
てデータ書込み処理又はデータ読出し処理を実行するこ
とを特徴とする請求項１５記載のフラッシュメモリ制御
装置。
【請求項１７】前記データ書込み手段及び前記データ
読出し手段が、マイクロプロセッサであることを特徴と
する請求項１６記載のフラッシュメモリ制御装置。
【請求項１８】前記データ書込み手段及び前記データ
読出し手段が、ダイナミックメモリアクセスコントロー
ラであって、前記信号検出制御手段が、フラッシュメモリに対してデ
ータ書込み処理又は読出し処理を実行後、ダイナミック
アクセスコントローラに対して次のデータの書込み又は
読出しを許可する請求項１６記載のフラッシュメモリ制
御装置。