JP3192664B2

JP3192664B2 - キャッシュメモリシステムおよびキャッシュメモリコントローラ

Info

Publication number: JP3192664B2
Application number: JP00595891A
Authority: JP
Inventors: 宏一岡澤; 一司小林; 一晴油野
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1991-01-22
Filing date: 1991-01-22
Publication date: 2001-07-30
Anticipated expiration: 2016-07-30
Also published as: US5381544A; JPH04237349A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、パーソナルコンピュー
タ、ワークステーション、オフィスコンピュータ等の情
報処理装置に用いられるキャッシュメモリシステムに関
する。

【０００２】

【従来の技術】キャッシュメモリを有する情報処理装置
においては、キャッシュメモリ制御の方式として、中央
処理装置からのライトアクセスが常にキャッシュメモリ
と主記憶装置（以下、単に主記憶ともいう）の両方に対
して行なわれ、このため主記憶の記憶内容とキャッシュ
メモリの記憶内容が常に一致しているライトスルー方式
と、中央処理装置からのライトアクセスが通常キャッシ
ュメモリに対してのみ行なわれ、必要に応じてキャッシ
ュメモリの記憶内容を主記憶にコピーするコピーバック
方式が知られている。従来は、主記憶へのアクセスの回
数は多くなるが制御のより容易なライトスルー方式が広
く行なわれてきた。

【０００３】ライトスルー方式のキャッシュメモリ制御
に関して、特にキャッシュメモリの内容にエラーが生じ
たことを検出した場合の処理方式に関しては、例えば特
開平２−４１５３７号公報に記載されている。該従来技
術では、キャッシュメモリの内容にエラーが生じたこと
を検出した場合、エラーが生じたアドレスによって主記
憶をアクセスし、主記憶の記憶内容をキャッシュメモリ
にコピーすることにより、動作を再開させるようになっ
ている。

【０００４】また、特開平２−６６６５２号公報には、
アドレスアレイのアドレス対応に付加ビットを設け、主
記憶に障害が発生した場合に、付加ビットを利用して主
記憶の代替メモリとしてキャッシュメモリを用いて処理
を続行する技術を開示している。この技術は、キャッシ
ュメモリ自体に障害があった場合にも応用可能であるこ
とが示唆されている。

【０００５】その他、キャッシュメモリのエラー等に対
処する従来技術として、特開昭５５−１２２２８７号、
同５７−１３３５９６号、同６３−６６６４７号、特開
平１−２９８４５３号の各公報に記載のものが挙げられ
る。

【０００６】

【発明が解決しようとする課題】近年、中央処理装置の
性能が向上するに従い、中央処理装置にとって待ち時間
となる主記憶へのアクセスをできるだけ少なくしたいと
いう要求が生じてきた。これに伴い、キャッシュメモリ
制御の方式として、制御はより複雑になるが主記憶への
アクセスの回数は少なくなるコピーバック方式を採用す
ることが考えられる。

【０００７】ところで、上記特開平２−４１５３７号公
報に記載の従来技術は、キャッシュメモリの内容にエラ
ーが生じたことを検出した場合、主記憶の記憶内容をキ
ャッシュメモリにコピーするため、主記憶の記憶内容と
キャッシュメモリの記憶内容が常に一致している必要が
有る。しかし、主記憶の記憶内容とキャッシュメモリの
記憶内容が一致していない場合が有るコピーバック方式
のキャッシュメモリシステムにはこの従来技術は適用で
きない。

【０００８】また、上記特開平２−６６６５２号公報も
ライトスルー方式を前提としており、上述したコピーバ
ック方式特有の問題は解決されない。

【０００９】本発明の目的は、コピーバック方式で制御
され、キャッシュメモリの内容にエラーが生じたことを
検出した場合の処理を容易に行なえるキャッシュメモリ
システムおよびキャッシュメモリコントローラを提供す
ることにある。

【００１０】

【課題を解決するための手段】上記目的を達成するため
に、本発明によるキャッシュメモリシステムは、中央処
理装置と、主記憶装置と、コピーバック方式で制御され
るキャッシュメモリとを備えたキャッシュメモリシステ
ムにおいて、キャッシュメモリのエントリの更新を停止
し、かつその時点で有効なエントリについては、中央処
理装置からのアクセスがヒットした場合のみキャッシュ
メモリとして動作するよう制御する制御手段を設けたも
のである。

【００１１】本発明によるキャッシュメモリシステム
は、他の見地によれば、中央処理装置と、主記憶装置
と、コピーバック方式で制御されるキャッシュメモリと
を備えたキャッシュメモリシステムにおいて、キャッシ
ュメモリのエラーを検出するエラー検出手段と、該エラ
ー検出手段によりエラーが検出された後、キャッシュメ
モリのエントリの更新を停止し、かつ、その時点で有効
なエントリについては、中央処理装置からのアクセスが
ヒットした場合のみキャッシュメモリとして動作するよ
う制御する制御手段とを備えたものである。

【００１２】停止されたキャッシュメモリのエントリの
更新の再開を、中央処理装置の指令により行なう手段を
さらに備えてもよい。

【００１３】本発明によるキャッシュメモリシステム
は、さらに他の見地によれば、中央処理装置と、主記憶
装置と、コピーバック方式で制御されるキャッシュメモ
リとを備えたキャッシュメモリシステムにおいて、キャ
ッシュメモリのエラー検出した後、その時点で有効なエ
ントリについては、中央処理装置からのアクセスがヒッ
トした場合にはキャッシュメモリへのアクセスを許容
し、アクセスがミスした場合にはキャッシュメモリの内
容のリプレースを行うことなく、主記憶装置をアクセス
させる制御手段を備えたものである。

【００１４】本発明によるキャッシュメモリコントロー
ラは、中央処理装置の制御下で、主記憶装置の内容の一
部の写しを保持するキャッシュメモリと該キャッシュメ
モリに保持された写しのアドレス情報を保持するタグメ
モリとを制御するキャッシュメモリコントローラであっ
て、前記タグメモリの読み書きを制御するタグメモリ制
御手段と、前記キャッシュメモリの読み書きを制御する
キャッシュメモリ制御手段と、前記キャッシュメモリの
エラーを検出するエラー検出手段と、該エラー検出手段
によりエラーが検出されたとき、エラー発生を示す情報
を保持するエラー保持手段と、前記中央処理装置の制御
下で、前記エラー保持手段の保持内容に応じて前記タグ
メモリ制御手段およびキャッシュメモリ制御手段の動作
を制御するシーケンス制御手段とを備えたものである。

【００１５】好ましくは、前記シーケンス制御手段は、
前記エラー保持手段にエラー発生を示す情報が保持され
ているとき、前記タグメモリへの新たなアドレス情報の
書込みを禁止し、かつ、中央処理装置からのアクセスが
ヒットした場合、前記キャッシュメモリの読み書きを許
容するものである。

【００１６】前記キャッシュメモリコントローラにおい
て、前記エラー保持手段の保持内容を前記中央処理装置
から変更可能とする手段をさらに設けてもよい。

【００１７】

【作用】コピーバック方式で制御されるキャッシュメモ
リの内容にエラーが生じた場合、主記憶の記憶内容とキ
ャッシュメモリの記憶内容が一致していない場合が有
る。このため、中央処理装置はエラーが生じたキャッシ
ュメモリの動作を一旦停止し、エラーが回復可能かどう
か等を確認した後、エラー処理を行なう必要が有る。本
発明では上記の動作を容易に行なうため、キャッシュメ
モリの内容にエラーが生じたことを検出した場合に、エ
ントリの更新を停止し、かつ、その時点で有効なエント
リについては、中央処理装置からのアクセスがヒットし
た場合のみキャッシュメモリとして動作するようにする
という制御を行なうようにした。さらに、停止されたキ
ャッシュメモリのエントリの更新の再開を、中央処理装
置の指令により行なうことができる。

【００１８】これにより、中央処理装置は、主記憶の記
憶内容とキャッシュメモリの記憶内容が一致しているか
否かに無関係に、エラーが回復可能かどうか等を確認し
た後、エラー処理を行なうことができる。また、停止さ
れたキャッシュメモリのエントリの更新の再開を、中央
処理装置の指令により行なうことにより、エラー処理終
了後通常動作に復帰する場合、該復帰を容易に行なうこ
とができる。

【００１９】

【実施例】図１に本発明の一実施例のシステム構成を示
す。図１において、１１は本システムの中央処理装置
（ＣＰＵ）、１２は本システムの主記憶装置、１３は単
数または複数の集積回路から成り本システムのキャッシ
ュメモリシステム全体を制御するキャッシュメモリコン
トローラ、１４はコンパレータ機能を有する市販または
専用のタグメモリ、１５はパリティビット等のエラー検
出データ生成機能及びエラーチェック機能を有する市販
または専用のキャッシュメモリである。また、１０１は
ＣＰＵ１１の外部バスのアドレス線、１０２はＣＰＵ１
１の外部バスのデータ線、１０３はＣＰＵ１１の外部バ
スの制御線、１０４はタグメモリ１４の制御線、１０５
はタグメモリ１４のコンパレートステータス線、１０６
はタグメモリ１４のデータ線、１０７はキャッシュメモ
リ１５の制御線、１０８はキャッシュメモリ１５のエラ
ーステータス線、１０９は主記憶装置１２の起動制御線
である。

【００２０】なお、本明細書では、「キャッシュメモ
リ」なる語は、狭義にはキャッシュメモリ１５を指す
が、広義にはタグメモリ１４をも含むものとする。

【００２１】図１においてキャッシュメモリコントロー
ラ１３は、ＣＰＵ１１の外部バスのアドレス線１０１及
び制御線１０３を監視し、ＣＰＵ１１がメモリアクセス
を行なった場合、タグメモリ１４へのアクセス、キャッ
シュメモリ１５へのアクセス、及び主記憶装置１２の起
動制御等を行なって、キャッシュメモリシステム全体を
コピーバック方式で制御する。また、キャッシュメモリ
コントローラ１３は、キャッシュメモリ１５へのアクセ
スにおいてメモリエラーが検出された場合、キャッシュ
メモリのエントリの更新を停止し、かつその時点で有効
なエントリについては、ＣＰＵからのアクセスがヒット
した場合のみキャッシュメモリとして動作するようにす
る制御を行なう。

【００２２】図２にキャッシュメモリコントローラ１３
の内部構成のブロック図を、また図３にキャッシュメモ
リコントローラ１３の動作手順のフローチャートを示
す。

【００２３】以下、図２及び図３を用いて、キャッシュ
メモリコントローラ１３の構成と動作を説明する。図２
において、２１はタグメモリ制御回路、２２はキャッシ
ュメモリ制御回路、２３はメモリエラー検出回路、２４
はバス・アドレス制御回路、２５はシーケンス制御回
路、２６は内部レジスタである。

【００２４】タグメモリ制御回路２１は一般的なメモリ
制御論理回路であり、シーケンス制御回路２５からの指
示信号２０１に従って、タグメモリ１４への制御線１０
４を制御する。これによりタグメモリ１４へのアクセス
が行なわれる。キャッシュメモリ制御回路２１も一般的
なメモリ制御論理回路であり、シーケンス制御回路２５
からの指示信号２０２に従ってキャッシュメモリ１５へ
の制御線１０７を制御する。これによりキャッシュメモ
リ１４へのアクセスが行なわれる。

【００２５】メモリエラー検出回路２３は、キャッシュ
メモリ１５のエラーステータス線１０８を、シーケンス
制御回路２５からの指示信号２０３に従って監視するこ
とによりメモリエラーを検出し、メモリエラーが発生し
た場合は信号線２０４によって内部レジスタ２６にエラ
ーモード設定を行なう論理回路である。内部レジスタ２
６は、エラーモード設定が行なわれる内部レジスタであ
り、信号線２０４によってエラーモード設定が行なわれ
る他、シーケンス制御回路２５からの指示信号２０８に
従ってＣＰＵ１１の外部バスのデータ線１０２からアク
セスできるようになっている。また、エラーモード設定
の有無は信号線２０７によってシーケンス制御回路２５
から参照できるようになっている。

【００２６】バス・アドレス制御回路２４は、ＣＰＵ１
１の外部バスのアドレス線１０１及び制御線１０３の監
視と制御とを行なうバスインタフェース論理回路であ
る。バス・アドレス制御回路２４は、アドレス線１０１
及び制御線１０３を監視して、ＣＰＵ１１がメモリアク
セスまたは内部レジスタ２６のアクセスを行なった場
合、信号線２０６によりシーケンス制御回路２５に通知
する。また、シーケンス制御回路２５からの指示信号２
０５に従ってＣＰＵ１１の外部バスのアドレス線１０１
及び制御線１０３の制御を行なう。これにより、ＣＰＵ
１１のアクセスへの応答制御が行なわれる。また、シー
ケンス制御回路２５からの指示信号２０５に従ってタグ
メモリ１４のデータ線１０６を、タグメモリ１４へのア
クセス時と後述のコピーバック動作時にＣＰＵ１１の外
部バスのアドレス線１０１に接続し、またデータ線１０
６の内容を信号線２０６によりシーケンス制御回路２５
に通知する制御を行なう。

【００２７】シーケンス制御回路２５はキャッシュメモ
リコントローラ１３の動作手順を制御するシーケンサで
ある。市販のキャッシュメモリコントローラのシーケン
サと同様に順序論理回路と組合せ論理回路で構成され
る。シーケンス制御回路２５は、ＣＰＵ１１がメモリア
クセスまたは内部レジスタ２６のアクセスを行なった場
合、バス・アドレス制御回路２４から信号線２０６を介
してその旨の通知を受ける。ＣＰＵ１１が内部レジスタ
２６のアクセスを行なった場合には、指示信号２０８に
従ってＣＰＵ１１の外部バスのデータ線１０２から内部
レジスタ２６をアクセスさせる。

【００２８】図４に、タグメモリ１４のエントリ構成の
一例を示す。この例では、アドレス空間の大きさが４ギ
ガバイト（２³²）、キャッシュメモリの１ラインの大き
さが１６バイト（２⁴）、キャッシュメモリの容量が２
５６キロバイト（２¹⁸）、キャッシュメモリのウェイ数
が１ウェイのダイレクトマッピング方式の場合を想定す
る。この場合、タグメモリのエントリ数はキャッシュメ
モリのライン数に等しく、２¹⁴個のエントリが存在す
る。本実施例では、各エントリはアドレス空間の３２ビ
ットアドレスＡ３１−Ａ０中のＡ１７−Ａ４の１４ビッ
トを用いてアクセスされる。１エントリは１６ビット
（２¹⁵−２⁰）で構成される。２¹⁵−２²の１４ビットに
は、アドレスＡ３１−Ａ１８の１４ビットがタグとして
格納される。２¹ビットはＶビットまたはバリッドビッ
トと呼ばれ、このＶビットが論理値１であるとき、当該
エントリが有効であることを示す。２⁰ビットは、Ｄビ
ットまたはダーティビットと呼ばれ、このＤビット論理
値１であるとき、キャッシュメモリの内容と主記憶の内
容が一致していないことを示す。タグメモリ１４のコン
パレータ機能は、２¹⁵−２¹の１５ビットについて作用
し、コンパレートアクセス時に１５ビットの内容が一致
したとき、コンパレートステータス線１０５がアクティ
ブになる。

【００２９】ＣＰＵ１１がメモリアクセスを行なった場
合、キャッシュメモリコントローラ１３は図３に示すフ
ローチャートの手順に従って動作する。

【００３０】以下、図３を用いて、キャッシュメモリコ
ントローラ１３の動作を説明する。ＣＰＵ１１がメモリ
アクセスを行なった場合（３０１）、バス・アドレス制
御回路２４は信号線２０６によりシーケンス制御回路２
５に通知する。これを受けてシーケンス制御回路２５
は、指示信号２０１及び２０５を出力してタグメモリ１
４へのコンパレートアクセスを行なう（３０２）。シー
ケンス制御回路２５は、タグメモリ１４のコンパレート
ステータス線１０５を監視してメモリアクセスがキャッ
シュメモリにヒットしたか否かを判定する（３０３）。
メモリアクセスがヒットした場合、シーケンス制御回路
２５は、指示信号２０２を出力してキャッシュメモリ１
５へのアクセスを行ない、また指示信号２０５を出力し
てＣＰＵ１１のアクセスへの応答を行なう（３０４）。
さらにシーケンス制御回路２５は、指示信号２０３を出
力して、キャッシュメモリ１５へのアクセスにおいてメ
モリエラーが発生したか否かを判定する（３０５）。メ
モリエラーが発生しなければキャッシュメモリコントロ
ーラ１３の動作は終了する。メモリエラーが発生した場
合は、信号線２０４によって内部レジスタ２６にエラー
モード設定が行なわれる（３０６）。これを受けてシー
ケンス制御回路２５は指示信号２０５を出力し、制御線
１０３に割込み信号を出力する等の手段により、ＣＰＵ
１１にメモリエラーの発生を通知する（３０７）。

【００３１】前記コンパレートアクセス（３０２）で
は、Ａ１７−Ａ４の１４ビットを用いて、Ａ３１−Ａ１
８の１４ビットおよび論理値１のＶビットをデータとし
たタグメモリのアクセスが行われる。タグメモリ１４
は、Ａ１７−Ａ４で選択されたエントリのビット２¹⁵−
２¹の内容をデータと比較し、一致したときに限りコン
パレートステータス線１０５をアクティブにする。コン
パレートステータス線１０５がアクティブのときに限
り、メモリアクセスがキャッシュメモリにヒットしたと
判定される。

【００３２】判定３０３でメモリアクセスがヒットしな
かった場合、シーケンス制御回路２５は、信号線２０７
を参照してエラーモード設定の有無を判定する（３０
８）。エラーモード設定が行なわれている場合、シーケ
ンス制御回路２５は、起動制御線１０９により主記憶装
置１２を起動してメモリアクセスへの応答を主記憶に引
継がせて（３０９）、動作を終了する。エラーモード設
定が行なわれていない場合、シーケンス制御回路２５
は、キャッシュメモリの内容のリプレースメントに伴っ
て、コピーバック方式の特徴であるコピーバック動作を
行なう。

【００３３】コピーバック動作では、シーケンス制御回
路２５は、まずタグメモリ１４へのリードアクセスを行
ない、信号線２０６によりタグメモリのデータ即ち更新
すべきエントリの内容を確認する（３１０）。すなわ
ち、更新すべきエントリについて当該データを主記憶に
書き戻す必要があるか否かをそのＶビットおよびＤビッ
トにより判定する。次にシーケンス制御回路２５は、タ
グメモリ１４へのライトアクセスを行ない、ＣＰＵ１１
のメモリアクセスの内容に対応するエントリの更新を行
なう（３１１）。更にシーケンス制御回路２５は、手順
３１０で確認したエントリの内容に応じて、一般にコピ
ーバックアクセスと呼ばれるキャッシュメモリ１５と主
記憶１２の間でのデータの送受を行なう（３１２）。コ
ピーバックアクセスではキャッシュメモリ１５がアクセ
スされるので、キャッシュメモリ１５でのメモリエラー
が発生し得る。そこでシーケンス制御回路２５は、判定
３０５に戻り、指示信号２０３を出力してキャッシュメ
モリ１５へのアクセスにおいてメモリエラーが発生した
か否かを判定する（３０５）。メモリエラーが発生しな
ければキャッシュメモリコントローラ１３の動作は終了
する。メモリエラーが発生した場合は、信号線２０４に
よって内部レジスタ２６にエラーモード設定が行なわれ
る（３０６）。これを受けてシーケンス制御回路２５は
指示信号２０５を出力し、制御線１０３に割込み信号を
出力する等の手段により、ＣＰＵ１１にメモリエラーの
発生を通知する（３０７）。

【００３４】前記リードアクセス（３１０）では、タグ
メモリ１４の２¹⁵−２⁰の１６ビット全てがリードさ
れ、ＶビットとＤビットの両方が論理値１であるときに
限り、キャッシュメモリの内容が有効でかつ主記憶の内
容と一致していないと判断され、コピーバックアクセス
（３１２）において、２¹⁵−２²からリードされたＡ３
１−Ａ１８の値を用いて主記憶へのデータ転送が行われ
る。

【００３５】以上の手順によりキャッシュメモリコント
ローラ１３は、ＣＰＵ１１のメモリアクセスに対して、
メモリエラーが発生しなければ通常のコピーバック方式
によるキャッシュメモリ制御を行なう。またメモリエラ
ーが発生した場合は、ＣＰＵにメモリエラーの発生を通
知すると共にエラーモード設定が行なわれ、キャッシュ
メモリのエントリの更新を停止し、かつその時点で有効
なエントリについては、ＣＰＵからのアクセスがヒット
した場合のみキャッシュメモリとして動作するようにな
っている。すなわち、メモリエラーが発生した後は、キ
ャッシュメモリの内容のリプレースは禁止されるが、有
効なエントリのアクセスは許容される。また、エラーモ
ード設定は、内部レジスタ２６をＣＰＵからアクセス可
能とすることにより、ＣＰＵから確認・解除できるよう
になっている。

【００３６】次に、図５に、キャッシュメモリでエラー
が発生した場合のＣＰＵの処理手順の一例のフローを示
す。この例では、ＣＰＵ１１がタグメモリ１４およびキ
ャッシュメモリ１５を、主記憶とは異なるアドレスによ
り直接リード／ライトする、いわゆるＩ／Ｏアクセスを
行う手段を備えている。この手段は、バス・アドレス制
御回路２４が上記の主記憶と異なるアドレスを検出した
場合、シーケンス制御回路２５にＩ／Ｏアクセスとして
通知し、シーケンス制御回路２５がタグメモリ制御回路
２１またはキャッシュメモリ制御回路２２に指示を行っ
て、タグメモリ１４またはキャッシュメモリ１５に対し
て、要求されたリード／ライトを行うことにより実現さ
れる。なお、この手段は、ライトスルー方式のキャッシ
ュでも通常備えられている公知のものである。

【００３７】以下、図５に従って、エラー発生時の処理
手順を説明する。キャッシュメモリでエラーが発生した
場合、割込み信号の出力等により、ＣＰＵ１１にエラー
の発生が通知される（３０７）。エラーの発生を通知さ
れたＣＰＵ１１は、まず、発生したエラーの内容を割込
みベクタ番号等によって確認し（５０１）、キャッシュ
メモリでのエラーであることを知る。次に、ＣＰＵ１１
は、キャッシュメモリ１５のエラーが発生した部分につ
いて、Ｉ／Ｏアクセスによるライト／リードテストを行
い、メモリの破損等のハードエラーであるか否かを調べ
る（５０２）。ハードエラーである場合には、回復不可
能なエラーとして、通常のシステムエラー処理を行う
（５０３）。ハードエラーでない場合、ＣＰＵ１１はタ
グメモリ１４のエラーが発生したエントリに対してＩ／
Ｏアクセスでリードを行い、エラーによって失われたデ
ータがダーティデータ（すなわち有効かつ主記憶の内容
と一致しないデータ）であるか否かを、Ｄビットの論理
値によって判断する（５０４）。ダーティデータでない
場合には、失われたデータは主記憶から回復できるの
で、当該エントリのＶビットに論理値０をライトするこ
とによって当該エントリを無効化し（５０５）、その
後、内部レジスタ２６へのライトによりエントリ更新を
再開して（５０５）通常動作に戻る。失われたデータが
ダーティデータである場合には、ＣＰＵ１１は失われた
データの周辺のデータをトレースし（５０７）、失われ
たデータが再生可能か否かを判断する（５０８）。再生
不可能な場合には、通常のシステムエラー処理（５０
３）を行うことになる。再生可能な場合には、失われた
データの生成直前まで状態を戻す等の再生処理（５０
９）を行った後、当該エントリの無効化（５０５）とエ
ントリ更新の再開（５０６）とを行って、通常動作に戻
る。

【００３８】データトレース（５０７）と再生処理（５
０９）では、ＣＰＵ１１がメモリアクセスを行うが、コ
ピーバック方式のキャッシュメモリシステムでは、必要
条件として、有効なエントリについてはキャッシュメモ
リがアクセスされ、かつ他の場合には主記憶がアクセス
されねばならない。また、ＣＰＵ１１のエラー処理が終
了するまでの間は、エラー発生時の状態ができる限り保
存されている必要がある。本発明では、エラー発生時に
はエントリの更新を停止し、かつ、その時点で有効なエ
ントリについてはメモリアクセスのヒット時のみキャッ
シュメモリがアクセスされるようになっているので、上
記の必要条件を満足しており、ＣＰＵがエラー処理を容
易に行うことができる。

【００３９】図６に、エラー処理時のＣＰＵとキャッシ
ュメモリシステムの動作シーケンスの一例を示す。以
下、同図のフローにしたがって、ＣＰＵとキャッシュメ
モリシステムの動作を説明する。図中の番号は、図３の
対応する番号の処理を示している。

【００４０】まず、ＣＰＵ、キャッシュメモリシステム
共に通常動作をしている状態で、ＣＰＵがメモリアクセ
スを発生する。キャッシュメモリシステムは図３の手順
に従って、処理３０１以下の動作を行う。この場合、タ
グメモリアクセス（３０２）がヒットせず（３０３Ｎ
Ｏ）、この時点でエラーモード設定がない（３０８Ｎ
Ｏ）。そこで、エントリ内容確認（３１０）およびエン
トリ更新（３１１）後、コピーバックアクセス（３１
２）が行われる。このコピーバックアクセスの際にエラ
ーが発生し（３０５ＹＥＳ）、キャッシュメモリシステ
ムはエラーモードになり（３０６）、ＣＰＵにエラー通
知（３０７）の応答を行う。

【００４１】エラー通知を受けたＣＰＵは、図５の手順
に従ってエラー処理を行う。図６の例では、エラーはハ
ードエラーではなく（５０２ＮＯ）、ダーティデータの
エラーである（５０４ＹＥＳ）。このため、ＣＰＵはデ
ータトレース（５０７）を行っている。このとき、複数
回のメモリアクセスが発生しうるが、図６では１回のみ
を示してある。メモリアクセスを受けたキャッシュメモ
リシステムは、図３の手順に従って、処理３０１以下の
動作を行う。キャッシュミス（３０３ＮＯ）の後、今度
はエラーモード（３０８ＹＥＳ）であるので、主記憶が
アクセスされ（３０９）、ＣＰＵに応答している。

【００４２】図６の例では、ＣＰＵは失われたデータが
再生可能と判断し（５０８ＹＥＳ）、再生処理（５０
９）を行っている。ここでも、複数回起こりうるメモリ
アクセスのうち、１回のみを示してある。メモリアクセ
スを受けたキャッシュメモリシステムは、処理３０１以
下の動作を行い、キャッシュヒット（３０３ＹＥＳ）で
正常終了（３０４，３０５ＮＯ）なので、キャッシュメ
モリがＣＰＵに応答している。再生処理が終わると、Ｃ
ＰＵは、当該エントリを無効化した後（５０５）、エン
トリ更新を再開し（５０６）、ＣＰＵおよびキャッシュ
メモリシステムが通常動作に戻る。

【００４３】以上のように本実施例において、ＣＰＵ
は、主記憶の記憶内容とキャッシュメモリの記憶内容が
一致しているか否かに無関係に、エラーが回復可能かど
うか等を確認した後、エラー処理を行なうことができ
る。また、停止されたキャッシュメモリのエントリの更
新の再開を、ＣＰＵの指令により行なうことにより、エ
ラー処理終了後通常動作に復帰する場合、該復帰を容易
に行なうことができる。

【００４４】本発明は、マルチプロセッサシステムにお
いても、各プロセッサごとに有するキャッシュメモリに
対して同様に適用することができる。

【００４５】

【発明の効果】本発明によれば、コピーバック方式で制
御されるキャッシュメモリシステムにおいて、キャッシ
ュメモリの内容にエラーが生じたことを検出した場合、
ＣＰＵは主記憶の記憶内容とキャッシュメモリの記憶内
容が一致しているか否かに無関係に、エラーが回復可能
かどうか等を確認した後、エラー処理を行なうことがで
き、またエラー処理終了後の通常動作への復帰を容易に
行うことができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すシステム構成を示すブ
ロック図である。

【図２】図１内に示したキャッシュメモリコントローラ
の内部構成を示すブロック図である。

【図３】図２に示したキャッシュメモリコントローラの
動作手順を示すフローチャートである。

【図４】図１内に示したタグメモリの構成例の説明図で
ある。

【図５】図１のシステムにおけるキャッシュメモリのエ
ラー発生時の処理手順を示すフローチャートである。

【図６】図１のシステムにおけるエラー処理の一例を示
す動作シーケンス図である。

【符号の説明】

１１…中央処理装置、１２…主記憶装置、１３…キャッ
シュメモリコントローラ、１４…タグメモリ、１５…キ
ャッシュメモリ、２１…タグメモリ制御回路、２２…キ
ャッシュメモリ制御回路、２３…メモリエラー検出回
路、２４…バス・アドレス制御回路、２５…シーケンス
制御回路、２６…内部レジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者油野一晴茨城県日立市大みか町五丁目２番１号株式会社日立製作所大みか工場内 (56)参考文献特開昭55−122287（ＪＰ，Ａ) 特開平２−89145（ＪＰ，Ａ) 特開昭56−44181（ＪＰ，Ａ) 特開平１−318129（ＪＰ，Ａ) 特開昭51−113427（ＪＰ，Ａ) 特開昭54−150042（ＪＰ，Ａ) 特開昭55−157180（ＪＰ，Ａ) 特開昭57−179999（ＪＰ，Ａ) 特開昭63−129440（ＪＰ，Ａ) 特開平２−27440（ＪＰ，Ａ) 特開平３−12753（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/08 - 12/12 G06F 12/16 G06F 11/00 G06F 11/14 G06F 11/28 - 11/34

Claims

(57)【特許請求の範囲】

【請求項１】中央処理装置と、主記憶装置と、コピーバ
ック方式で制御されるキャッシュメモリとを備えたキャ
ッシュメモリシステムにおいて、キャッシュメモリのエラーを検出するエラー検出手段
と、該エラー検出手段によりエラーが検出された後、キャッ
シュメモリのエントリの更新を停止し、かつ、その時点
で有効なエントリについては、中央処理装置からのアク
セスがヒットした場合のみキャッシュメモリとして動作
するよう制御する制御手段とを備えたことを特徴とする
キャッシュメモリシステム。
【請求項２】停止されたキャッシュメモリのエントリの
更新の再開を、中央処理装置の指令により行なう手段を
さらに備えたことを特徴とする請求項１に記載のキャッ
シュメモリシステム。
【請求項３】中央処理装置と、主記憶装置と、コピーバ
ック方式で制御されるキャッシュメモリとを備えたキャ
ッシュメモリシステムにおいて、キャッシュメモリのエ
ラー検出した後、その時点で有効なエントリについて
は、中央処理装置からのアクセスがヒットした場合には
キャッシュメモリへのアクセスを許容し、アクセスがミ
スした場合にはキャッシュメモリの内容のリプレースを
行うことなく、主記憶装置をアクセスさせる制御手段を
備えたことを特徴とするキャッシュメモリシステム。
【請求項４】中央処理装置の制御下で、主記憶装置の内
容の一部の写しを保持するキャッシュメモリと該キャッ
シュメモリに保持された写しのアドレス情報を保持する
タグメモリとを制御するキャッシュメモリコントローラ
であって、前記タグメモリの読み書きを制御するタグメモリ制御手
段と、前記キャッシュメモリの読み書きを制御するキャッシュ
メモリ制御手段と、前記キャッシュメモリのエラーを検出するエラー検出手
段と、該エラー検出手段によりエラーが検出されたとき、エラ
ー発生を示す情報を保持するエラー保持手段と、前記中央処理装置の制御下で、前記エラー保持手段の保
持内容に応じて前記タグメモリ制御手段およびキャッシ
ュメモリ制御手段の動作を制御するシーケンス制御手段
とを備え、前記シーケンス制御手段は、前記エラー保持手段にエラ
ー発生を示す情報が保持されているとき、前記タグメモ
リへの新たなアドレス情報の書込みを禁止し、かつ、中
央処理装置からのアクセスがヒットした場合、前記キャ
ッシュメモリの読み書きを許容することを特徴とするキ
ャッシュメモリコントローラ。
【請求項５】前記エラー保持手段の保持内容を前記中央
処理装置から変更可能とする手段を設けたことを特徴と
する請求項４記載のキャッシュメモリコントローラ。