JP2637934B2 - キャッシュ制御装置 - Google Patents
キャッシュ制御装置Info
- Publication number
- JP2637934B2 JP2637934B2 JP6316730A JP31673094A JP2637934B2 JP 2637934 B2 JP2637934 B2 JP 2637934B2 JP 6316730 A JP6316730 A JP 6316730A JP 31673094 A JP31673094 A JP 31673094A JP 2637934 B2 JP2637934 B2 JP 2637934B2
- Authority
- JP
- Japan
- Prior art keywords
- cache
- memory
- address bus
- local memory
- cache memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、キャッシュ制御装置に
関し、特にキャッシュ機能のキャンセル制御に関する。
関し、特にキャッシュ機能のキャンセル制御に関する。
【０００２】
【従来の技術】従来のキャッシュ制御装置は、キャッシ
ュメモリの制御機能部においてエラーが発生した場合、
キャッシュ機能を中断することによりキャッシュメモリ
も含めてキャッシュ機能を切り放して動作していた。
ュメモリの制御機能部においてエラーが発生した場合、
キャッシュ機能を中断することによりキャッシュメモリ
も含めてキャッシュ機能を切り放して動作していた。
【０００３】
【発明が解決しようとする課題】この従来のキャッシュ
制御装置は、キャッシュ機能を中断するとキャッシュメ
モリへのアクセスが一切できなくなるため、ＣＰＵのキ
ャッシュであればメインメモリとアクセスし、ディスク
キャッシュであれば磁気ディスク装置とすべてアクセス
しなければならず、性能が低下するという問題があっ
た。
制御装置は、キャッシュ機能を中断するとキャッシュメ
モリへのアクセスが一切できなくなるため、ＣＰＵのキ
ャッシュであればメインメモリとアクセスし、ディスク
キャッシュであれば磁気ディスク装置とすべてアクセス
しなければならず、性能が低下するという問題があっ
た。
【０００４】また、ライトバック方式キャッシュでは、
キャッシュ機能の中断が発生すると、キャッシュメモリ
のデータと、メインメモリ（キャッシュ）、磁気ディス
ク装置（ディスクキャッシュ）のデータとに不一致が生
じるという問題があった。
キャッシュ機能の中断が発生すると、キャッシュメモリ
のデータと、メインメモリ（キャッシュ）、磁気ディス
ク装置（ディスクキャッシュ）のデータとに不一致が生
じるという問題があった。
【０００５】
【課題を解決するための手段】本発明のキャッシュ制御
装置は、キャッシュメモリと、プロセッサが有する機能
であってローカルメモリアクセス機能によりローカルメ
モリ・アドレスを転送するローカルメモリ・アドレスバ
スと、前記ローカルメモリアクセス機能によりローカル
メモリのデータを転送するローカルメモリ・データバス
と、前記キャッシュメモリをアクセスするためのキャッ
シュ・アドレスバスと、前記キャッシュメモリのデータ
を転送するキャッシュ・データバスと、プロセッサのキ
ャッシュアクセス指示により前記キャッシュ・アドレス
バスおよび前記キャッシュ・データバスを介して前記キ
ャッシュメモリとのアクセス制御およびキャッシュヒッ
ト判定を行うキャッシュメモリ・コントローラと、前記
キャッシュメモリ・コントローラで検出したエラー情報
を格納するエラーレジスタと、前記エラー情報に基づい
て前記プロセッサのキャンセル指示により前記キャッシ
ュメモリ・コントローラの機能を中断させるキャンセル
手段と、前記キャッシュメモリ・コントローラが機能を
中断したとき前記プロセッサの指示によりキャッシュメ
モリへの制御信号を出力するセレクタと、前記ローカル
メモリアクセス機能で前記キャッシュメモリがアクセス
できるように前記ローカルメモリ・アドレスバスと前記
キャッシュ・アドレスバスとを接続するアドレスバス接
続手段と、前記ローカルメモリアクセス機能により前記
ローカルメモリ・データバスと前記キャッシュ・データ
バスとを接続するデータバス接続手段とを備えている。
装置は、キャッシュメモリと、プロセッサが有する機能
であってローカルメモリアクセス機能によりローカルメ
モリ・アドレスを転送するローカルメモリ・アドレスバ
スと、前記ローカルメモリアクセス機能によりローカル
メモリのデータを転送するローカルメモリ・データバス
と、前記キャッシュメモリをアクセスするためのキャッ
シュ・アドレスバスと、前記キャッシュメモリのデータ
を転送するキャッシュ・データバスと、プロセッサのキ
ャッシュアクセス指示により前記キャッシュ・アドレス
バスおよび前記キャッシュ・データバスを介して前記キ
ャッシュメモリとのアクセス制御およびキャッシュヒッ
ト判定を行うキャッシュメモリ・コントローラと、前記
キャッシュメモリ・コントローラで検出したエラー情報
を格納するエラーレジスタと、前記エラー情報に基づい
て前記プロセッサのキャンセル指示により前記キャッシ
ュメモリ・コントローラの機能を中断させるキャンセル
手段と、前記キャッシュメモリ・コントローラが機能を
中断したとき前記プロセッサの指示によりキャッシュメ
モリへの制御信号を出力するセレクタと、前記ローカル
メモリアクセス機能で前記キャッシュメモリがアクセス
できるように前記ローカルメモリ・アドレスバスと前記
キャッシュ・アドレスバスとを接続するアドレスバス接
続手段と、前記ローカルメモリアクセス機能により前記
ローカルメモリ・データバスと前記キャッシュ・データ
バスとを接続するデータバス接続手段とを備えている。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は、本発明の一実施例を示すブロック
図である。本発明のキャッシュ制御装置は、図１に示す
ように、キャッシュメモリ３００と、ローカルメモリ
（図示せず。以下、ＬＭと称する）をアクセスするため
のローカルメモリ・アドレスバス（以下、ＬＭアドレス
バスと称する）５００と、ＬＭのデータを転送するロー
カルメモリ・データバス（以下、ＬＭデータバスと称す
る）５５０と、キャッシュメモリ３００をアクセスする
ためのキャッシュ・アドレスバス６００と、キャッシュ
メモリ３００のデータを転送するキャッシュ・データバ
ス６５０と、プロセッサ１００のキャッシュアクセス指
示によりキャッシュ・アドレスバス６００およびキャッ
シュ・データバス６５０を介してキャッシュメモリ３０
０とのアクセス制御およびキャッシュヒット判定を行う
キャッシュメモリ・コントローラ２００と、キャッシュ
メモリ・コントローラ２００で検出したエラー情報を格
納するエラーレジスタ２２０と、エラー情報を基にプロ
セッサ１００からのキャンセル指示によりキャッシュメ
モリ・コントローラ２００の機能を中断させるキャンセ
ル手段２１０と、キャッシュメモリ・コントローラ２０
０が機能を中断したときプロセッサ１００の指示により
キャッシュメモリ３００への制御信号を出力するセレク
タ２３０と、キャンセル指示によりＬＭアドレスバス５
００とキャッシュ・アドレスバス６００とを接続するア
ドレスバス接続手段４００と、キャンセル指示によりＬ
Ｍデータバス５５０とキャッシュ・データバス６５０と
を接続するデータバス接続手段４５０とを含んで構成さ
れる。
図である。本発明のキャッシュ制御装置は、図１に示す
ように、キャッシュメモリ３００と、ローカルメモリ
（図示せず。以下、ＬＭと称する）をアクセスするため
のローカルメモリ・アドレスバス（以下、ＬＭアドレス
バスと称する）５００と、ＬＭのデータを転送するロー
カルメモリ・データバス（以下、ＬＭデータバスと称す
る）５５０と、キャッシュメモリ３００をアクセスする
ためのキャッシュ・アドレスバス６００と、キャッシュ
メモリ３００のデータを転送するキャッシュ・データバ
ス６５０と、プロセッサ１００のキャッシュアクセス指
示によりキャッシュ・アドレスバス６００およびキャッ
シュ・データバス６５０を介してキャッシュメモリ３０
０とのアクセス制御およびキャッシュヒット判定を行う
キャッシュメモリ・コントローラ２００と、キャッシュ
メモリ・コントローラ２００で検出したエラー情報を格
納するエラーレジスタ２２０と、エラー情報を基にプロ
セッサ１００からのキャンセル指示によりキャッシュメ
モリ・コントローラ２００の機能を中断させるキャンセ
ル手段２１０と、キャッシュメモリ・コントローラ２０
０が機能を中断したときプロセッサ１００の指示により
キャッシュメモリ３００への制御信号を出力するセレク
タ２３０と、キャンセル指示によりＬＭアドレスバス５
００とキャッシュ・アドレスバス６００とを接続するア
ドレスバス接続手段４００と、キャンセル指示によりＬ
Ｍデータバス５５０とキャッシュ・データバス６５０と
を接続するデータバス接続手段４５０とを含んで構成さ
れる。
【０００８】次に、このように構成された本実施例の動
作について説明する。
作について説明する。
【０００９】通常、キャッシュ制御装置のキャッシュ・
メモリへのアクセス動作は、まず、プロセッサ１００が
キャッシュ制御信号１０１を通してキャッシュメモリ・
コントローラ２００に目的のアクセスアドレスを通知す
る。そして、キャッシュメモリ・コントローラ２００
は、そのアドレスについてキャッシュ・アドレスバス６
００およびキャッシュ・データバス６５０を介してタグ
データを読み出し、キャッシュヒットの有無を判定す
る。
メモリへのアクセス動作は、まず、プロセッサ１００が
キャッシュ制御信号１０１を通してキャッシュメモリ・
コントローラ２００に目的のアクセスアドレスを通知す
る。そして、キャッシュメモリ・コントローラ２００
は、そのアドレスについてキャッシュ・アドレスバス６
００およびキャッシュ・データバス６５０を介してタグ
データを読み出し、キャッシュヒットの有無を判定す
る。
【００１０】ここで、キャッシュヒット判定においてヒ
ットした場合、キャッシュメモリ・コントローラ２００
は、キャッシュ制御信号１０１からプロセッサ１００に
ヒットしたことを通知するとともに、キャッシュ・アド
レスバス６００およびキャッシュ・データバス６５０を
介して、キャッシュメモリ３００中のブロックデータを
読み出しプロセッサ１００に転送する。
ットした場合、キャッシュメモリ・コントローラ２００
は、キャッシュ制御信号１０１からプロセッサ１００に
ヒットしたことを通知するとともに、キャッシュ・アド
レスバス６００およびキャッシュ・データバス６５０を
介して、キャッシュメモリ３００中のブロックデータを
読み出しプロセッサ１００に転送する。
【００１１】また、キャッシュヒット判定においてミス
した場合、キャッシュメモリ・コントローラ２００は、
キャッシュ制御信号１０１を通じてプロセッサ１００に
ミスしたことを報告し、キャッシュメモリ３００に対し
てブロックロードするアドレスをキャッシュ・アドレス
バス６００を介して出力するとともに、キャッシュ・デ
ータバス６５０を介してブロックデータを出力し、それ
をキャッシュメモリ３００に対して書き込む。
した場合、キャッシュメモリ・コントローラ２００は、
キャッシュ制御信号１０１を通じてプロセッサ１００に
ミスしたことを報告し、キャッシュメモリ３００に対し
てブロックロードするアドレスをキャッシュ・アドレス
バス６００を介して出力するとともに、キャッシュ・デ
ータバス６５０を介してブロックデータを出力し、それ
をキャッシュメモリ３００に対して書き込む。
【００１２】以上が通常の動作であるが、キャッシュメ
モリ・コントローラ２００は、この動作中にエラーを検
出すると、エラー情報２０１を出力しエラーレジスタ２
２０に書き込む。そして、プロセッサ１００はエラーレ
ジスタ２２０からエラーデータ２２１を読み出し、キャ
ッシュメモリ・コントローラ２００において検出したエ
ラーが、キャッシュメモリ・コントローラ２００自体の
エラーであるか、もしくはキャッシュメモリ３００から
転送されてきたデータのエラーであるか否かをチェック
する。
モリ・コントローラ２００は、この動作中にエラーを検
出すると、エラー情報２０１を出力しエラーレジスタ２
２０に書き込む。そして、プロセッサ１００はエラーレ
ジスタ２２０からエラーデータ２２１を読み出し、キャ
ッシュメモリ・コントローラ２００において検出したエ
ラーが、キャッシュメモリ・コントローラ２００自体の
エラーであるか、もしくはキャッシュメモリ３００から
転送されてきたデータのエラーであるか否かをチェック
する。
【００１３】本実施例ではキャッシュメモリ・コントロ
ーラ２００にエラーが発生した場合について説明する。
まず、プロセッサ１００は、キャッシュメモリ・コント
ローラ２００自体にエラーが発生した場合、キャンセル
指示信号１０２によりキャッシュ機能をキャンセルする
よう指示する。そして、キャンセル指示信号１０２が有
効になると、キャンセル手段２１０は、キャッシュメモ
リ・コントローラ２００にキャッシュ機能停止指示信号
２１１を出力し、キャッシュメモリ３００に対する動作
を停止させる。
ーラ２００にエラーが発生した場合について説明する。
まず、プロセッサ１００は、キャッシュメモリ・コント
ローラ２００自体にエラーが発生した場合、キャンセル
指示信号１０２によりキャッシュ機能をキャンセルする
よう指示する。そして、キャンセル指示信号１０２が有
効になると、キャンセル手段２１０は、キャッシュメモ
リ・コントローラ２００にキャッシュ機能停止指示信号
２１１を出力し、キャッシュメモリ３００に対する動作
を停止させる。
【００１４】次に、セレクタ２３０は、プロセッサ１０
０からの指示によりキャッシュメモリ３００へのメモリ
制御信号２３１を出力するとともに、キャンセル指示信
号１０２によりアドレスバス接続手段４００は、ＬＭア
ドレスバス５００とキャッシュ・アドレスバス６００と
を接続し、かつデータバス接続手段４５０は、ＬＭデー
タバス５５０とキャッシュ・データバス６５０を接続す
る。
０からの指示によりキャッシュメモリ３００へのメモリ
制御信号２３１を出力するとともに、キャンセル指示信
号１０２によりアドレスバス接続手段４００は、ＬＭア
ドレスバス５００とキャッシュ・アドレスバス６００と
を接続し、かつデータバス接続手段４５０は、ＬＭデー
タバス５５０とキャッシュ・データバス６５０を接続す
る。
【００１５】以後、キャッシュメモリ３００はローカル
メモリの一部とみなされ、キャッシュメモリ・コントロ
ーラ２００を介さずに、プロセッサ１００の有するロー
カルメモリアクセス機能によりアクセス制御される。
メモリの一部とみなされ、キャッシュメモリ・コントロ
ーラ２００を介さずに、プロセッサ１００の有するロー
カルメモリアクセス機能によりアクセス制御される。
【００１６】
【発明の効果】以上説明したように、本発明のキャッシ
ュ制御装置は、キャッシュメモリ・コントローラにおい
てエラーが発生した場合、そのエラーが故障もしくはバ
グのいずれに起因するものであっても、プロセッサがキ
ャッシュメモリをローカルメモリなどと同様にアクセス
できるため、キャッシュ機能なしで動作することによる
システム性能の低下を防ぐという効果がある。
ュ制御装置は、キャッシュメモリ・コントローラにおい
てエラーが発生した場合、そのエラーが故障もしくはバ
グのいずれに起因するものであっても、プロセッサがキ
ャッシュメモリをローカルメモリなどと同様にアクセス
できるため、キャッシュ機能なしで動作することによる
システム性能の低下を防ぐという効果がある。
【００１７】また、ライトバック方式のキャッシュにお
いては、更新されたキャッシュメモリのデータをプロセ
ッサによって書き戻すことができ、故障によるキャッシ
ュとメインメモリ（ＣＰＵキャッシュの場合）と、磁気
ディスク装置（ディスクキャッシュの場合）とのデータ
不一致という欠点を補いシステムの信頼性を向上させる
という効果がある。
いては、更新されたキャッシュメモリのデータをプロセ
ッサによって書き戻すことができ、故障によるキャッシ
ュとメインメモリ（ＣＰＵキャッシュの場合）と、磁気
ディスク装置（ディスクキャッシュの場合）とのデータ
不一致という欠点を補いシステムの信頼性を向上させる
という効果がある。
【図１】本発明のキャッシュ制御装置の一実施例を示す
ブロック図である。
ブロック図である。
１００ プロセッサ １０１ キャッシュ制御信号 １０２ キャンセル指示信号 ２００ キャッシュメモリ・コントローラ ２０１ エラー情報 ２１０ キャンセル手段 ２１１ キャッシュ機能停止指示信号 ２２０ エラーレジスタ ２２１ エラーデータ ２３０ セレクタ ２３１ メモリ制御信号 ３００ キャッシュメモリ ４００ アドレスバス接続手段 ４５０ データバス接続手段 ５００ ＬＭアドレスバス（ローカルメモリ・アドレ
スバス） ５５０ ＬＭデータバス（ローカルメモリ・データバ
ス） ６００ キャッシュ・アドレスバス ６５０ キャッシュ・データバス
スバス） ５５０ ＬＭデータバス（ローカルメモリ・データバ
ス） ６００ キャッシュ・アドレスバス ６５０ キャッシュ・データバス
Claims (1)
- 【請求項１】 キャッシュメモリと、プロセッサが有す
る機能であってローカルメモリアクセス機能によりロー
カルメモリ・アドレスを転送するローカルメモリ・アド
レスバスと、前記ローカルメモリアクセス機能によりロ
ーカルメモリのデータを転送するローカルメモリ・デー
タバスと、前記キャッシュメモリをアクセスするための
キャッシュ・アドレスバスと、前記キャッシュメモリの
データを転送するキャッシュ・データバスと、プロセッ
サのキャッシュアクセス指示により前記キャッシュ・ア
ドレスバスおよび前記キャッシュ・データバスを介して
前記キャッシュメモリとのアクセス制御およびキャッシ
ュヒット判定を行うキャッシュメモリ・コントローラ
と、前記キャッシュメモリ・コントローラで検出したエ
ラー情報を格納するエラーレジスタと、前記エラー情報
に基づいて前記プロセッサのキャンセル指示により前記
キャッシュメモリ・コントローラの機能を中断させるキ
ャンセル手段と、前記キャッシュメモリ・コントローラ
が機能を中断したとき前記プロセッサの指示によりキャ
ッシュメモリへの制御信号を出力するセレクタと、前記
ローカルメモリアクセス機能で前記キャッシュメモリが
アクセスできるように前記ローカルメモリ・アドレスバ
スと前記キャッシュ・アドレスバスとを接続するアドレ
スバス接続手段と、前記ローカルメモリアクセス機能に
より前記ローカルメモリ・データバスと前記キャッシュ
・データバスとを接続するデータバス接続手段とを備え
ることを特徴とするキャッシュ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6316730A JP2637934B2 (ja) | 1994-12-20 | 1994-12-20 | キャッシュ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6316730A JP2637934B2 (ja) | 1994-12-20 | 1994-12-20 | キャッシュ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08171514A JPH08171514A (ja) | 1996-07-02 |
| JP2637934B2 true JP2637934B2 (ja) | 1997-08-06 |
Family
ID=18080267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6316730A Expired - Lifetime JP2637934B2 (ja) | 1994-12-20 | 1994-12-20 | キャッシュ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2637934B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100358155B1 (ko) * | 1999-12-24 | 2002-10-25 | 한국전자통신연구원 | 인터럽트 제어 장치 및 그 제어 방법과 그를 이용한 캐쉬제어기 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6079447A (ja) * | 1983-10-07 | 1985-05-07 | Hitachi Ltd | キヤツシユ付デイスクサブシステム |
| JPS6274136A (ja) * | 1985-09-27 | 1987-04-04 | Nec Corp | フアイルサブシステム |
-
1994
- 1994-12-20 JP JP6316730A patent/JP2637934B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08171514A (ja) | 1996-07-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970304 |