JPH0756844A - システムメモリを有するバスをベースにしたコンピュータシステムに使用するためのマスタバスマスタおよびバスをベースにしたコンピュータシステム - Google Patents

Abstract

(57)【要約】 【目的】 付加のキャッシュを備えたバスマスタの存在
を検出して、不必要なデータ伝送を回避する方法および
装置を提供する。 【構成】 いずれのキャッシュを備えたスレーブバスマ
スタもシステムメモリのデータをキャッシュしている出
力で制御ラインに結合され、出力で信号を発するように
構成され、制御ラインを予め定められた状態に駆動して
それらがデータをキャッシュしていることを示す。マス
タバスマスタは制御ラインの状態を検出し、局部キャッ
シュ装置にバッファされているデータが制御ラインの状
態に基づいて共用されるかどうかを判断する。制御ライ
ンの状態が他のキャッシュを備えたバスマスタの存在を
示すならば、マスタバスマスタは自動的にそれが修正す
るデータを広く伝え、そうでなければ修正されたデータ
によって占有されたキャッシュのスペースが新しいデー
タのために必要とされているときシステムメモリに戻っ
て修正されたデータを書込む。

Description

【発明の詳細な説明】

【０００１】

【発明の分野】本発明は、キャッシュ動作を制御する装
置および方法に関し、より特定的には、キャッシュを備
えるバスマスタを有するコンピュータシステムのバスア
クティビティを低減するための装置および方法に関す
る。

【０００２】

【発明の背景】バスマスタは、バスをベースにしたコン
ピュータシステムのシステムメモリとの読み書き処理を
起動させ得る装置である。そのような装置の一例として
プロセッサがある。プロセッサは、システムメモリから
命令を検索し、検索された命令によって指令されたよう
にデータを読み、処理し、システムメモリに書込む。

【０００３】コンピュータシステムの性能を増すための
１つの方法は、システム中のシステムメモリとバスマス
タとの間に転送されるデータの速度を増やすことであ
る。これはシステムメモリのための高速スピードメモリ
チップを使用することで達成される。しかし、メモリの
コストはメモリの速度に伴って莫大に増大する。このよ
うに、入手可能な最高速のメモリを使用することは、特
に多量のシステムメモリを必要とするシステムでは、実
用的ではない。結果として、比較的高速のメモリ（キャ
ッシュメモリ）の比較的小さなバンクを、バスマスタと
システムメモリのより大きく遅いバンクとの間のバッフ
ァとして使用することでシステム性能が大いに改良され
得ることがわかってきた。

【０００４】システムメモリとバスマスタのキャッシュ
メモリとの間のデータ転送は、キャッシュ制御装置によ
って制御される。キャッシュ制御装置は、それがそのた
めに働くバスマスタの必要に基づきキャッシュメモリを
管理する。たとえば、プロセッサが現在プロセッサのキ
ャッシュメモリに記憶されていないデータを必要とする
なら、そのデータはより遅いシステムメモリからプロセ
ッサのキャッシュメモリに転送されなければならない。
一旦そのデータがプロセッサのキャッシュメモリに入る
と、そのプロセッサは後続の動作のためにそのデータを
より速いキャッシュメモリの速度でアクセスできるだろ
う。さらに、プロセッサがキャッシュメモリにない情報
を必要とし、すべてのキャッシュメモリブロックがすで
に割当てられているならば、キャッシュ制御装置は、キ
ャッシュメモリの修正されていないデータの上に書込む
か修正されたデータをシステムメモリに戻して記憶する
かのいずれかによって、新しく要求されたデータのため
に記憶スペースを開放する。

【０００５】キャッシュを備えたプロセッサおよびキャ
ッシュを備えたＩ／Ｏデバイス等の、１つより多いキャ
ッシュを備えたバスマスタを有するシステムでは、同じ
データのいくつかのバージョンが存在するかもしれな
い。たとえば、プロセッサのキャッシュメモリおよびＩ
／Ｏデバイスのキャッシュメモリはシステムメモリの同
じブロックから生じるデータのコピーを保持するかもし
れない。１つより多いキャッシュを備えるバスマスタで
得られるデータは「共用データ」と呼ばれる。もし、Ｉ
／Ｏデバイスまたはプロセッサのいずれかがその局部キ
ャッシュメモリで共用データのブロックを修正するなら
ば、データの他のすべてのコピーは、他のバスマスタの
キャッシュにあるデータのどのコピーも含めて、「古
く」なる（もはや新しくない）。

【０００６】古いデータの使用を避けるため、共用デー
タのブロックを修正するバスマスタはデータの修正され
たバージョンをシステムのすべての他のキャッシュを備
えたバスマスタに広く伝えなければならない。しかしな
がら、この伝える過程は本質的に多量の装置間のコミュ
ニケーションを必要とする。そのようなコミュニケーシ
ョンは、典型的にはバスマスタをシステムメモリに接続
する同じバスを介して行なわれる。結果としてこれらの
バスは混雑し、より遅いデータ伝送速度になり、システ
ムの性能を落とすことになる。

【０００７】前述のことを鑑みて、キャッシュを備えた
バスマスタに他のキャッシュを備えたバスマスタがその
システムに存在するかどうかを知らせる装置および方法
が明らかに所望される。さらに、バスマスタをシステム
メモリに接続するバスを介するデータトラフィックを増
やさずに、キャッシュを備えたバスマスタがシステム上
にあるかどうかを、キャッシュを備えたバスマスタに決
定させる装置および方法が明らかに所望される。最後
に、バスマスタをシステムメモリに接続するバスを介す
るデータトラフィックを増やさずにデータブロックの共
用状況を決定する装置が明らかに所望される。

【０００８】

【発明の概要】本発明の第１の局面に従えば、システム
メモリを有するバスをベースにしたコンピュータシステ
ムに使用される、バスマスタが提供される。バスマスタ
は、処理ユニットと、バスによってシステムに結合され
処理ユニットに結合される局部キャッシュ装置とを含
む。バスマスタは処理ユニットとシステムメモリとの間
でデータをキャッシュする。バスマスタは制御ラインに
結合されて制御ラインの論理状態を検出する入力をさら
に含む。制御ラインの論理状態はキャッシュを備えた別
のバスマスタがコンピュータシステムにあるかどうかを
示す。局部キャッシュ装置は入力に結合され、論理ライ
ンの論理状態に応答してバスとキャッシュメモリとの間
のデータ伝達を制御する。

【０００９】本発明の別の局面に従えば、バスをベース
にしたコンピュータシステムが提供される。コンピュー
タシステムはシステムメモリと、システムメモリに結合
されたバスと、論理状態を有する制御ラインとを含む。
論理状態は最初第１の状態である。そのシステムは、処
理ユニットと、制御ラインに結合され、制御ラインの状
態を検出するための検出手段と、バス、検出手段および
処理ユニットに結合された局部キャッシュとを含むマス
タバスマスタをさらに含む。局部キャッシュ装置は、処
理ユニットとシステムメモリとの間でデータをキャッシ
ュする。局部キャッシュ装置は、制御ラインの状態に応
答して処理ユニットとシステムメモリとの間のデータの
伝達を制御する。

【００１０】本発明のさらに別の局面に従えば、バスを
ベースにしたコンピュータシステムにおいてキャッシュ
するバスマスタによる不必要なデータの伝達を避けるた
めの方法が提供される。その方法は、制御ラインに第１
の最初の論理状態を与えるステップと、キャッシュする
バスマスタを制御ラインに結合するステップと、第２の
バスマスタを制御ラインに結合するステップとを含む。
その方法は、第２のバスマスタがデータをキャッシュし
ているとき第２のバスマスタに制御ラインを第２の状態
に駆動させるステップと、キャッシュするバスマスタに
制御ラインが第１の状態または第２の状態であるか検出
させるステップと、制御ラインが第２の状態であるとき
のみキャッシュするバスマスタが修正されたデータを広
く伝えることを引起すステップとをさらに含む。

【００１１】

【詳しい説明】新規であると考えられる本発明の特徴は
前掲の請求項で詳細に述べられている。この発明はさら
なる目的および利点とともに添付図面に関する次の説明
を参照することによって理解されるであろう。いくつか
の図面において同様の参照数字は同様の要素を表わして
いる。

【００１２】図１を参照して、本発明を具体化するコン
ピュータシステム１０がブロック図で示されている。コ
ンピュータシステム１０は一般にシステムメモリ１２
と、マスタバスマスタ１６と、複数のスレーブバスマス
タ１８および２０とを含む。バスマスタ１６、１８およ
び２０は多ビットバス１４によってメモリ１２および互
いにさらに結合されている。バスマスタ１６および１８
は制御ライン２２によって互いにさらに結合されてい
る。スレーブバスマスタ１８は制御ライン２２に出力２
８によって結合され、マスタバスマスタ１６は制御ライ
ンに入力２６によって結合される。

【００１３】スレーブバスマスタ１８は局部キャッシュ
装置３８を備えており、制御ライン２２を特定の状態
に、たとえば論理ＨＩＧＨに、出力２８の制御信号によ
って駆動し、バスマスタ１８がそれ自身とシステムメモ
リ１２との間でデータ転送をキャッシュしているかどう
かを示すように構成されている。たとえば、制御ライン
２２は最初はＬＯＷで、バスマスタ１８は、もしバスマ
スタ１８がその局部キャッシュ装置３８でデータをキャ
ッシュしている時には制御信号を発生して制御ライン２
２をＨＩＧＨに駆動するように構成されていてもよい。
スレーブバスマスタ２０は局部キャッシュ装置を備えて
おらず、制御ライン２２に結合されていない。したがっ
てスレーブバスマスタ２０は制御ライン２２の状態に影
響を与えない。

【００１４】マスタバスマスタ１６は局部キャッシュ装
置３４を備えており、さらに入力２６で制御ライン２２
の状態を検出するように構成されている。制御ライン２
２の状態が、スレーブバスマスタがデータをキャッシュ
していることを示すならば、マスタバスマスタ１６が局
部キャッシュ装置３４内でいずれかのデータを修正する
と、マスタバスマスタ１６は修正されたデータをバス１
４を介してシステムの他のバスマスタに伝える。そうで
はなくて、制御ライン２２の状態がどのスレーブバスマ
スタもデータをキャッシュしていないことを示すなら、
バスマスタ１６はその局部キャッシュ装置３４でデータ
を修正しても、自動的にデータを送ることはしない。

【００１５】システム１０がたった２つのスレーブバス
マスタ１８および２０を備えて示されているが、これに
代えてシステム１０はいくつのスレーブマスタを含んで
もよい。このようにして、制御ライン２２の状態はマス
タバスマスタ１６に、システム１０のいくつかのスレー
ブバスマスタのうちいずれかがデータをキャッシュして
いるかどうかを示す。

【００１６】マスタバスマスタ１６が制御ライン２２の
状態を検出するので、データをキャッシュしているのが
システム１０のバスマスタだけであるとき、バス１４の
データトラフィックは大いに減らされる。具体的には、
マスタバスマスタが他のキャッシュするバスマスタがシ
ステムにあることを検出したときだけ自動的に修正され
たデータを送るので、バス１４を介する不必要なデータ
の伝送が回避される。

【００１７】本発明の好ましい実施例ではマスタバスマ
スタ１６はキャッシュを備えた中央処理装置（ＣＰＵ）
である。しかしマスタバスマスタ１６は代替的にキャッ
シュを備えたバスマスタのいかなるタイプのものでもよ
い。

【００１８】図２を参照して、マスタバスマスタ１６を
ブロック図で詳細に示している。マスタバスマスタ１６
は一般に処理ユニット１１８および局部キャッシュ装置
３４を含む。処理ユニット１１８は一般にマスタバスマ
スタ１６の構成要素のうちデータを処理するものを表わ
している。たとえば、マスタバスマスタ１６がＣＰＵで
あるなら、処理ユニット１１８はＣＰＵの実行ユニット
となるだろう。

【００１９】局部キャッシュ装置３４はキャッシュメモ
リ１１４、キャッシュコントローラ１１６およびバスイ
ンタフェースユニット１３０を含む。キャッシュメモリ
１１４は、複数の多ビットバス１２２および１２４によ
って処理ユニット１１８に結合され、複数の多ビットバ
ス１２６および１２８によってバスインタフェースユニ
ット１３０に結合される。さらに、キャッシュメモリ１
１４は、複数の多ビットバス１３２、１３４および１４
２によってキャッシュ制御装置１１６に結合される。

【００２０】キャッシュ制御装置１１６は多ビットバス
１３６によって処理ユニット１１８に結合され、多ビッ
トバス１３８によってバスインタフェースユニット１３
０に結合される。キャッシュ制御装置はまた入力２６で
制御ライン２２に結合される。そのバスインタフェース
ユニット１３０はシステムメモリ１２に結合され、スレ
ーブバスマスタ１８および２０にバス１４によって結合
される。

【００２１】キャッシュメモリ１１４はシステムメモリ
１２と処理ユニット１１８との間に配設され、最初はシ
ステムメモリ１２にあるデータへのより速いアクセスを
処理ユニット１１８に与える。キャッシュメモリは、デ
ータを記憶するための複数のデータブロック１１５と、
キャッシュメモリ１１４に現在バッファされているデー
タの状況を表わすデータを記憶するための状況記憶１４
４とを含む。

【００２２】バスインタフェースユニット１３０は、シ
ステムメモリ１２とスレーブバスマスタ１８および２０
との間のように、キャッシュメモリ１１４と外部構成要
素との間でデータ転送を行なう。バスインタフェースユ
ニット１３０はバス１３８を介してキャッシュ制御装置
１１６から受取られる転送信号に応答して、データ転送
を行なう。

【００２３】キャッシュ制御装置１１６は、データ転送
を発生させてバスインタフェースユニット１３０を制御
する。キャッシュ制御装置は、バス１３６を介して処理
ユニット１１８から受け取られるデータリクエスト信号
と、入力２６で検出される制御ライン２２の状態と、バ
ス１３２を介して検出されるキャッシュメモリ１１４の
状況とに応答して、データ転送信号を発生させる。

【００２４】キャッシュメモリ１１４のブロック１１５
内で、データの状況が変化するとき、キャッシュ制御装
置１１６は状況記憶装置１４４内の状況情報を更新す
る。たとえば、キャッシュメモリ１１４のブロック１１
５の各々にあるデータの状況を表わす状況情報を、キャ
ッシュ制御装置１１６はキャッシュメモリ１１４の状況
記憶１４４で維持するかもしれない。各々のキャッシュ
データブロックのための状況情報は典型的には、ブロッ
クが新しいデータを受取れるかどうか（「利用状
況」）、ブロック内のデータが修正されたかどうか
（「修正状況」）、ブロック内のデータが共用されるか
または排他的であるかどうか（「共用状況」）、どのく
らい最近にブロック内のデータが処理ユニット１１８に
よってアクセスされたか（「アクセス状況」）、および
キャッシュブロックに含まれるデータはシステムメモリ
１２のどのブロックから発したのか（「ソース情報」）
を含む。

【００２５】マスタバスマスタ１６の動作は、図３およ
び図４を参照して述べられる。処理ユニット１１８がデ
ータを必要とするとき、処理ユニット１１８はステップ
２００でデータリクエスト信号をキャッシュ制御装置１
１６に送る。ステップ２０２では、キャッシュ制御装置
１１６がバス１３２を介してキャッシュメモリ１１４の
状況を読出し、要求されたデータが現在キャッシュメモ
リ１１４にあるかどうかを決定する。もしあれば、キャ
ッシュ制御装置１１６は制御信号をバス１４２を介して
キャッシュメモリ１１４に伝送し、キャッシュメモリ１
１４がバス１２２を介して要求されたデータをステップ
２０４でプロセスユニット１１８に送ることを引起す。
そしてキャッシュ制御装置１１６は、ステップ２０６で
状況更新信号をバス１３４を介してキャッシュメモリ１
１４の状況記憶１４４に送り、要求されたデータがアク
セスされたことを示す。

【００２６】もし要求されたデータが現在キャッシュメ
モリ１１４にないならば、ステップ２０８でキャッシュ
制御装置１１６は、バス１３２を介してキャッシュメモ
リ１１４の状況を読出し、キャッシュメモリ１１４に要
求されたデータが入る利用可能なスペースがあるかどう
かを決定する。もし利用可能なスペースがあるなら、キ
ャッシュ制御装置１１６はデータ転送信号をバスインタ
フェースユニット１３０に送り、バスインタフェースが
システムメモリ１２から要求されたデータを読出して、
要求されたデータをバス１２６を介してステップ２１０
で利用可能なスペースに書込むことを引起す。

【００２７】もし、ステップ２０８でキャッシュメモリ
１１４に要求されたデータの入る利用可能なスペースが
がないと判断されると、キャッシュ制御装置１１６は、
バスインタフェースユニット１３０が要求されたデータ
を現在キャッシュメモリにあるデータの上に書込むこと
を引起さなければならないだろう。しかし、データが上
書きされる前に、ステップ２１２において、キャッシュ
制御装置はバス１３２から、上書きされるべきデータを
含むブロックの修正された状況を読取る。もし上書きさ
れるべきデータがキャッシュメモリ１１４に記憶されて
から修正されたとキャッシュ制御装置が判断すれば、キ
ャッシュ制御装置１１６はバス１３８を介してデータ転
送信号を送り、ステップ２１４でバスインタフェースユ
ニット１３０がバス１２８からキャッシュメモリ１１４
から修正されたデータを回復することを引起こしかつ、
ステップ２１０においてキャッシュメモリ１１４に上書
きされる前に、バス１４を介してシステムメモリ１２に
修正されたデータを戻って書込むことを引起す。もしス
テップ２１２で上書きされるべきデータが修正されなか
ったと判断されると、その処理は直接ステップ２１０に
進む。

【００２８】要求されたデータがキャッシュメモリ１１
４にロードされていれば、キャッシュ制御装置１１６は
ステップ２１６において、バス１３４を介してデータを
受取るキャッシュブロックの状況を更新する。具体的に
は、利用状況は、ブロックが新しいデータを受入れるの
に利用できないことを示すために更新され、修正状況
は、データが修正されていないことを示すために更新さ
れ、アクセス状況は、データがアクセスされなかったこ
とを示すために更新され、ソース情報は、データが発し
ているシステムメモリ１２の位置を反映するために更新
される。

【００２９】共用状況は、ステップ２１８、２２０およ
び２２２に従って更新される。ステップ２１８では、制
御ライン２２の状態が入力２６でキャッシュ制御装置１
１６によって検出され、他にキャッシュしているバスマ
スタがあるかどうかが判断される。制御ライン２２の状
態が、他のキャッシュするバスマスタがシステムにない
ことを示すなら、要求されたデータがステップ２２０で
排他的であることを示すために、共用状況は更新され
る。そうでなければステップ２２２で要求されたデータ
が共用されることを示すために、共用データは更新され
る。

【００３０】一旦状況が更新されると、処理はステップ
２０４に進み、キャッシュ制御装置１１６は制御信号を
バス１４２を介してキャッシュメモリ１１４に送り、要
求されたデータがバス１２２を介してキャッシュメモリ
１１４から処理ユニット１１８に送られることを引起こ
す。キャッシュ制御装置１１６はまた、要求されたデー
タが処理ユニット１１８に送られた時を示すためにステ
ップ２０６で要求されたデータを保持しているキャッシ
ュブロックのアクセス状況を更新する。

【００３１】処理ユニット１１８が、ステップ３０２
で、データを修正するとステップ２０４で、処理ユニッ
ト１１８は修正されたデータをバス１２４を介してキャ
ッシュメモリ１１４のブロックに送り、そこから修正さ
れたデータが発する。キャッシュ制御装置１１６はそれ
から、ステップ３０６でバス１３４から修正されたデー
タを受取るキャッシュブロックの共用状況を読取る。も
しキャッシュ制御装置がステップ３０６で修正されたデ
ータが共用されていると判断すると、キャッシュ制御装
置１１６はデータ転送信号をバスインタフェースユニッ
ト１３０に送り、バスインタフェースユニット１３０が
バス１２８からキャッシュメモリ１１４からの修正され
たデータを読取ることを引起こしかつ、ステップ３０８
で修正されたデータをバス１４を介してシステムメモリ
１２と、スレーブバスマスタ１８および２０と、システ
ムの他のバスマスタとに伝えることを引起こす。修正さ
れたデータがバス１４を介して伝えられることを引起こ
した後、キャッシュ制御装置１１６はステップ３１０で
バス１３４を介して、データが修正されなかったことを
示すために、修正されたデータを含むキャッシュブロッ
クの修正された状況を更新する。広く伝えた後に、デー
タのすべての存在するバージョンは修正されたものを反
映するのでそのデータは「修正されていない」と考えら
れる。

【００３２】一方、ステップ３０６で、修正されたデー
タが排他的である（共用されない）と判断されると、修
正されたデータはバス１４には広がらない。むしろ、上
記のプロセスに従って、それはシステムメモリ１２に戻
って書込まれ、後に要求されるデータのためにキャッシ
ュメモリ１１４のスペースを開放する。

【００３３】再度図２を参照して、スレーブバスマスタ
１８は、処理ユニット１４８と局部キャッシュ装置３８
とを含む。局部キャッシュ装置３８の構成はマスタバス
マスタ１６の局部キャッシュ装置３４に対応するが、ス
レーブバスマスタ１８の局部キャッシュ装置３８は出力
２８で制御ライン２２に結合され、出力２８で信号を発
生して制御ライン２２を予め定められた状況に駆動して
スレーブバスマスタ１８がデータをキャッシュしている
かどうかを示すことを例外としている。また、マスタバ
スマスタ１６と異なり、スレーブバスマスタ１８は、シ
ステムにある別のバスマスタがデータをキャッシュして
いると仮定している（たとえばマスタバスマスタ）。ゆ
えにスレーブバスマスタ１８の局部キャッシュ装置３８
は、そのキャッシュのすべてのデータを共用データとし
て示す。結果として、スレーブバスマスタ１８はその局
部キャッシュ装置３８で修正するどのデータも自動的に
バス１４を介して広く伝える。

【００３４】本発明の特定の具体例はすでに示され、述
べられたが修正はなされてよい。ゆえに前掲の請求項で
発明の真の精神および範囲にあるそのすべての変更およ
び修正を含むことが意図されている。

【図面の簡単な説明】

【図１】本発明の具体例に従って構成されている複数の
バスマスタを有するコンピュータシステムを表わすブロ
ック図である。

【図２】請求項１のコンピュータシステムを非常に詳細
に表わすブロック図である。

【図３】本発明の１つの具体例に従ってデータ要求がマ
スタバスマスタの処理ユニットによって出されるときの
マスタバスマスタの動作を表わす制御フロー図である。

【図４】本発明の具体例に従ってデータがマスタバスマ
スタの処理ユニットによって修正されたときのマスタバ
スマスタの動作を示す制御フロー図である。

【符号の説明】

１４ バス １６ マスタバスマスタ １８ スレーブマスタバスマスタ ３４ 局部キャッシュ装置 ３８ 局部キャッシュ装置 ２２ 制御ライン

Claims (17)

【特許請求の範囲】
1. 【請求項１】 システムメモリを有するバスをベースに
   したコンピュータシステムに使用するためのマスタバス
   マスタであって、マスタバスマスタはデータをキャッシ
   ュするために、および単独のまたはデータをキャッシュ
   する少なくとも他の１つのバスマスタに関連した動作の
   ために構成されており、 処理ユニットと、 バスによって前記システムメモリに結合され、前記処理
   ユニットに結合される局部キャッシュ装置とを含み、前
   記キャッシュ装置は前記処理ユニットとシステムメモリ
   との間のデータをキャッシュするためのキャッシュメモ
   リを含んでおり、さらに制御ラインに結合され、制御ラ
   インの論理状態を検出するための入力手段を含み、その
   論理状態はデータをキャッシュする他の１つのバスマス
   タが前記コンピュータシステムにあるかどうかを示し、
   前記局部キャッシュ装置は、前記入力手段に結合され前
   記論理状況に応答して前記バスと前記キャッシュメモリ
   との間のデータの伝達を制御する制御手段を含む、マス
   タバスマスタ。
2. 【請求項２】 前記局部キャッシュ装置制御手段はキャ
   ッシュ制御装置を含む、請求項１に記載のバスマスタ。
3. 【請求項３】 前記キャッシュメモリが複数のデータブ
   ロックおよび前記複数のデータブロックの各々のデータ
   ブロックの状況を表わす状況情報を記憶する状況記憶を
   含む、請求項２に記載のバスマスタ。
4. 【請求項４】 前記状況情報は、前記複数のデータブロ
   ックの各々にあるデータが共用されるか排他的であるか
   を表わす共用状況情報を含む、請求項３に記載のバスマ
   スタ。
5. 【請求項５】 前記キャッシュ制御装置が、前記論理状
   況に応答して前記状況記憶に前記共用状況情報を維持す
   る、請求項４に記載のバスマスタ。
6. 【請求項６】 前記処理ユニットが前記キャッシュメモ
   リにあるデータを修正するために配設され、データをキ
   ャッシュする他の１つのバスマスタが前記コンピュータ
   システムにあると前記論理状況が示すとき、前記バスを
   介して前記バスマスタによって修正される前記データを
   伝えるために前記キャッシュ制御装置が配列される、請
   求項５に記載のバスマスタ。
7. 【請求項７】 前記マスタバスマスタがマイクロプロセ
   ッサである、請求項６に記載のマスタバスマスタ。
8. 【請求項８】 １）システムメモリと、 ２）前記システムメモリに結合されたバスと、 ３）論理状況を有する制御ラインとを含み、前記論理状
   況は最初第１の状態であって、さらに ４）マスタバスマスタを備え、前記マスタバスマスタは
   処理ユニットと、 前記制御ラインに結合され、前記制御ラインの状況を検
   出するための検出手段と、 前記バス、前記検出手段、および前記処理ユニットに結
   合され、前記処理ユニットと前記システムメモリとの間
   のデータをキャッシュするための、局部キャッシュ装置
   とを含み、前記局部キャッシュ装置が、前記制御ライン
   の前記状態に応答して、前記処理ユニットと前記システ
   ムメモリとの間のデータの伝達を制御する、バスをベー
   スにしたコンピュータシステム。
9. 【請求項９】 前記局部キャッシュシステムが、 状況記憶を有するキャッシュメモリを含み、前記状況記
   憶は前記キャッシュメモリに現在あるデータの状況を表
   わす状況データを保持し、さらに前記キャッシュメモリ
   に結合され、前記キャッシュメモリと前記システムメモ
   リとの間のデータ転送を制御し、前記状況データを維持
   するためのキャッシュ制御装置を含む、請求項８に記載
   の回路。
10. 【請求項１０】 前記状況データが共用状況データを含
    み、前記キャッシュ制御装置が前記制御ラインの前記状
    態に応答して、前記共用状況データを維持する、請求項
    ９に記載のコンピュータシステム。
11. 【請求項１１】 前記キャッシュ制御装置は前記共用状
    況データを示し、前記状態が前記第１の状態であるとき
    キャッシュメモリの選択されたデータブロックのデータ
    は排他的であることを示し、前記状態が前記第１の状態
    でないとき前記キャッシュメモリの前記選択されたデー
    タブロックのデータが共用されることを示す、請求項１
    ０に記載のコンピュータシステム。
12. 【請求項１２】 前記バスによって前記システムメモリ
    に結合されるスレーブバスマスタをさらに含み、前記ス
    レーブバスマスタが、前記スレーブバスマスタが前記シ
    ステムメモリからデータをキャッシュするとき前記制御
    ラインに結合され、前記制御ラインを第２の状態に駆動
    するための駆動手段を含む、請求項８に記載のコンピュ
    ータシステム。
13. 【請求項１３】 バスをベースにしたコンピュータシス
    テムのキャッシュするバスマスタによる、不必要なデー
    タ伝送を防止する方法であって、 制御ラインに第１の初期論理状態を与えるステップと、 前記キャッシュするバスマスタを前記制御ラインに結合
    するステップと、 第２のバスマスタを前記制御ラインに結合するステップ
    と、 前記第２のバスマスタがデータをキャッシュするとき前
    記第２のバスマスタが前記制御ラインを第２の状態に駆
    動するのを引起こすステップと、 前記キャッシュするバスマスタが前記制御ラインは前記
    第１の状態または前記第２の状態にあるかどうか検出す
    るのを引起すステップと、 前記制御ラインが前記第２の状態にあるときのみ、前記
    キャッシュするバスマスタが修正されたデータを伝える
    のを引起すステップとを含む、方法。
14. 【請求項１４】 前記キャッシュするバスマスタおよび
    前記第２のバスマスタが、バスによってシステムメモリ
    に結合され、前記制御ラインが前記第２の状態にあると
    き前記キャッシュするバスマスタが修正されたデータを
    前記第２のマスタに前記バスを介して伝えることを引起
    すステップをさらに含む、請求項１３に記載の方法。
15. 【請求項１５】 前記キャッシュするバスマスタは、処
    理ユニットおよびデータを記憶するためのキャッシュメ
    モリを含み、前記キャッシュメモリは前記キャッシュメ
    モリに記憶されたデータの状況を示す状況データを記憶
    するための状況記憶を有し、前記処理ユニットがデータ
    を要求するとき前記状況データを読取るステップと、前
    記要求されたデータが前記キャッシュメモリにあるかど
    うかを前記状況データに基づいて決定するステップとを
    さらに含む、請求項１４に記載の方法。
16. 【請求項１６】 前記要求されたデータが前記キャッシ
    ュメモリにないとき、前記要求されたデータを前記シス
    テムメモリから前記バスを介して検索するステップと、
    前記要求され検索されたデータを前記キャッシュメモリ
    に記憶するステップとをさらに含む、請求項１５に記載
    の方法。
17. 【請求項１７】 前記制御ラインが前記第１の論理状態
    にあるとき、前記要求され検索されたデータは排他的で
    あるのを示すために前記状況データを更新するステップ
    と、前記制御ラインが前記第２の論理状態にあるとき前
    記要求され検索されたデータが共有されることを示すた
    めに前記状況データを更新するステップとをさらに含
    む、請求項１６に記載の方法。