JPH0744459A - キャッシュ制御方法およびキャッシュ制御装置 - Google Patents

Abstract

(57)【要約】 【目的】 主メモリ、キャッシュメモリ、ライトバッフ
ァのそれぞれの間でのデータの無矛盾化を維持しなが
ら、システム性能を向上させるキャッシュ制御の方法と
装置を提供する。 【構成】 プロセッサからのリード／ライト要求あるい
はバススヌープ（監視）中のデータのヒット判定にアド
レスタグ器１５０のデータだけではなく、ライトバッフ
ァ３１５のデータも調べることによって、ライトバッフ
ァ３１５のデータと主メモリの無矛盾化を維持し、キャ
ッシュ内あるいはライトバッファ内のデータをライトバ
ッファを経由しないで、直接システムバス３００に送出
することによってライトバッファ３１５のフラッシュを
後回しにし、それによってシステム性能を向上させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はキャッシュ制御方法およ
びキャッシュ制御装置に係わり、更に詳述するとライト
バッファ付きのライトバック方式キャッシュ間あるいは
ライトバッファ付きのライトバック方式キャッシュと主
メモリ間の無矛盾化を維持するキャッシュ制御方法およ
びキャッシュ制御装置に関する。

【０００２】

【従来の技術】従来、速いプロセッサと遅い主メモリを
用いた多くの計算機システムは、キャッシュを有するこ
とによってシステムの性能を向上させている。プロセッ
サは、少容量だが高速なキャッシュと情報交換をし、キ
ャッシュ内に必要なデータがなかったときのみ主メモリ
をアクセスする。プロセッサの要求するデータは高い確
率でキャッシュ内にあるので、速いプロセッサと遅い主
メモリとの間でシステムバスを占有する時間を減少する
ことができ、プロセッサの待ち時間も減少し、システム
性能が向上する。

【０００３】単一プロセッサシステムにおいては、デー
タの特定なものの２つのコピー、主メモリに１つ、キャ
ッシュに写しが存在し得るので、プロセッサがキャッシ
ュに書き込み操作をしたとき、主メモリとキャッシュと
の間の矛盾化となる。また、マルチプロセッサシステム
では、単一プロセッサシステムと同様の主メモリとキャ
ッシュ間の矛盾化に加えて、それぞれのプロセッサに接
続したキャッシュにも、データの特定なものの複数のコ
ピーが存在し得るので、あるプロセッサがキャッシュに
書き込み操作をしたとき、該キャッシュと他のキャッシ
ュ間の矛盾化となる。

【０００４】主メモリとキャッシュ間、あるいは複数の
キャッシュ間の矛盾を無くす為の従来技術がいくつか知
られているが（Archibald,J. and Baer,J. -L., "Cache
Coherence Protocols:Evaluation Using a Multiproce
ssor Simulation Model," ACM Trans. Computer System
s, vol.4, no.4, pp.273-298, Nov.1986）、ここでは、
ライトバック方式で、システムバスを監視（スヌープ）
する方式について説明する。キャッシュ制御装置はメモ
リブロックごとに4つの状態を管理して、状態によって
キャッシュを制御する。図４に前記状態の遷移図を示
す。前記状態の種類と意味は、次の4つである。

【０００５】(1)I(invalid)：無効、つまり有効なデー
タはない。 (2)EC(exclusive clean)：キャッシュメモリ間にコピー
がなくて、主メモリと同じ値である。

【０００６】(3)ED(exclusive dirty)：キャッシュメモ
リ間にコピーがなくて、主メモリと異なる値である。

【０００７】(4)SC(shared clean)：キャッシュメモリ
間にコピーがある可能性があり、主メモリと同じ値であ
る。

【０００８】図３はキャッシュメモリを備えたマルチプ
ロセッサシステムの構成例を示した図である。キャッシ
ュ制御装置の動作について、図３の第１のプロセッサユ
ニット316を中心に説明する。

【０００９】(1)プロセッサ310がリード要求したデータ
がキャッシュメモリ314にあるとき：データの状態は変
化しない（411、412、413）。

【００１０】(2)プロセッサ310がリード要求したデータ
がキャッシュメモリ314にないとき：ライトバッファを
フラッシュした後、システムバス300にリード要求を出
すと同時にデータが転送される予定先のキャッシュメモ
リ314のメモリブロックに存在するデータがED状態のと
きは、該データをライトバッファ315に転送する。シス
テムバス300を監視している第１以外のキャッシュ制御
装置323、333が、該データがキャッシュメモリ324、334
にあればライトバッファ325、335にコピーする。その
後、ライトバッファ325、335をフラッシュする。第１以
外のすべてのライトバッファ325、335の内容が主メモリ
に転送された後、主メモリからプロセッサがリード要求
したデータがキャッシュメモリに転送され、該データが
第２のキャッシュメモリ324あるいは第３のキャッシュ
メモリ334にあったときはSC状態402に、ないときはEC状
態401になる。

【００１１】(3)プロセッサ310がライト要求した先のデ
ータがキャッシュメモリ314にあるとき：第１のキャッ
シュ312以外のキャッシュ322、332にデータのコピーが
ある場合、該データのコピーがI状態407になり、キャッ
シュメモリ314に転送されたライトデータはED状態406、
413になる。

【００１２】(4)プロセッサ310がライト要求した先のデ
ータがキャッシュメモリ314にないとき：ライト要求し
た先に、(3)と同じ手段で主メモリからデータがリード
される。その後、プロセッサ310からキャッシュメモリ3
14にライト要求されたデータが転送され、該データはED
状態403になる。第１のキャッシュ312以外のキャッシュ
322、332にデータのコピーがある場合は、該データのコ
ピーがI状態407になる。

【００１３】主メモリとキャッシュ間で矛盾化したデー
タを、無矛盾化を維持しながらリードする動作を次に説
明する。

【００１４】図５は第１のプロセッサユニット316がリ
ード要求をしたときのシステム動作の流れ図で、図７
（ａ）は第１のプロセッサユニット316が主メモリ301と
第２のキャッシュメモリ324間で矛盾しているデータを
リードしようとしたときのタイミング図である。

【００１５】第１のプロセッサユニット316がリード要
求したデータがキャッシュメモリ314に在るときは、キ
ャッシュメモリ314からデータをリードする。ないとき
は、ライトバッファ315に在るデータを主メモリ301にフ
ラッシュした後、システムバス300にリード要求を出す
と同時に、リードするデータに置き換えられるキャッシ
ュメモリ314のデータがED状態ならライトバッファ315に
コピーする。第１以外のプロセッサユニット326、336は
常にシステムバス300の監視をしていて、第１のプロセ
ッサユニット316がシステムバス300にリード要求をした
とき、リード要求の中止要求を出すと同時に、該当デー
タがキャッシュメモリ324、334に在るかを調べ、在れば
ライトバッファ325、335にコピーする。その後、システ
ムバスが空いたらライトバッファのデータを主メモリに
フラッシュする。第１以外の全てのプロセッサユニット
326、336がシステムバスを解放することにより、第１の
プロセッサユニットのリード要求が再開され、第１のプ
ロセッサユニットは主メモリとキャッシュ間で矛盾して
いたデータを矛盾なくリードすることができる。

【００１６】

【発明が解決しようとする課題】しかしながら、上記の
ような構成では、第１のプロセッサユニットが主メモリ
とキャッシュ間で矛盾しているデータのリード要求をし
てからデータをリードするまでに、第１のプロセッサユ
ニットのライトバッファのフラッシュと第１以外の全て
のプロセッサユニットのライトバッファのフラッシュが
入り、この間第１のプロセッサユニットでは処理が停止
する。

【００１７】本発明は上記従来の欠点に鑑み、主メモリ
とキャッシュ間で矛盾しているデータをリードするとき
でもライトバッファのフラッシュによってプロセッサユ
ニットでの処理が停止しないキャッシュ制御方法とキャ
ッシュ制御装置を提供することを目的とするものであ
る。

【００１８】

【課題を解決するための手段】上記問題点を解決するた
めに本発明のキャッシュ制御方法は、ライトバッファを
備えたライトバック方式の１つあるいは複数のキャッシ
ュを備えたシステムにおいて、バスマスタが主メモリに
データのリード要求をしたときに、前記データのコピー
が前記バスマスタとはシステムバスを介して接続されて
いるキャッシュのライトバッファあるいはキャッシュメ
モリにあるかを認識する工程と、前記データのコピーが
ライトバッファあるいはキャッシュメモリにあったと
き、前記１つあるいは複数のキャッシュから１つのキャ
ッシュを選択し、前記選択されたキャッシュにおいて、
ライトバッファをフラッシュせずに、前記データのコピ
ーをシステムバスに送出する工程とを含み、キャッシュ
とライトバッファと主メモリとの間の無矛盾化を維持す
るという構成を備えたものである。

【００１９】本発明のキャッシュ制御装置は、プロセッ
サバスとデータの送受信をするプロセッサバス制御器
と、システムバスとデータの送受信をするシステムバス
制御器と、前記プロセッサバス制御器と前記システムバ
ス制御器に接続され、キャッシュ制御装置内でデータ転
送をする内部バスと、前記内部バスから前記システムバ
ス制御器に接続され、前記システムバスに送出する１つ
あるいは複数のデータと前記データのそれぞれのアドレ
スと前記データのそれぞれが有効か無効かを示すフラグ
を一時記憶するライトバッファと、前記ライトバッファ
のアドレス部と前記内部バスのアドレス部を比較し、前
記ライトバッファのデータと主メモリとの矛盾を認識す
るアドレス比較器と、前記内部バスに接続され、キャッ
シュメモリ内の各データのアドレスと前記データが有効
か無効かを示すフラグと前記データが書き変わったか書
き変わっていないかを示すフラグと前記データのコピー
が他のキャッシュにある可能性があるかないかを示すフ
ラグを記憶し、プロセッサあるいは代替バスマスタが要
求したデータがキャッシュメモリ内にあるかないかを判
断するアドレスタグ器と、前記プロセッサバスあるいは
前記システムバスからの要求に対して、前記アドレスタ
グ器と前記アドレス比較器からの信号によって前記プロ
セッサバス制御器と前記システムバス制御器と前記ライ
トバッファと前記アドレスタグ装置と前記内部バスを制
御する制御回路という構成を備えたものである。

【００２０】

【作用】本発明は、上記した構成によって、ライトバッ
ファを備えたライトバック方式の１つあるいは複数のキ
ャッシュを備えたシステムにおいて、バスマスタが主メ
モリにデータのリード要求をしたときに、前記データの
コピーが前記バスマスタとはシステムバスを介して接続
されているキャッシュのライトバッファあるいはキャッ
シュメモリにあるかを認識する工程と、前記データのコ
ピーがライトバッファあるいはキャッシュメモリにあっ
たとき、前記１つあるいは複数のキャッシュから１つの
キャッシュを選択し、前記選択されたキャッシュにおい
て、ライトバッファをフラッシュせずに、前記データの
コピーをシステムバスに送出する工程とを含むキャッシ
ュ制御方法により、キャッシュ間あるいはキャッシュと
主メモリ間の無矛盾化を維持しながら、ライトバッファ
のフラッシュよりもバスマスタが要求したデータ転送に
システムバスを使用することを優先させる。

【００２１】本発明は、上記した構成によって、ライト
バックモードで動作可能なキャッシュ制御装置内のライ
トバッファのデータと主メモリの間の無矛盾化を維持
し、ライトバッファのフラッシュによるシステム性能の
劣化を最小限にするための装置である。その装置は、プ
ロセッサからのリード／ライト要求あるいはバススヌー
プ（監視）中のデータのヒット判定にアドレスタグ器の
データだけではなく、ライトバッファのデータも調べる
ことによって、ライトバッファのデータと主メモリの無
矛盾化を維持し、キャッシュ内あるいはライトバッファ
内のデータをライトバッファを経由しないで、直接シス
テムバスに送出することによってライトバッファのフラ
ッシュを後回しにし、それによってシステム性能を向上
する。

【００２２】

【実施例】以下、本発明の実施例を図面によって詳述す
る。図３は本発明の方法と装置を実施するのに望ましい
キャッシュを備えたマルチプロセッサシステムの構成例
で、第１〜第３のプロセッサユニット316、326、336
と、システムバス300および主メモリ301から成る。

【００２３】第１のプロセッサユニット316は第１のプ
ロセッサ310、第1のキャッシュ312、第１のプロセッサ
バス311から成る。第２のプロセッサユニット326と第３
のプロセッサユニット336も第１のプロサッセユニット
と同様に、それぞれのプロセッサ320、330、キャッシュ
322、332、プロセッサバス321、331から成る。

【００２４】第１〜第３のプロセッサ310、320、330
は、所定の命令を処理する機能ユニットである。

【００２５】第１〜第３のキャッシュ312、322、332
は、それぞれの、少容量だがプロセッサの動作を律速し
ない程度に高速な記憶装置であるキャッシュメモリ31
4、324、334と、プロセッサ310、320、330とキャッシュ
メモリ314、324、334と主メモリ301との間のデータ転送
を管理し、キャッシュメモリ314、324、334から主メモ
リ301へ転送するデータを一時記憶するライトバッファ3
15、325、335を内蔵するキャッシュ制御装置313、323、
333から成る。

【００２６】本発明では、キャッシュ間およびキャッシ
ュと主メモリ間の無矛盾化を維持するために、キャッシ
ュメモリのエントリごとに４つの状態、およびライトバ
ッファのエントリごとに２つの状態を管理して、状態に
よってキャッシュを制御する。前記状態の種類と意味
は、次の4つである。

【００２７】(1)I(invalid)：無効、つまり有効なデー
タはない。 (2)EC(exclusive clean)：キャッシュメモリ間にコピー
がなくて、主メモリと同じ値である。

【００２８】(3)ED(exclusive dirty)：キャッシュメモ
リ間にコピーがなくて、主メモリと異なる値である。

【００２９】(4)SC(shared clean)：キャッシュメモリ
間にコピーがある可能性があり、主メモリと同じ値であ
る。

【００３０】ただし、ライトバッファのエントリは、I
状態かED状態のどちらかである。次に主メモリとキャッ
シュ間の無矛盾化のための動作を説明する。

【００３１】図６は第１のプロセッサユニット316がリ
ード要求をしたときのシステム動作の流れ図で、図７
（ｂ）は第１のプロセッサユニット316が主メモリ301と
第２のキャッシュメモリ324間で矛盾しているデータを
リードしようとしたときのタイミング図である。

【００３２】第１のプロセッサユニット316がリード要
求したデータがキャッシュメモリ314あるいはライトバ
ッファ315に在るときは、キャッシュメモリ314あるいは
ライトバッファ315からデータをリードする。

【００３３】キャッシュメモリ314にもライトバッファ3
15にもデータがないときは、システムバス300にリード
要求を出すと同時に、リードするデータに置き換えられ
るキャッシュメモリ314内のデータがED状態ならライト
バッファ315にコピーする。

【００３４】第２のプロセッサユニット326は常にバス
の監視をしていて、第１のプロセッサユニット316がシ
ステムバス300にリード要求をしたとき、該当データが
第２のプロセッサユニット326のキャッシュメモリ324あ
るいはライトバッファ325に在るかを調べ、在れば主メ
モリ301がデータを出力するのを抑止し、該当データを
システムバス300に出力し、第１のプロセッサユニット3
16が主メモリ301とキャッシュメモリ324間で矛盾してい
たデータを矛盾なくリードすることができる。なお、ラ
イトバッファ315のフラッシュはシステムバス300が空い
ているときに行なわれる。

【００３５】実施例１として、プロセッサバス311とシ
ステムバス300が同周波数同位相のクロックで動作する
場合のキャッシュ制御装置313について説明する。

【００３６】図１は本発明の典型的なキャッシュ制御装
置313のブロック構成で、プロセッサバス制御器110、シ
ステムバス制御器120、内部バス170、ライトバッファ31
5、アドレス比較器140、アドレスタグ器150および制御
器160から成る。

【００３７】プロセッサバス制御器110はプロセッサバ
ス311上のデータ転送を制御する。これをプロセッサバ
ス311と内部バス170に接続する。システムバス制御器12
0はシステムバス300上のデータ転送を監視（スヌーピン
グ）あるいは制御する。これをシステムバス300と内部
バス170とライトバッファ315に接続する。

【００３８】内部バス170は、プロセッサバス制御器11
0、システムバス制御器120、ライトバッファ315、アド
レス比較器140およびアドレスタグ器150のそれぞれの間
でデータ、アドレス、制御信号を転送する。

【００３９】ライトバッファ315は、１つあるいは複数
のエントリを持ち、それぞれのエントリはデータ131と
アドレス133と該データが有効か無効かを示すフラグ132
を記憶し、FIFO動作する。これを内部バス170とシステ
ムバス制御器120に接続する。

【００４０】アドレス比較器140は、ライトバッファ315
のそれぞれのエントリのアドレス部133と内部バス170の
アドレス部を比較し、その結果を制御器160に送る。こ
れを内部バス170とライトバッファ315のアドレス部133
と制御器160に接続する。

【００４１】アドレスタグ器150は、キャッシュメモリ3
14の各データのアドレス151と、該データが有効か無効
かを示すフラグ152と、該データが書き変わったか書き
変わっていないかを示すフラグ153と、該データのコピ
ーが他のキャッシュにある可能性があるかないかを示す
フラグ154を記憶し、アドレスタグ器のそれぞれのエン
トリのアドレス部151と内部バス170のアドレス部を比較
し、その結果と、内部バス170のアドレス部と一致した
アドレス部151を持つエントリのフラグ152、153、154の
状態を制御器160に送る。これを内部バス170と制御器16
0に接続する。

【００４２】制御器160は、プロセッサバス311あるいは
システムバス300を介しての要求に対して、アドレスタ
グ器150とアドレス比較器140から送られた信号によって
プロセッサバス制御器110とシステムバス制御器120とラ
イトバッファ315とアドレスタグ器150と内部バス170を
制御する。制御器160からそれぞれのブロックに制御信
号線を接続する。

【００４３】次に動作について第１のキャッシュ制御装
置313を中心に説明する。第１のキャッシュ制御装置313
は、大きく分けると３つの種類の処理があり、同時に処
理が発生した場合は優先度の低い処理が後回しにされ
る。前記３つの処理は優先度の高い順に次のようにな
る。

【００４４】(1)第１のプロセッサ310以外のプロセッサ
（第２のプロセッサ320あるいは第３のプロセッサ330）
のデータ転送要求によって生じたシステムバス300上で
のデータ転送要求をスヌーピング（監視）し、処理す
る。

【００４５】(2)第１のプロセッサ310からのデータ転送
要求の処理をする。 (3)ライトバッファ315に存在するデータをシステムバス
300を介して主メモリ301に転送する。

【００４６】前記(1)の処理について説明する。第１以
外のプロセッサ320、330が要求したデータのアドレスと
要求内容がシステムバス300からシステムバス制御器120
と内部バス170を介して、アドレスはアドレスタグ器150
とアドレス比較器140に送られ、要求内容は制御器160に
送られる。アドレスタグ器150およびアドレス比較器140
からの出力信号によって制御器160が、第１以外のプロ
セッサ320、330が要求したデータが第１のキャッシュメ
モリ314にあるのか、第１のキャッシュのライトバッフ
ァ315にあるのか、あるいはどちらにもないのかを判断
する。

【００４７】第１のキャッシュメモリ314に該データが
あるときは、第１のプロセッサバス311の使用権を第１
のプロセッサ310よりも優先的に取り、キャッシュメモ
リ314からプロセッサバス311とプロセッサ制御器110と
内部バス170とシステムバス制御器120とシステムバス30
0を介して該データを送出すると共に、該データがED状
態のときは該データを主メモリ301に書き込む。該デー
タがSC状態になるようにアドレスタグ器150を設定す
る。

【００４８】第１のライトバッファ315に該データがあ
るときは、ライトバッファ315に存在するデータをシス
テムバス制御器120とシステムバス300を介して該データ
を送出すると共に、該データを主メモリ301に書き込
み、ライトバッファ315の該データをI状態414にする。

【００４９】前記(2)の処理について説明する。第１の
プロセッサ310からアドレスと要求内容がプロセッサバ
ス制御器110と内部バス170を介して、アドレスはアドレ
スタグ器150とアドレス比較器140に、要求内容は制御器
160に送られ、アドレスタグ器150およびアドレス比較器
140からの出力信号によって制御器160が、第１のプロセ
ッサ310の要求したデータがキャッシュメモリ314にある
のか、ライトバッファ315にあるのか、主メモリ301にし
かないのかを判断する。

【００５０】第１のプロセッサ310が要求したデータが
キャッシュメモリ314にあるときは、第１のプロセッサ
バス311を介して第１のプロセッサ310と第１のキャッシ
ュメモリ314の間で該データが転送される。そしてこの
とき、第１のプロセッサ310の要求がライトだったとき
は、システムバス制御器120からシステムバス300に該デ
ータの無効化命令を発行するとともに、該データがED状
態になるようにアドレスタグ器150を設定する。

【００５１】該データがキャッシュメモリ314になく、
代わりにED状態のデータがあるときは、前記データをキ
ャッシュメモリ314からプロセッサバス311とプロセッサ
バス制御器110と内部バス170を介して、ライトバッファ
315に転送すると共に、前記データのアドレスと状態値
をアドレスタグ器150から内部バス170を介してライトバ
ッファ315に転送する。第１のプロセッサ310が要求した
データのアドレスをアドレスタグ器150に内部バス170か
ら転送し、I状態にフラグ152、153、154を設定する。

【００５２】第１のプロセッサ310がリード要求したデ
ータがライトバッファ315にあるとき、ライトバッファ3
15からシステムバス制御器120と内部バス170とプロセッ
サバス制御器110とプロセッサバス311を介して第１のプ
ロセッサ310と第１のキャッシュメモリ314に該データが
転送される。ライトバッファ315にある該データはI状態
となり414、新たに第１のキャッシュメモリ314に転送さ
れた該データはED状態403になる。

【００５３】第１のプロセッサ310がライト要求したデ
ータがライトバッファ315にあるとき、プロセッサバス
制御回路110からプロセッサバス311を介して第１のプロ
セッサ310に中断命令を発行し、プロセッサバス311の使
用権を獲得する。ライトバッファ315からシステムバス
制御器120と内部バス170とプロセッサバス制御器110と
プロセッサバス311を介して第１のキャッシュメモリ314
に該データが転送された後、プロセッサバス制御器110
からプロセッサバス311を介して第１のプロセッサ310に
再開命令を発行する。前記再開命令の発行により、第１
のプロセッサ310からプロセッサバス311を介して第１の
キャッシュメモリ314にライトデータが書き込まれる。
ライトバッファ315にある該データはI状態414となり、
新たに第１のキャッシュメモリに転送された該データは
ED状態403になる。

【００５４】第１のプロセッサ310がリード要求したデ
ータが第１のキャッシュメモリ314にも第１のキャッシ
ュ制御装置313のライトバッファ315にもないとき、シス
テムバス制御器120からシステムバス300にデータのリー
ド命令を発行する。主メモリ301あるいは第１以外のキ
ャッシュ制御装置322、332の中の１つのキャッシュ制御
装置の応答により、システムバス300からシステムバス
制御器120と内部バス170とプロセッサバス制御器110と
プロセッサバス311を介して、第１のプロセッサ310と第
１のキャッシュメモリ314に該データを転送する。該デ
ータのコピーが第２のキャッシュメモリ324にも第３の
キャッシュメモリ334にもないときは該データがEC状態
に、どちらかのキャッシュメモリ324、334にあるときは
SC状態になるようにアドレスタグ器150に設定する。

【００５５】第１のプロセッサ310がライト要求した先
のデータが第１のキャッシュメモリ314にも第１のキャ
ッシュ制御装置313のライトバッファ315にもないとき、
システムバス制御器120からシステムバス300に該データ
のリード命令と該データの無効化命令を発行すると共
に、プロセッサバス制御回路110からプロセッサバス311
を介して第１のプロセッサ310に中断命令を発行し、プ
ロセッサバス311の使用権を獲得する。主メモリ301ある
いは第１以外のキャッシュ制御装置322、332の中の１つ
のキャッシュ制御装置の応答により、システムバス300
からシステムバス制御器120と内部バス170とプロセッサ
バス制御器110とプロセッサバス311を介して、第１のキ
ャッシュメモリ314に該データを転送し、その後、プロ
セッサバス制御器110からプロセッサバス311を介して第
１のプロセッサ310に再開命令を発行する。前記再開命
令の発行により、第１のプロセッサ310からプロセッサ
バス311を介して第１のキャッシュメモリ314にライトデ
ータが書き込まれる。該ライトデータはED状態403にさ
れる。

【００５６】前記(3)の処理について説明する。ライト
バッファ315にED状態のデータがあれば、システムバス
制御器120からシステムバス300にシステムバス300の使
用権を獲得を要求する信号を出力し、システムバス300
の使用権を獲得できたら、ライトバッファ315のデータ
をシステムバス制御器120とシステムバス300を介して主
メモリ301に書き込み、該データをI状態414にする。

【００５７】実施例２として、プロセッサバス311の動
作周波数とシステムバス300の動作周波数が異なる場合
のキャッシュ制御装置313について説明する。

【００５８】図２はプロセッサバス311とシステムバス3
00の動作周波数が異なる場合の本発明の典型的なキャッ
シュ制御装置313のブロック構成で、プロセッサバス制
御器110、システムバス制御器120、内部プロセッサバス
170、内部システムバス175、ライトバッファ115、アド
レス比較器140、リードバッファ180、サプライバッファ
190、アドレスタグ器150および制御回路160から成る。
すなわち、実施例１の構成にリードバッファ180、サプ
ライバッファ190、内部システムバスを追加した構成で
ある。

【００５９】内部バス170に接続したリードバッファ18
0、サプライバッファ190、ライトバッファ315を内部シ
ステムバス175に接続する。内部システムバス175はシス
テムバス制御器に接続されるとともに、内部バス170と
のセレクタを通してアドレスタグ器150にも接続され
る。

【００６０】内部バス170はプロセッサバス311と同じ周
波数で動作し、内部システムバス175はシステムバス300
と同じ周波数で動作する。内部バス170と内部システム
バス175の動作周波数の違いをリードバッファ180、サプ
ライバッファ190、ライトバッファ315で吸収する。

【００６１】サプライバッファ190は、キャッシュメモ
リ314のデータをライトバッファ315を使わないでシステ
ムバスに出力するためのパスである。

【００６２】

【発明の効果】以上のように本発明は、ライトバッファ
を備えたライトバック方式の１つあるいは複数のキャッ
シュを備えたシステムにおいて、バスマスタが主メモリ
にデータのリード要求をしたときに、前記データのコピ
ーが前記バスマスタとはシステムバスを介して接続され
ているキャッシュのライトバッファあるいはキャッシュ
メモリにあるかを認識する工程と、前記データのコピー
がライトバッファあるいはキャッシュメモリにあったと
き、前記１つあるいは複数のキャッシュから１つのキャ
ッシュを選択し、前記選択されたキャッシュにおいて、
ライトバッファをフラッシュせずに、前記データのコピ
ーをシステムバスに送出する工程とを含むキャッシュ制
御方法により、キャッシュ間あるいはキャッシュと主メ
モリ間の無矛盾化を維持しながら、ライトバッファのフ
ラッシュよりもバスマスタが要求したデータ転送にシス
テムバスを使用することを優先させることで、システム
性能が向上する。

【図面の簡単な説明】

【図１】本発明の実施例１のキャッシュ制御装置のブロ
ック構成図

【図２】本発明の実施例２のキャッシュ制御装置のブロ
ック構成図

【図３】マルチプロセッサシステムの構成図

【図４】データの状態の遷移図

【図５】主メモリとキャッシュのデータの無矛盾化を維
持しながら、データをリードするときの従来の場合の流
れ図

【図６】主メモリとキャッシュのデータの無矛盾化を維
持しながら、データをリードするときの本発明の場合の
流れ図

【図７】主メモリとキャッシュのデータが矛盾化してい
るときに、無矛盾化を維持するために他のキャッシュか
らデータをリードするときの従来例と、本発明のタイミ
ング図

【符号の説明】

110 プロセッサバス制御器 120 システムバス制御器 315 ライトバッファ 131 ライトバッファ内のデータ部 132 ライトバッファ内の有効フラグ部 133 ライトバッファ内のアドレス部 140 アドレス比較器 150 アドレスタグ器 151 アドレスタグ器内のアドレス部 152 アドレスタグ器内の有効フラグ部 153 アドレスタグ器内の書換えフラグ部 154 アドレスタグ器内の共有フラグ部 160 制御器 170 内部バス

Claims (4)

【特許請求の範囲】
1. 【請求項１】ライトバッファを備えたライトバック方式
   の１つあるいは複数のキャッシュを備えたシステムにお
   いて、バスマスタが主メモリにデータのリード要求をし
   たときに、前記データのコピーが前記バスマスタとはシ
   ステムバスを介して接続されているキャッシュのライト
   バッファあるいはキャッシュメモリにあるかを認識する
   工程と、前記データのコピーがライトバッファあるいは
   キャッシュメモリにあったとき、前記１つあるいは複数
   のキャッシュから１つのキャッシュを選択し、前記選択
   されたキャッシュにおいて、ライトバッファをフラッシ
   ュせずに、前記データのコピーをシステムバスに送出す
   る工程とを含み、キャッシュとライトバッファと主メモ
   リとの間の無矛盾化を維持するキャッシュ制御方法。
2. 【請求項２】ライトバッファを備えたライトバック方式
   の複数のキャッシュを備えたシステムにおいて、キャッ
   シュメモリのデータの置き換えが発生したときに、置き
   換えられるデータを前記ライトバッファにコピーする工
   程と、前記ライトバッファのフラッシュに先だって置き
   換えるデータのリード要求をシステムバスに出力する工
   程と、前記置き換えるデータのコピーが前記システムバ
   スを介して接続されているキャッシュのライトバッファ
   あるいはキャッシュメモリにあるかを認識する工程と、
   前記置き換えるデータのコピーがライトバッファあるい
   はキャッシュメモリにあったとき、前記複数のキャッシ
   ュから１つのキャッシュを選択し、前記選択されたキャ
   ッシュにおいて、ライトバッファをフラッシュせずに、
   前記データのコピーをシステムバスに送出する工程とを
   含み、キャッシュとライトバッファと主メモリとの間の
   無矛盾化を維持するキャッシュ制御方法。
3. 【請求項３】プロセッサバスとデータの送受信をするプ
   ロセッサバス制御器と、 システムバスとデータの送受信をするシステムバス制御
   器と、 前記プロセッサバス制御器と前記システムバス制御器に
   接続され、キャッシュ制御装置内でデータ転送をする内
   部バスと、 前記内部バスから前記システムバス制御器に接続され、
   前記システムバスに送出する１つあるいは複数のデータ
   と前記データのそれぞれのアドレスと前記データのそれ
   ぞれが有効か無効かを示すフラグを一時記憶するライト
   バッファと、 前記ライトバッファのアドレス部と前記内部バスのアド
   レス部を比較し、前記ライトバッファのデータと主メモ
   リとの矛盾を認識するアドレス比較器と、 前記内部バスに接続され、キャッシュメモリ内の各デー
   タのアドレスと前記データが有効か無効かを示すフラグ
   と前記データが書き変わったか書き変わっていないかを
   示すフラグと前記データのコピーが他のキャッシュにあ
   る可能性があるかないかを示すフラグを記憶し、プロセ
   ッサあるいは代替バスマスタが要求したデータがキャッ
   シュメモリ内にあるかないかを判断するアドレスタグ器
   と、 前記プロセッサバスあるいは前記システムバスからの要
   求に対して、前記アドレスタグ器と前記アドレス比較器
   からの信号によって前記プロセッサバス制御器と前記シ
   ステムバス制御器と前記ライトバッファと前記アドレス
   タグ装置と前記内部バスを制御する制御回路とを備えた
   キャッシュ制御装置。
4. 【請求項４】プロセッサバスとデータの送受信をするプ
   ロセッサバス制御器と、システムバスとデータの送受信
   をするシステムバス制御器と、 前記プロセッサバス制御器に接続され、キャッシュ制御
   装置内でデータ転送をする内部プロセッサバスと、 前記システムバス制御器に接続され、キャッシュ制御装
   置内でデータ転送をする内部システムバスと、 前記内部プロセッサバスと前記内部システムバスに接続
   され、前記システムバスに送出する１つあるいは複数の
   データと前記データのそれぞれのアドレスと前記データ
   のそれぞれが有効か無効かを示すフラグを一時記憶する
   ライトバッファと、 前記ライトバッファ内のアドレス部と前記内部プロセッ
   サバスのアドレス部あるいは前記システムバスのアドレ
   ス部とを比較し、前記ライトバッファ内のデータと主メ
   モリとの矛盾を認識するアドレス比較器と、 前記内部プロセッサバスと前記内部システムバスに接続
   された、前記内部システムバスから前記内部プロセッサ
   バスにデータを転送するとき、前記データを一時記憶す
   るリードバッファと、 前記内部プロセッサバスと前記内部システムバスに接続
   され、前記ライトバッファを飛び越えて前記内部プロセ
   ッサバスから前記内部システムバスにデータを転送する
   とき、前記データを一時記憶するサプライバッファと、 前記内部プロセッサバスと前記内部システムバスに接続
   され、キャッシュメモリ内の各データのアドレスと前記
   データが有効か無効かを示すフラグと前記データが書き
   変わったか書き変わっていないかを示すフラグと前記デ
   ータのコピーが他のキャッシュにある可能性があるかな
   いかを示すフラグを記憶し、プロセッサあるいは代替バ
   スマスタが要求したデータがキャッシュメモリ内にある
   かないかを判断するアドレスタグ器と、 前記プロセッサバスあるいは前記システムバスからの要
   求に対して、前記アドレスタグ器と前記アドレス比較器
   からの信号によって前記プロセッサバス制御器と前記シ
   ステムバス制御器と前記ライトバッファと前記アドレス
   タグ器と前記リードバッファと前記サプライバッファを
   制御する制御回路とを備えたキャッシュ制御装置。